KR20200139042A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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박철중
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 개선된 문턱전압 분포를 갖는 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 블록, 메모리 블록에 대해 소거 동작을 수행하는 주변회로 및 외부 컨트롤러로부터 입력되는 중단 커맨드에 응답하여, 소거 동작을 중단하고, 이후 입력되는 재개 커맨드에 응답하여, 복수의 메모리 셀들을 복수의 소거 상태 검증전압들을 이용하여 소거 상태를 판단하고, 판단 결과에 따라 메모리 블록에 인가할 소거 전압의 크기와 인가 시간을 결정하도록 주변회로를 제어하는 제어 로직을 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것이다.
메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는, 개선된 문턱전압분포를 갖는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 블록, 상기 메모리 블록에 대해 소거 동작을 수행하는 주변회로 및 외부 컨트롤러로부터 입력되는 중단 커맨드에 응답하여, 상기 소거 동작을 중단하고, 이후 입력되는 재개 커맨드에 응답하여, 상기 복수의 메모리 셀들을 복수의 소거 상태 검증전압들을 이용하여 소거 상태를 판단하고, 판단 결과에 따라 상기 메모리 블록에 인가할 소거 전압의 크기와 인가 시간을 결정하도록 상기 주변회로를 제어하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 셀들을 포함하는 메모리 블록에 대해 소거 동작을 수행하는 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 입력된 소거 커맨드에 응답하여 상기 소거 동작을 수행하는 단계, 상기 메모리 컨트롤러로부터 입력된 중단 커맨드에 응답하여 상기 소거 동작을 중단하는 단계, 상기 메모리 컨트롤러로부터 재개 커맨드가 입력되면, 상기 메모리 블록에 포함되는 상기 복수의 메모리 셀들에 복수의 소거 상태 검증전압을 인가하여, 상기 복수의 메모리 셀들의 문턱전압상태를 판단하는 판단하는 단계 및 상기 판단 결과에 따라, 상기 메모리 블록에 인가될 소거 전압을 결정하는 단계를 포함한다.
본 기술에 따르면 개선된 문턱전압분포를 갖는 메모리 장치 및 그것의 동작 방법이 제공 된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 블록의 소거 동작을 설명하기 위한 도면이다.
도 7은 소거 동작에 따른 문턱 전압 분포를 설명하기 위한 도면이다.
도 8은 메모리 블록에 대한 소거 동작 수행 중 메모리 컨트롤러가 제공한 중단 커맨드 및 재개 커맨드에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 소거 상태 검증을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 소거상태 판단 단계 및 소거전압 결정 단계를 설명하기 위한 파형도이다.
도 11은 도 1의 메모리 장치(100)의 구조를 상세하게 설명하기 위한 장치도이다.
도 12는 소거 전압 오프셋 저장부의 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 저장 장치의 구조를 설명하기 위한 도면이다.
도 15는 도 14의 소거 상태 검증전압 제어부(180)의 구조를 상세하게 설명하기 위한 장치도이다.
도 16은 도 14의 실시 예에 따른 소거 상태 검증전압 오프셋 저장부의 실시 예를 설명하기 위한 도면이다.
도 17은 도 14의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 별명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 데이터 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC) 중 어느 하나로 동작할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록은 메모리 장치(100)에 저장된 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 수신된 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작은 메모리 장치(100)에 포함된 메모리 셀들에 데이터를 저장하는 동작일 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 입력되는 프로그램 커맨드에 따라 어드레스에 의해 선택된 영역에 데이터를 저장하는 프로그램 동작을 수행할 수 있다. 리드 동작은 메모리 셀들에 저장된 데이터를 리드 전압을 이용하여 센싱하는 동작일 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 입력되는 리드 커맨드에 따라 어드레스에 의해 선택된 영역에 저장된 데이터를 센싱할 수 있다. 소거 동작은 메모리 셀들에 저장된 데이터를 삭제하는 동작일 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 입력되는 소거 커맨드에 따라 어드레스에 의해 선택된 영역에 저장된 데이터를 삭제할 것이다. 실시 예에서, 메모리 셀들에 저장된 데이터를 삭제한다는 것은 메모리 셀들의 문턱전압이 소거 상태에 대응하는 문턱전압분포에 속하도록 메모리 셀들의 문턱전압을 낮추는 것일 수 있다.
소거 동작은 동작이 완료될 때까지 필요한 시간이 상대적으로 긴 동작일 수 있다. 소거 동작이 수행되는 동안, 메모리 장치는 다른 동작을 수행할 수 없을 수 있다. 예를 들어, 소거 동작이 수행되는 동안, 메모리 장치에 저장된 데이터에 대한 리드 동작이 수행될 필요가 생길 수 있다. 이 때, 메모리 컨트롤러(200)는 메모리 장치(100)에 중단 커맨드를 제공할 수 있다. 메모리 장치는 중단 커맨드에 응답하여, 수행중이던 소거 동작을 중단할 수 있다. 메모리 컨트롤러(200)는 우선적으로 수행할 필요가 있는 리드 동작을 수행하고, 재개 커맨드를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 재개 커맨드에 응답하여, 중단된 소거 동작을 이어서 수행할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 소거 상태 판단부(140), 소거 전압 결정부(150), 소거 전압 오프셋 저장부(160) 및 소거 동작 제어부(170)를 포함할 수 있다.
소거 상태 판단부(140)는 메모리 컨트롤러(200)가 제공하는 재개 커맨드에 응답하여, 메모리 블록에 포함된 복수의 메모리 셀들의 문턱 전압이 소거상태의 문턱전압에 해당하는지 여부를 판단하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 소거 상태 판단부(140)는 소거 상태 검증전압을 미리 설정한 스텝 전압만큼 상승시키면서 인가하도록 메모리 장치(100)를 제어할 수 있다. 소거 상태 판단부(140)는 인가된 소거 상태 검증전압에 따라 소거 상태 판단 정보를 생성할 수 있다. 소거 상태 판단 정보는 소거 상태 검증 전압에 따라 센싱된 온 셀들의 개수가 미리 설정된 기준 개수 이하가 될 때까지 소거 상태 검증 전압이 인가된 횟수 또는 오프 셀들의 개수가 미리 설정된 기준 개수 이상이 될 때까지 소거 상태 검증 전압이 인가된 횟수를 나타내는 소거 상태 검증 전압의 인가 횟수에 대한 정보를 포함할 수 있다.
소거 전압 결정부(150)는 소거 상태 판단부(140)로부터 제공받은 소거 상태 판단 정보를 기초로, 재개 커맨드에 응답하여 재개되는 소거 동작 시 인가될 소거 전압 정보를 생성할 수 있다. 구체적으로, 소거 전압 정보는 중단 커맨드가 입력되기 전 마지막으로 인가된 소거 전압를 기준으로 전압의 크기 변화에 해당하는 소거 전압 크기 오프셋(Voff) 및 소거 전압의 인가시간 변화에 해당하는 소거 전압 인가시간 오프셋(Toff)에 관한 정보를 포함할 수 있다. 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은 양 또는 음의 값을 가질 수 있다.
실시 예에서, 소거 전압 결정부(150)는 소거 전압 오프셋 저장부(160)에 저장된 소거 전압 오프셋 정보를 이용하여 소거 전압 정보를 생성할 수 있다. 소거 전압 오프셋 정보는 소거 상태 검증 전압의 인가 횟수에 따른 오프셋에 관한 정보일 수 있다. 여기서 오프셋에 관한 정보는 소거 전압 크기 오프셋(Voff) 또는 소거 전압 인가시간 오프셋(Toff) 중 어느 하나를 포함할 수 있다. 소거 전압 결정부(150)는 소거 상태 판단부(140)가 생성한 소거 상태 판단 정보(특히 소거 상태 검증전압의 인가 횟수)와 소거 전압 오프셋 저장부(160)에 저장된 소거 전압 오프셋 정보를 기초로, 재개된 소거 동작 시 사용될 소거 전압의 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff) 정보를 결정할 수 있다.
소거 동작 제어부(170)는 메모리 컨트롤러(200)로부터 입력 받은 소거 커맨드 및 재개 커맨드에 응답하여 메모리 장치(100)가 소거 동작을 수행하도록 제어할 수 있다. 실시 예에서, 재개 커맨드가 입력되면, 소거 동작 제어부(170)는 소거 전압 결정부(150)에 의해 결정된 소거 전압 정보에 대응되는 소거 전압을 인가하도록 메모리 장치(100)를 제어할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 사전에 저장된 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
호스트(300)로부터 쓰기 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 저장될 데이터와 해당 데이터를 식별하기 위한 논리 어드레스(Logical Address, LA)를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스를 메모리 장치(100)에 포함된 메모리 셀들 중 데이터가 저장될 메모리 셀들의 물리적인 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 메모리 컨트롤러(200)는 데이터를 저장하기 위한 프로그램 커맨드, 변환된 물리 어드레스 및 저장할 데이터를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 호스트(300)로부터 소거 요청이 입력되면, 메모리 컨트롤러(200)는 호스트(300)로부터 소거할 데이터를 식별하는 논리 어드레스를 입력 받을 수 있다. 메모리 컨트롤러(200)는 입력된 논리 어드레스에 대응되는 물리 어드레스를 획득하고, 메모리 장치(100)에 소거 커맨드 및 물리 어드레스를 제공할 수 있다. 다양한 실시 예에서, 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection) 또는 리드 리클레임(read reclaim)과 같은 배경 동작(background operation)들을 수행하기 위해 메모리 장치(100)를 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 발생부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(230)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
본 발명의 실시 예에 따르면, 제어 로직(130)은 소거 상태 판단부(140), 소거 전압 결정부(150), 소거 전압 오프셋 저장부(160) 및 소거 동작 제어부(170)을 포함할 수 있다.
재개 커맨드의 입력에 따라, 소거 상태 판단부(140)는 메모리 장치(100)가 소거 상태 판단 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 소거 상태 판단 동작은 주변 회로(120)가 메모리 블록(110)에 소거 상태 검증전압을 인가하도록 제어하고, 그로부터 획득한 소거 상태 판단 정보를 소거 전압 결정부(150)에 제공하는 동작을 포함할 수 있다. 소거 상태 판단 정보는 소거 상태 검증 전압이 인가된 횟수에 관한 정보를 포함할 수 있다.
소거 전압 결정부(150)는 소거 상태 판단부(140)로부터 소거 상태 판단 정보를 제공받아 중단된 소거 동작이 재개될 때 인가될 소거 전압에 관한 정보인 소거 전압 정보를 출력할 수 있다. 소거 전압 정보는 소거 동작의 중단 전 마지막으로 인가된 소거 전압 보다 변화된 소거 전압의 크기인 소거 전압 크기 오프셋(Voff) 및 변화된 소거 전압의 인가시간인 소거 전압 인가시간 오프셋(Toff)에 관한 정보를 포함할 수 있다. 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은 양 또는 음의 값을 가질 수 있다.
소거 전압 오프셋 저장부(160)는 소거 상태 검증전압의 인가 횟수에 따른 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)에 관한 정보인 소거 상태 오프셋 정보를 저장할 수 있다.
실시 예에서, 재개 커맨드가 입력되면, 소거 상태 판단부(140)는 복수의 소거 상태 검증전압들을 미리 설정한 스텝 전압만큼 상승시키면서 인가하도록 메모리 장치(100)를 제어하고, 소거 상태 검증전압들이 인가된 횟수를 소거 전압 결정부(150)에 제공할 수 있다. 이후, 소거 전압 결정부(150)는 소거 전압 오프셋 저장부(160)에 저장된 소거 전압 오프셋 정보에 따라, 소거 상태 검증전압들이 인가된 횟수에 대응되는 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff) 정보를 소거 동작 제어부(170)로 출력할 수 있다.
소거 동작 제어부(170)는 소거 전압 결정부(150)로부터 소거 전압 정보를 입력 받아, 메모리 장치(100)가 대응되는 소거 전압에 따라 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 메모리 블록의 소거 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 소거 동작은 제1 내지 제n 소거루프(EL1~ELn(n은 1이상의 양의 정수))를 포함할 수 있다. 각 소거루프는 소거단계(ERS Step) 및 검증단계(VFY Step)를 포함할 수 있다.
소거단계(ERS Step)에서, 메모리 블록에 포함된 복수의 메모리 셀 스트링들의 채널 영역에 소거 전압(Vers)이 인가될 수 있다. 즉, 채널 영역을 포함하는 기판(SUB)에 소거 전압(Vers)이 인가될 수 있다. 소거 전압(Vers)이 인가되는 동안 메모리 블록에 연결된 워드라인들에 접지전압(VSS)이 인가될 수 있다.
검증단계(VFY Step)에서, 메모리 장치는 메모리 블록에 포함된 메모리 셀들이 소거상태에 해당하는 문턱전압을 갖는지 여부를 판단할 수 있다. 구체적으로, 검증단계(VFY Step)에서, 메모리 블록에 연결된 워드라인들에 소거 검증 전압(Vvfy)이 인가될 수 있다. 메모리 셀들의 문턱전압이 소거 검증 전압(Vvfy)보다 작은지 여부에 따라 메모리 셀들은 온셀 또는 오프셀로 판단될 수 있다.
예를 들어, 메모리 셀들의 문턱 전압이 소거 검증 전압(Vvfy)보다 낮으면, 메모리 셀들은 온셀로 판단될 것이다. 메모리 셀들의 문턱 전압이 소거 검증 전압(Vvfy)보다 높거나 같으면, 메모리 셀들은 오프 셀로 판단될 것이다. 검증단계(VFY Step)에서, 소거 검증 전압(Vvfy)보다 낮은 문턱전압을 갖는 메모리 셀(온셀)들이 미리 설정된 개수를 초과하면, 소거 동작은 패스될 수 있다. 또는 소거 검증 전압(Vvfy)보다 높은 문턱전압을 갖는 메모리 셀(오프셀)들이 미리 설정된 개수 이하이면, 소거 동작은 패스될 수 있다. 소거 동작이 패스될 때까지 소거 루프(EL)가 반복될 수 있다.
소거 루프(EL)가 반복될 때마다 소거 전압(Vers)의 레벨은 스텝전압(ΔVers)만큼 증가할 수 있다(ISPE, Incremental Step Pulse Erase). 제2 소거루프(EL2)의 소거전압(Vers2)의 레벨은 제1 소거루프(EL1)의 소거전압(Vers1)보다 스텝전압(ΔVers)만큼 증가할 수 있다. 제3 소거루프(EL3)의 소거전압(Vers3)의 레벨은 제2 소거루프(EL2)의 소거전압(Vers2)보다 스텝전압(ΔVers)만큼 증가할 수 있다. 마찬가지 방식으로 제n 소거루프(ELn)의 소거전압(Versn)의 레벨은 제(n-1) 소거루프(EL(n-1))의 소거전압(Vers(n-1))보다 스텝전압(ΔVers)만큼 증가할 수 있다.
도 7은 소거 동작에 따른 문턱 전압 분포를 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 문턱전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
설명의 편의상 본 명세서에서, 메모리 셀은 두 개에 데이터 비트들을 저장하는 멀티 레벨 셀로 가정하여 설명한다. 다만, 본 발명의 실시 예들은 메모리 셀이 저장하는 데이터 비트들의 개수와 무관하게 적용될 수 있다.
메모리 셀들 각각은 문턱전압 크기에 따라, 소거 상태(ER), 제1프로그램 상태(P1), 제 2프로그램 상태(P2) 및 제 3프로그램 상태(P3) 중 어느 하나의 상태로 구분될 수 있다. 메모리 셀들 각각은 제1프로그램 상태(P1), 제 2프로그램 상태(P2) 및 제 3프로그램 상태(P3) 중 어느 하나의 상태를 갖도록 프로그램 될 수 있다. 소거 동작이 수행되면, 메모리 셀들은 소거 상태(ER)에 해당하는 문턱전압을 가질 수 있다.
도 8은 본 발명의 실시 예에 따른 중단 커맨드 및 재개 커맨드에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러는 소거 대상 메모리 블록에 대한 도 6을 참조하여 설명된 소거 동작을 수행하기 위한 소거 커맨드를 메모리 장치에 제공할 수 있다. 소거 커맨드를 수신한 메모리 장치는 소거 대상 메모리 블록에 대한 소거 단계(Erase Step)를 수행할 수 있다.
메모리 컨트롤러는 메모리 장치가 소거 단계(Erase Step)를 수행하는 도중에 다른 동작의 수행이 필요한 경우, 수행 중이던 소거 동작을 중단시킬 수 있다. 구체적으로, 메모리 컨트롤러는 중단 커맨드를 메모리 장치에 제공할 수 있다. 중단 커맨드를 수신한 메모리 장치는 수행 중인 소거 동작을 중단할 수 있다. 도 8에서, 빗금 친 부분에 해당하는 소거 단계는 중단 커맨드에 의해 수행되지 못한다.
메모리 컨트롤러는 메모리 장치가 소거 동작을 수행하는 도중에 다른 동작의 수행이 필요한 경우, 수행 중이던 소거 동작을 중단시킬 수 있다. 즉, 메모리 컨트롤러는 메모리 장치가 소거 동작보다 우선적으로 수행되어야 하는 다른 동작들을 수행할 수 있도록 소거 동작을 중단시킬 수 있다.
우선적으로 수행되어야 하는 동작들을 수행한 뒤, 중단되었던 소거 동작은 다시 수행될 수 있다. 따라서, 메모리 컨트롤러는 중단 커맨드에 따라 수행 중이던 소거 단계(Erase Step)가 중단된 소거 대상 메모리 블록에 대해 재개 커맨드를 제공할 수 있다.
구체적으로 메모리 컨트롤러는 중단 커맨드에 따른 중단 시간(Suspend Period) 경과 후 메모리 장치에 재개 커맨드를 제공할 수 있다.
중단 시간(Suspend Period)은 메모리 장치의 소거 대상 메모리 블록에 대한 소거 단계(Erase Step)의 수행이 중단되는 시간일 수 있다. 중단 시간은 중단 커맨드가 입력되어 소거 동작이 중단된 시점에서, 재개 커맨드가 입력되어 소거 동작이 재개된 시점까지의 시간일 수 있다. 메모리 장치는 중단 시간(Suspend Period) 동안 메모리 컨트롤러가 제공하는 다른 커맨드에 따른 동작을 수행할 수 있다.
본 발명의 실시 예에 따르면, 재개 커맨드가 입력되면, 소거 상태 판단 단계(Verify Step)가 수행될 수 있다. 실시 예에서, 메모리 장치는 재개 커맨드의 입력에 따라 소거 단계 판단 동작을 수행할 수 있다. 소거 상태 판단 단계(Verify Step)에서 수행되는 소거 상태 판단 동작은 소거 대상 메모리 블록에 포함된 메모리 셀들의 어느 정도 소거되었는지를 판단하는 동작일 수 있다. 소거 상태 판단 동작은 복수의 소거 상태 검증 동작들을 포함할 수 있다.
구체적으로, 메모리 장치(100)는 미리 설정된 검증 스텝 전압만큼 소거 상태 검증전압의 전압 크기를 증가시키면서 복수의 소거 상태 검증전압들을 이용하여 소거 상태 검증 동작들을 수행할 수 있다. 소거 대상 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 소거 상태 검증전압보다 낮으면, 메모리 셀들은 온셀로 판단될 것이다. 메모리 셀들의 문턱전압이 소거 상태 검증 전압보다 높거나 같으면, 메모리 셀들은 오프 셀로 판단될 것이다. 메모리 장치는 소거 상태 판단 결과에 따라 다음 번에 인가될 소거 전압의 레벨과 소거 전압의 인가시간을 결정할 수 있다.
도 9는 본 발명의 실시 예에 따른 소거 상태 검증 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 가로축은 문턱전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
소거 동작이 수행되면, 메모리 셀들은 소거 전압의 인가에 따라 소거 검증전압보다 낮은 문턱전압을 갖는 소거 상태(ER)에 해당하는 문턱전압을 가질 수 있다.
메모리 컨트롤러로부터 재개 커맨드가 입력되면, 소거 대상 메모리 블록에 포함되는 메모리 셀들의 문턱전압 분포(P)를 정확하게 판단하기 위한 복수의 소거 상태 검증 동작들이 수행될 수 있다.
복수의 소거 상태 검증 동작은 소거 대상 메모리 블록에 미리 설정된 검증 스텝 전압(Vint)만큼 소거 상태 검증전압의 크기를 증가시키면서 메모리 셀들의 문턱전압을 판단하는 동작일 수 있다. 제1 소거 상태 검증전압(Vvfy_1)을 인가하면, 제1 소거 상태 검증전압(Vvfy_1)보다 낮은 문턱전압을 갖는 메모리 셀들은 온셀로 판단될 것이다. 제1 소거 상태 검증전압(Vvfy_1)보다 같거나 높은 문턱전압을 갖는 메모리 셀들은 오프 셀로 판단될 것이다.
실시 예에서, 소거 상태 검증 동작은 소거 상태 검증 동작은 소거 상태 검증 전압에 따라 센싱된 온 셀들의 개수가 미리 설정된 기준 개수를 초과할 때까지 수행될 수 있다. 또는 소거 상태 검증 전압에 따라 센싱된 오프 셀들의 개수가 미리 설정된 기준 개수보다 작아질 때까지 수행될 수 있다. 따라서, 소거 상태 검증 전압이 인가된 횟수가 증가할수록(소거 상태 검증 동작이 수행된 횟수가 증가할수록) 메모리 셀들의 문턱 전압은 도 9의 그래프상 더 오른쪽에 위치한다는 것을 알 수 있다.
따라서, 메모리 장치는 소거 상태 검증전압의 인가 횟수(k)가 클수록, 더 높은 전압 레벨을 갖는 소거 전압이 인가되도록 소거 전압의 크기를 결정할 수 있다. 실시 예에서, 인가되는 증가되는 소거 전압의 크기 증가량은 마지막으로 인가된 소거 상태 검증 전압의 크기(Vvfy_k)에서 소거 검증전압을 뺀 값에 해당할 수 있다. 실시 예에서, 소거 전압의 크기가 증가할수록 메모리 장치는 소거 전압이 인가되는 시간을 감소시킴으로써, 문턱전압 분포의 폭이 좁게 형성되도록 제어할 수 있다. 또는 실시 예에서, 메모리 장치는 소거 상태 검증전압의 인가 횟수(k)가 클수록 소거 전압이 인가되는 시간이 증가되도록 소거 전압 인가 시간을 결정할 수 있다.
도 10은 본 발명의 실시 예에 따른 소거상태 판단 단계 및 소거전압 결정 단계를 설명하기 위한 파형도이다.
도 10을 참조하면, 위의 파형도는 소거 동작 시 메모리 장치에 인가되는 전압 펄스를 나타내고, 아래의 파형도는 중단 커맨드 및 재개 커맨드의 입력에 따른 메모리 장치의 레디비지 상태(RB)를 나타낸다.
메모리 컨트롤러로부터 소거 커맨드가 입력되면, 메모리 장치는 소거 대상 메모리 블록에 포함된 메모리 셀 스트링들의 채널 영역에 제1 소거 전압(ERAPLS1)이 인가할 수 있다. 이후, 메모리 장치는 소거 대상 메모리 블록에 포함된 메모리 셀들이 소거상태에 해당하는 문턱전압을 갖는지 여부를 판단하기 위하여 메모리 블록에 연결된 워드라인들에 소거 검증 전압(Vhev)을 인가할 수 있다. 메모리 셀들의 문턱전압이 소거 검증 전압(Vhev)보다 작은지 여부에 따라 메모리 셀들은 온셀 또는 오프 셀로 판단될 수 있다.
중단 커맨드가 입력되면, 메모리 컨트롤러는 수행 중인 소거 동작을 중단시킬 수 있다. 즉, 메모리 컨트롤러는 메모리 장치가 소거 동작보다 우선적으로 수행되어야 하는 다른 동작들을 수행할 수 있도록 소거 동작을 중단시키고, 그에 따라 레디비지 상태(RB)는 하이가 될 수 있다.
우선적으로 수행되어야 하는 동작들을 수행한 뒤, 중단되었던 소거 동작은 다시 수행될 수 있다. 따라서, 메모리 컨트롤러는 중단 커맨드에 따라 수행 중이던 소거 동작이 중단된 소거 대상 메모리 블록에 대한 재개 커맨드를 제공하고, 그에 따라 레디비지 상태(RB)는 로우가 될 수 있다.
재개 커맨드가 입력되면, 메모리 장치는 소거 상태 판단 단계 및 소거 전압 결정 단계를 수행할 수 있다. 소거 상태 판단 단계에서는 소거 대상 메모리 블록에 연결된 워드라인들에 복수의 소거 상태 검증전압들이 인가될 수 있다. 제1 소거 상태 검증전압(Vvfy_1)보다 낮은 문턱전압을 갖는 메모리 셀들은 온셀로 판단될 수 있고, 높거나 같은 문턱전압을 갖는 메모리 셀들은 오프 셀로 판단될 수 있다. 온셀로 판단된 메모리 셀들의 개수가 미리 설정한 값보다 작으면, 미리 설정된 전압만큼 소거 상태 검증전압의 크기를 증가시킨 제2 소거 상태 검증전압을 인가할 수 있다. 이와 같이, 미리 설정된 스텝 전압만큼 전압 크기를 증가시키면서 소거 상태 검증전압을 인가하는 동작을 반복할 수 있다.
도 10에서, k번째로 인가된 소거 상태 검증전압인 제k 소거 상태 검증전압보다 낮은 문턱전압을 갖는 메모리 셀들의 개수가 미리 설정된 값보다 같거나 크면, 제k 소거 상태 검증전압을 마지막으로 소거 상태 판단 단계를 종료하고 소거 전압 결정 단계를 수행할 수 있다.
소거 전압 결정 단계에서는, 소거 상태 판단 단계에서 인가된 소거 상태 검증전압의 횟수에 따라, 제1 소거 전압(ERAPLS1)과 비교하여 변화되는 전압 크기인 소거 전압 크기 오프셋(Voff) 및 제1 소거 전압(ERAPLS1)의 인가시간과 비교하여 변화되는 인가시간인 소거 전압 인가시간 오프셋(Toff)을 결정하고, 소거 대상 메모리 블록의 메모리 셀 스트링의 채널 영역에 상기 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)에 따라 결정된 제2 소거 전압(ERAPLS2)을 인가할 수 있다. 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은 양 또는 음의 값을 가질 수 있다.
인가된 소거 상태 검증전압의 인가 횟수가(k) 적을수록, 소거 대상 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포가 소거 상태 검증전압의 인가 횟수(k)가 상대적으로 더 많은 경우보다 왼쪽에 위치함을 의미할 수 있다. 즉, 소거 상태의 문턱전압 분포에 더 가까울 수 있다. 따라서, 소거 상태 검증전압의 인가 횟수(k)가 상대적으로 더 적을 때의 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은, 인가횟수(k)가 상대적으로 더 클 때보다 작은 값을 가질 수 있다.
반대로, 인가된 소거 상태 검증전압의 인가 횟수가(k) 많을수록, 소거 대상 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포가 소거 상태 검증전압의 인가 횟수(k)가 상대적으로 더 적은 경우보다 오른쪽에 위치함을 의미할 수 있다. 따라서, 소거 상태 검증전압의 인가 횟수(k)가 상대적으로 더 클 때의 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은, 인가횟수(k)가 상대적으로 더 작을 때보다 큰 값을 가질 수 있다.
도 11은 도 2의 제어 로직(130)의 구조를 상세하게 설명하기 위한 장치도이다.
도 11을 참조하면, 제어 로직(130)은 소거 상태 판단부(140), 소거 전압 결정부(150), 소거 전압 오프셋 저장부(160) 및 소거 동작 제어부(170)를 포함할 수 있다.
소거 상태 판단부(140)는 메모리 셀들의 소거 상태를 판단할 수 있다. 소거 상태 판단부(140)는 주변회로에 소거 상태 검증 신호를 제공할 수 있다. 소거 상태 검증 신호의 제공에 응답하여, 메모리 장치(100)는 소거 상태 판단 동작을 수행할 수 있다. 소거 상태 판단 동작은 복수의 소거 상태 검증전압들을 인가하여 소거 대상 메모리 블록에 포함되는 메모리 셀들의 문턱전압이 소거 상태의 문턱전압에 해당하는지 판단하는 동작일 수 있다. 복수의 소거 상태 검증전압들은 미리 설정된 검증 스텝 전압만큼 순차적으로 증가하는 전압일 수 있다. 소거 상태 판단부(140)는 복수의 소거 상태 검증 전압들에 의해 센싱된 온셀 또는 오프셀의 개수를 기초로 소거 상태 판단 정보를 생성할 수 있다. 예를 들어, 소거 상태 판단 정보는 온셀의 개수가 미리 설정된 기준 개수를 초과할 때까지 인가된 소거 상태 검증 전압의 인가 횟수 또는 오프셀의 개수가 미리 설정된 기준 개수 보다 작아질 때까지 인가된 소거 상태 검증 전압의 인가 횟수에 관한 정보를 포함할 수 있다.
소거 전압 결정부(150)는 소거 상태 판단 정보 및 소거 전압 오프셋 저장부(160)에 저장된 소거 전압 오프셋 정보를 기초로 소거 전압 정보를 생성할 수 있다.
소거 전압 정보는 소거 전압의 크기 및 소거 전압의 인가시간에 관한 정보를 포함할 수 있다.
소거 전압 오프셋 저장부(160)는 소거 전압 오프셋 정보를 저장할 수 있다. 소거 전압 오프셋 정보는 소거 상태 검증 전압이 인가된 횟수에 따른 오프셋을 룩업 테이블의 형태로 저장한 정보일 수 있다. 여기서 오프셋은 소거 전압의 초기 전압을 기준으로 소거 전압의 증감을 나타내는 크기 오프셋과 초기 루프에서 소거 전압이 인가되는 시간을 기준으로 소거 전압이 인가되는 시간의 증감을 나타내는 인가시간 오프셋을 포함할 수 있다.
소거 전압 결정부(150)는 소거 상태 판단 정보에 포함된 소거 상태 검증 전압 인가 횟수를 기초로 소거 전압 오프셋 정보를 참조하여, 소거 전압 정보를 생성할 수 있다. 소거 전압 정보는 소거 상태 검증 전압 인가 횟수에 따라 결정된 소거 전압 크기 오프셋과 소거 전압 인가 시간 오프셋을 포함할 수 있다.
소거 동작 제어부(170)는 소거 전압 정보에 따라 결정된 소거 전압을 인가하기 위해 주변 회로에 소거 전압 인가 신호를 제공할 수 있다.
도 12는 소거 전압 오프셋 저장부의 일 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 소거 전압 오프셋 저장부(160)는 소거 상태 검증전압이 인가된 횟수에 따른 소거 전압 오프셋 정보를 저장할 수 있다.
실시 예에서, 소거 전압 오프셋 정보는 초기 소거 전압의 크기를 기준으로 증가 또는 감소된 소거 전압의 크기인 소거 전압 크기 오프셋(Voff) 또는 초기 소거 전압의 인가 시간을 기준으로 증가 또는 감소된 인가시간인 소거 전압 인가시간 오프셋(Toff)을 포함할 수 있다. 또는 다양한 실시 예에서, 마지막으로 인가된 소거 전압에 관한 정보를 저장하고 있는 경우, 소거 전압 오프셋 정보는 중단 커맨드에 따라 소거 동작이 중단되기 전 마지막으로 인가된 소거 전압을 기준으로 결정된 오프셋일 수 있다.
도 12에서, 인가된 소거 상태 검증전압(Vvfy)의 인가 횟수가 1이면, 소거 전압 크기 오프셋(Voff)은 제1 소거 전압 크기 오프셋(Voff_1)을 가질 수 있다. 소거 전압 인가시간 오프셋(Toff)은 제1 소거 전압 인가시간 오프셋(Toff_1)을 가질 수 있다.
인가된 소거 상태 검증전압(Vvfy)의 인가 횟수가 2이면, 소거 전압 크기 오프셋(Voff)은 제2 소거 전압 크기 오프셋(Voff_2)을 가질 수 있다. 소거 전압 인가시간 오프셋(Toff)은 제2 소거 전압 인가시간 오프셋(Toff_2)을 가질 수 있다.
인가된 소거 상태 검증전압(Vvfy)의 인가 횟수가 3이면, 소거 전압 크기 오프셋(Voff)은 제3 소거 전압 크기 오프셋(Voff_3)을 가질 수 있다. 소거 전압 인가시간 오프셋(Toff)은 제3 소거 전압 인가시간 오프셋(Toff_3)을 가질 수 있다.
마찬가지 방식으로, 인가된 소거 상태 검증전압(Vvfy)의 인가 횟수가 k이면, 소거 전압 크기 오프셋(Voff)은 제k 소거 전압 크기 오프셋(Voff_k)을 가질 수 있다. 소거 전압 인가시간 오프셋(Toff)은 제k 소거 전압 인가시간 오프셋(Toff_k)을 가질 수 있다.
실시 예에서, 소거 상태 검증 전압(Vvfy)의 인가횟수가 증가할수록, 소거 전압 크기 오프셋(Voff)은 증가하고, 소거 전압 인가시간 오프셋(Toff)은 감소할 수 있다. 다양한 실시 예에서, 소거 상태 검증 전압(Vvfy)의 인가횟수가 증가할수록, 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)은 모두 증가할 수 있다. 또는 실시 예에서, 소거 상태 검증 전압(Vvfy)의 인가횟수가 증가할수록, 소거 전압 크기 오프셋(Voff)은 일정한 값으로 유지되고, 소거 전압 인가시간 오프셋(Toff)은 증가할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 메모리 장치는 메모리 컨트롤러로부터 소거 커맨드를 수신할 수 있다. 소거 커맨드는 소거 대상 메모리 블록에 대하여 소거 동작을 수행할 것을 지시하는 커맨드일 수 있다.
S1303단계에서, 입력된 소거 커맨드에 응답하여 메모리 장치는 소거 동작을 수행할 수 있다. 소거 동작은 복수의 소거 루프들을 포함할 수 있다. 하나의 소거 루프는 소거 전압 인가 단계와 소거 검증 단계를 포함할 수 있다. 메모리 장치는 소거 검증이 패스될 때까지 복수의 소거 루프들을 수행할 수 있다.
S1305단계에서, 메모리 장치는 메모리 컨트롤러로부터 중단 커맨드가 입력되었는지 여부를 판단할 수 있다. 중단 커맨드가 입력되면, 1307 단계로 진행하고, 중단 커맨드가 수신되지 않은 경우, S1315단계로 진행한다.
S1307단계에서, 메모리 장치는 입력된 중단 커맨드에 대응하여 수행 중이던 소거 동작을 중단시킬 수 있다. 이후, 재개 커맨드가 입력될 때까지 소거 동작보다 우선적으로 수행되어야 하는 다른 동작들이 수행될 수 있다.
S1309단계에서, 메모리 장치는 메모리 컨트롤러로부터 재개 커맨드의 수신 여부에 따라 S1311단계의 수행 여부를 판단할 수 있다. 재개 커맨드를 수신한 경우, 메모리 장치는 S1311단계를 수행할 수 있다. 재개 커맨드를 수신하지 않은 경우, 메모리 장치는 재개 커맨드가 입력될 때까지 S1307단계에서 중단한 소거 동작의 상태를 유지하고 재개 커맨드가 입력될 때까지 대기할 수 있다.
S1311단계에서, 메모리 컨트롤러로부터 재개 커맨드가 입력되면 메모리 장치는 소거 상태를 판단할 수 있다. 예를 들어, 메모리 장치는 복수의 소거 상태 검증 동작들을 포함할 수 있다. 메모리 장치는 소거 상태 검증 전압에 따라 센싱된 온 셀들의 개수가 미리 설정된 기준 개수를 초과할 때까지 소거 상태 검증 동작들을 수행할 수 있다. 또는 메모리 장치는 소거 상태 검증 전압에 따라 센싱된 오프 셀들의 개수가 미리 설정된 기준 개수보다 작아질 때까지 소거 상태 검증 동작들을 수행할 수 있다.
S1313단계에서, 메모리 장치는 S1311단계에서 인가된 소거 상태 검증전압의 인가 횟수를 기초로 인가될 소거 전압을 결정할 수 있다. 구체적으로, 소거 전압은 소거 상태 검증전압의 인가 횟수에 대응되는 소거 전압 크기 오프셋(Voff) 및 소거 전압 인가시간 오프셋(Toff)에 따라 결정될 수 있다.
S1305단계에서 중단 커맨드가 입력되지 않으면 S1315단계가 수행될 수 있다. 메모리 장치는 소거 대상 메모리 블록에 포함된 복수의 메모리 셀들의 워드라인들에 소거 검증 전압을 인가하여, 각각의 메모리 셀들의 문턱전압이 소거 상태의 문턱전압에 해당하는지 판단할 수 있다. 소거 상태의 문턱전압에 해당하는 메모리 셀들의 개수가 미리 설정된 개수 이상이면 소거 동작을 종료할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 저장 장치의 구조를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 장치(100)는 도 1을 참조하여 설명된 메모리 장치(100)에서 소거 상태 검증전압 제어부(180)를 추가로 포함할 수 있다.
메모리 장치(100)는 도 2를 참조하여 설명된 메모리 장치(100)와 소거 상태 검증전압 제어부(180)를 제외하면, 동일한 구조를 가질 수 있다.
메모리 장치는 소거 상태 판단부(140), 소거 전압 결정부(150), 소거 전압 오프셋 저장부(160), 소거 동작 제어부(170) 및 소거 상태 검증전압 제어부(180)을 포함할 수 있다.
소거 상태 검증전압 제어부(180)는 재개 커맨드에 따라 인가될 복수의 소거 상태 검증 전압을 결정할 수 있다. 구체적으로, 소거 상태 검증전압 제어부(180)는 중단 시간을 기초로 소거 상태 검증 전압의 시작 전압, 검증 스텝 전압의 크기, 최대 소거 상태 검증 횟수를 결정할 수 있다.
이하, 소거 상태 판단부(140), 소거 전압 결정부(150), 소거 전압 오프셋 저장부(160), 소거 동작 제어부(170)의 동작은 도 11에서 설명한 것과 동일하게 설명될 수 있다.
도 15는 도 14의 소거 상태 검증전압 제어부(180)의 구조를 상세하게 설명하기 위한 장치도이다.
도 15를 참조하면, 소거 상태 검증전압 제어부(180)는 소거 상태 검증전압 오프셋 저장부(181), 소거 상태 검증 타이머(182) 및 소거 상태 검증전압 결정부(183)를 포함할 수 있다.
소거 상태 검증전압 오프셋 저장부(181)는 메모리 컨트롤러로부터 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)를 나타내는 소거 진행 시간에 따른 소거 상태 검증전압 오프셋 정보를 저장할 수 있다. 소거 상태 검증전압 오프셋 정보는 소거 상태 검증 전압의 시작전압, 최대 소거 상태 검증 횟수 및 검증 스텝전압에 관한 정보를 룩업 테이블의 형태로 나타낸 정보일 수 있다.
소거 상태 검증 타이머(182)는 메모리 컨트롤러로부터 소거 커맨드가 입력되면 소거 커맨드가 입력된 시간(te)에 관한 정보인 소거 커맨드 타이밍 정보를 저장하고, 중단 커맨드가 입력되면 중단 커맨드가 입력된 시간(ts)에 관한 정보인 중단 커맨드 타이밍 정보를 저장할 수 있다.
소거 상태 검증전압 결정부(183)는 소거 상태 검증 타이머(182)로부터 소거 커맨드 타이밍 정보와 중단 커맨드 타이밍 정보를 획득하고, 소거 상태 검증전압 오프셋 저장부에 저장된 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)인 소거 진행 시간을 계산할 수 있다. 소거 상태 검증전압 결정부(183)는 소거 진행 시간과 소거 상태 검증전압 오프셋 정보를 기초로 소거 상태 검증전압 정보를 생성할 수 있다. 생성된 소거 상태 검증전압 정보는 소거 상태 판단부(140)에 제공할 수 있다. 소거 상태 판단부(140)는 도 11을 참조하여 설명된 소거 상태 판단부(140)과 동일하게 동작하고 구성될 수 있다.
소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)인 소거 진행 시간이 증가할수록 중단 되기 전에 더 많은 소거 루프가 수행되었음을 의미할 수 있다. 따라서, 소거 진행 시간이 증가할수록 메모리 셀의 문턱전압은 소거 상태에 더 인접해 있을 것이다. 따라서, 소거 상태 검증전압 결정부(183)는 소거 진행 시간이 증가할수록 소거 상태 판단 단계에서 사용되는 소거 상태 검증전압의 시작전압 및 소거 상태 스텝 전압의 크기는 감소하고, 최대 소거 상태 검증 횟수는 증가하도록 소거 상태 검증 전압을 결정할 수 있다.
반대로, 소거 진행 시간이 작을수록 중단 이전에 소거 루프가 적게 수행되었음을 의미할 수 있다. 따라서, 소거 진행 시간이 작을수록 메모리 셀들의 문턱전압분포는 소거 상태에서 더 멀리 위치할 것이다. 따라서, 소거 상태 검증전압 결정부(183)는 소거 진행 시간이 작을수록 소거 상태 판단 단계에서 사용되는 소거 상태 검증전압의 시작전압 및 소거 상태 스텝 전압의 크기는 증가하고, 최대 소거 상태 검증 횟수는 감소하도록 소거 상태 검증 전압을 결정할 수 있다.
도 16은 도 14의 실시 예에 따른 소거 상태 검증전압 오프셋 저장부의 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 소거 상태 검증전압 오프셋 저장부는 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)인 소거 진행 시간에 따른 소거 상태 검증전압 오프셋 정보를 저장할 수 있다. 소거 상태 검증전압 오프셋 정보는 소거 상태 검증 시작전압, 최대 소거 상태 검증 횟수 및 소거 상태 검증 스텝전압을 포함할 수 있다. 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)는 양의 값을 가질 수 있다.
도 16에서, 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 T_1이면 소거 상태 검증전압 오프셋 정보 중 소거 상태 검증 시작전압은 제1 소거 상태 검증 시작 전압(X_1)를, 최대 소거 상태 검증 횟수는 제1 최대 소거 상태 검증 횟수(Y_1)를, 소거 상태 검증 스텝전압은 제1 소거 상태 검증 스텝전압(Z_1)을 각각 가질 수 있다.
소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 T_2이면 소거 상태 검증전압 오프셋 정보 중 소거 상태 검증 시작전압은 제2 소거 상태 검증 시작 전압(X_2)를, 최대 소거 상태 검증 횟수는 제2 최대 소거 상태 검증 횟수(Y_2)를, 소거 상태 검증 스텝전압은 제2 소거 상태 검증 스텝전압(Z_2)을 각각 가질 수 있다.
소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 T_3이면 소거 상태 검증전압 오프셋 정보 중 소거 상태 검증 시작전압은 제3 소거 상태 검증 시작 전압(X_3)를, 최대 소거 상태 검증 횟수는 제3 최대 소거 상태 검증 횟수(Y_3)를, 소거 상태 검증 스텝전압은 제3 소거 상태 검증 스텝전압(Z_3)을 각각 가질 수 있다.
마찬가지 방식으로 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 T_k이면 소거 상태 검증전압 오프셋 정보 중 소거 상태 검증 시작전압은 제k 소거 상태 검증 시작 전압(X_k)를, 최대 소거 상태 검증 횟수는 제k 최대 소거 상태 검증 횟수(Y_k)를, 소거 상태 검증 스텝전압은 제k 소거 상태 검증 스텝전압(Z_k)을 각각 가질 수 있다.
실시 예에서, 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 증가할수록, 소거 상태 검증 시작전압 및 소거 상태 검증 스텝전압 각각의 값은 감소하고, 최대 소거 상태 검증 횟수는 증가할 수 있다.
도 17은 도 14의 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 17을 참조하면, 메모리 장치는 소거 대상 메모리 블록에 대하여 소거 커맨드가 입력되면 소거 대상 메모리 블록에 포함되는 메모리 셀들이 소거 상태에 해당하는 문턱전압을 갖도록 소거 동작이 수행될 수 있다. 이후 중단 커맨드가 입력되면, 재개 커맨드가 입력될 때까지 소거 동작보다 우선적으로 수행되어야 하는 다른 동작들이 수행될 수 있도록 소거 동작이 중단될 수 있다. 재개 커맨드가 입력되면, 중단되었던 소거 동작이 다시 수행될 수 있다. 이때, 중단되었던 소거 동작의 재개에 앞서, 먼저 소거 대상 메모리 셀에 포함되는 메모리 셀들의 문턱전압이 소거 상태의 문턱전압 분포에 해당하는지 여부를 판단하는 소거 상태 판단 단계가 수행될 수 있다. 이에 따라, 중단되었던 소거 동작의 재개 시 인가될 소거 전압을 결정하는 단계가 수행될 수 있다.
S1705, S1711, S1715단계를 제외한 나머지 단계들은 도 13에서 설명된 S1301단계 내지 S1315단계와 동일하게 수행될 수 있다.
S1705단계에서, 메모리 장치는 메모리 컨트롤러로부터 소거 커맨드가 입력된 시간(te)을 저장할 수 있다. 소거 커맨드가 입력된 시간(te)는 양의 값을 가질 수 있다.
S1711단계에서, 메모리 장치는 메모리 컨트롤러로부터 중단 커맨드가 입력된 시간(ts)을 저장할 수 있다. 중단 커맨드가 입력된 시간(ts)는 양의 값을 가질 수 있다.
S1715단계에서, 메모리 장치는 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)에 따라 소거 상태 검증전압을 결정할 수 있다. 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 클수록 소거 루프가 여러 번 수행되었음을 의미할 수 있다. 소거 루프는 소거 대상 메모리 블록에 연결된 메모리 셀 스트링들의 채널 영역에 소거 전압을 인가하는 단계와 소거 대상 메모리 블록에 포함된 메모리 셀들의 문턱전압이 소거 상태의 문턱전압에 해당하는지를 판단하는 소거 검증 전압 인가 단계를 포함할 수 있다. 소거 루프가 여러 번 수행될수록 소거 대상 메모리 블록에 포함된 메모리 셀들의 문턱전압 분포는 소거 상태의 문턱전압 분포에 근접할 수 있다. 따라서, 소거 커맨드가 입력된 시간(te)과 중단 커맨드가 입력된 시간(ts)의 차이(te-ts)가 클수록, 재개 커맨드의 입력에 따라 수행되는 소거 상태 판단 단계에서 사용되는 소거 상태 검증전압의 시작전압 및 스텝전압은 감소하고, 최대 소거 상태 검증 횟수는 증가할 수 있다.
도 17의 실시 예에 따르면, 중단 커맨드의 입력에 응답하여 수행 중인 소거 동작이 중단될 때까지 이미 수행된 소거 루프의 횟수에 따라, 소거 상태 검증전압을 다르게 설정할 수 있다. 구체적으로, 소거 상태 검증 시작전압, 소거 상태 검증 스텝전압 및 최대 소거 상태 검증 횟수를 다르게 설정할 수 있다. 통상적으로, 수행된 소거 루프의 횟수가 많을수록 문턱전압의 분포는 소거 상태의 문턱전압 분포에 가깝게 될 수 있다. 도 13의 실시 예와 비교하여, 도 17의 실시 예는 소거 상태 검증전압의 시작전압, 스텝전압 및 최대 소거 상태 검증 횟수를 이미 수행된 소거 루프 횟수에 따라 다르게 설정함으로써, 불필요하게 인가되는 소거 상태 검증전압을 줄일 수 있고 메모리 셀들의 문턱전압 분포를 개선할 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공할 수 있다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동할 수 있다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 어드레스(logical address, LA)를 물리 어드레스(physical address, PA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 어드레스(LA)를 입력 받아, 물리 어드레스(PA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
실시 예에서, 도 15를 참조하여 설명된 노멀 프로그램 동작 제어부(510) 및 추가 프로그램 동작 제어부(520)의 동작은 프로세서부(1010)에 의해 수행될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 21의 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200) 또는 도 14를 참조하여 설명된 메모리 컨트롤러(200)일 수 있다. 또한, 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100) 또는 도 14를 참조하여 설명된 메모리 장치(100) 중 어느 하나에 해당할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
140: 소거 상태 판단부
150: 소거 전압 결정부
160: 소거 전압 오프셋 저장부
170: 소거 동작 제어부
180: 소거 상태 검증전압 제어부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 블록;
    상기 메모리 블록에 대해 소거 동작을 수행하는 주변회로; 및
    외부 컨트롤러로부터 입력되는 중단 커맨드에 응답하여, 상기 소거 동작을 중단하고, 이후 입력되는 재개 커맨드에 응답하여, 상기 복수의 메모리 셀들을 복수의 소거 상태 검증전압들을 이용하여 소거 상태를 판단하고, 판단 결과에 따라 상기 메모리 블록에 인가할 소거 전압의 크기와 인가 시간을 결정하도록 상기 주변회로를 제어하는 제어 로직을 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 로직은,
    상기 복수의 소거 상태 검증 전압들을 이용하여 상기 복수의 메모리 셀들의 문턱전압들이 소거 상태의 문턱전압 분포에 해당하는지 판단하는 소거 상태 판단부;
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수에 따른 소거 전압 오프셋을 나타내는 소거 전압 오프셋 정보를 저장하는 소거 전압 오프셋 저장부; 및
    상기 소거 상태 판단부가 인가한 소거 전압 인가 횟수 및 상기 소거 전압 오프셋 정보에 따라 상기 소거 전압의 크기 및 인가 시간을 포함하는 소거 전압 정보를 출력하는 소거 전압 결정부를 포함하는 메모리 장치.
  3. 제 2항에 있어서, 상기 소거 상태 판단부는,
    상기 복수의 소거 상태 검증 전압들에 의해 센싱된 온셀 또는 오프셀의 개수를 기초로 소거 상태 판단 정보를 생성하는 메모리 장치.
  4. 제 3항에 있어서, 상기 소거 상태 판단 정보는,
    상기 온셀의 개수가 미리 설정된 기준 개수를 초과할 때까지 인가된 소거 상태 검증 전압의 인가 횟수에 관한 정보를 포함하는 메모리 장치.
  5. 제 3항에 있어서, 상기 소거 상태 판단 정보는,
    상기 오프셀의 개수가 미리 설정된 기준 개수 보다 작아질때까지 인가된 소거 상태 검증 전압의 인가 횟수에 관한 정보를 포함하는 메모리 장치.
  6. 제 2항에 있어서, 상기 소거 전압 오프셋 정보는,
    상기 소거 전압의 초기 전압을 기준으로 상기 소거 전압의 증감을 나타내는 소거 전압 크기 오프셋 및 상기 소거 동작의 초기 루프에서 소거 전압이 인가되는 시간을 기준으로 상기 소거 전압이 인가되는 시간의 증감을 나타내는 소거 전압 인가시간 오프셋을 포함하는 메모리 장치.
  7. 제 6항에 있어서, 상기 소거 전압 크기 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 증가하는 값을 갖는 메모리 장치.
  8. 제 6항에 있어서, 상기 소거 전압 크기 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가하더라도 같은 값을 갖는 메모리 장치.
  9. 제 6항에 있어서, 상기 소거 전압 인가시간 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 감소하는 값을 갖는 메모리 장치.
  10. 제 6항에 있어서, 상기 소거 전압 인가시간 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 증가하는 값을 갖는 메모리 장치.
  11. 제 2항에 있어서,
    상기 소거 전압 정보에 따라 상기 소거 전압을 생성하도록 상기 주변회로를 제어하는 소거 동작 제어부를 더 포함하는 메모리 장치.
  12. 제 1항에 있어서, 상기 복수의 소거 상태 검증 전압들은,
    소거 상태에 대응하는 검증 전압인 소거 검증 전압보다 높은 전압 크기를 갖는 메모리 장치.
  13. 복수의 메모리 셀들을 포함하는 메모리 블록에 대해 소거 동작을 수행하는 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 입력된 소거 커맨드에 응답하여 상기 소거 동작을 수행하는 단계;
    상기 메모리 컨트롤러로부터 입력된 중단 커맨드에 응답하여 상기 소거 동작을 중단하는 단계;
    상기 메모리 컨트롤러로부터 재개 커맨드가 입력되면, 상기 메모리 블록에 포함되는 상기 복수의 메모리 셀들에 복수의 소거 상태 검증전압을 인가하여, 상기 복수의 메모리 셀들의 문턱전압 상태를 판단하는 단계; 및
    상기 판단 결과에 따라, 상기 메모리 블록에 인가될 소거 전압을 결정하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. 제 13항에 있어서, 상기 판단하는 단계는,
    상기 복수의 메모리 셀들이 상기 복수의 소거 상태 검증전압들에 의해 센싱된 온 셀 또는 오프 셀의 개수를 기초로 소거 상태 검증 전압의 인가 횟수에 관한 정보를 생성하는 메모리 장치의 동작 방법.
  15. 제 14항에 있어서, 상기 결정하는 단계는,
    상기 소거 상태 검증 전압의 인가 횟수 및 소거 전압 오프셋 정보를 기초로 상기 소거 전압의 크기를 결정하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 소거 전압 오프셋 정보는,
    상기 소거 전압의 초기 전압을 기준으로 상기 소거 전압의 증감을 나타내는 소거 전압 크기 오프셋 및 상기 소거 동작의 초기 루프에서 소거 전압이 인가되는 시간을 기준으로 상기 소거 전압이 인가되는 시간의 증감을 나타내는 소거 전압 인가시간 오프셋을 포함하는 메모리 장치의 동작 방법.
  17. 제 15항에 있어서, 상기 소거 전압 크기 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 증가하는 값을 갖는 메모리 장치의 동작 방법.
  18. 제 15항에 있어서, 상기 소거 전압 크기 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가하더라도 같은 값을 메모리 장치의 동작 방법.
  19. 제 15항에 있어서, 상기 소거 전압 인가시간 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 감소하는 값을 갖는 메모리 장치의 동작 방법.
  20. 제 15항에 있어서, 상기 소거 전압 인가시간 오프셋은,
    상기 복수의 소거 상태 검증 전압들이 인가된 횟수가 증가할수록 증가하는 값을 갖는 메모리 장치의 동작 방법.
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