TWI678621B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的一範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置，所述記憶體管理方法包括：接收多個指令；偵測電源故障；以及在發生所述電源故障後，根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在記憶體儲存裝置的運作過程中，可能會無預警地發生電源故障(power glitch)。此電源故障可能會導致記憶體儲存裝置的供應電源在短時間內發生大幅變化。一般來說，一旦發生電源故障，記憶體儲存裝置就會啟動重置機制，以清空緩衝記憶體(包含緩衝記憶體中的指令隊列)並備份尚未寫入完成的資料。但是，若記憶體儲存裝置只是短暫地發生電源故障且隨即恢復正常供電，則前述重置機制往往需要花費很多時間，從而導致系統效能下降。
本發明的範例實施例提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可提高電源故障發生時的系統恢復效率。
本發明的範例實施例提供一種記憶體管理方法，其用於包括可複寫式非揮發性記憶體模組的記憶體儲存裝置，所述記憶體管理方法包括：接收多個指令；偵測電源故障；以及在發生所述電源故障後，根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令。
在本發明的一範例實施例中，所述指令是暫存於所述記憶體儲存裝置的緩衝記憶體中的指令隊列中。
在本發明的一範例實施例中，根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作且忽略所述指令中的所述第二指令的步驟更包括：判斷所述電源故障發生時於所述指令隊列中正在被執行的所述指令中之一者是所述第一指令或所述第二指令；若為所述第一指令，則於所述電源故障後重新根據所述第一指令發送所述指令序列以指示執行所述第一操作；以及若為所述第二指令，則於所述電源故障後不重新根據所述第二指令發送所述指令序列。
在本發明的一範例實施例中，所述記憶體管理方法更包括以下操作的至少其中之一：若偵測到所述電源故障，停止執行對應於抹除指令的抹除操作；若偵測到所述電源故障，停止執行對應於讀取指令的讀取操作；以及若偵測到所述電源故障，繼續執行對應於寫入指令的程式化操作。
在本發明的一範例實施例中，繼續執行對應於所述寫入指令的所述程式化操作的步驟包括：判斷所述寫入指令為全連續程式化指令或非全連續程式化指令；若所述寫入指令為所述非全連續程式化指令，繼續執行對應於所述寫入指令的所述程式化操作；以及若所述寫入指令為所述全連續程式化指令，檢查此全連續程式化指令所帶有的特定標記，並根據所述特定標記在完成對應於所述寫入指令的所述程式化操作後停止執行其他指令。
在本發明的一範例實施例中，根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的步驟包括：掃描所述指令隊列；若掃瞄到第一類指令，停止掃瞄並恢復所述指令隊列；以及若掃瞄到第二類指令，繼續掃瞄。
在本發明的一範例實施例中，根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的步驟包括：掃描所述指令隊列；若掃瞄到抹除指令，根據所述抹除指令發送一抹除指令序列至所述可複寫式非揮發性記憶體模組；若掃瞄到第一讀取指令與對應於所述第一讀取指令的至少一讀取DMA指令，使所述第一讀取指令無效，並根據所述讀取DMA指令發送第一讀取指令序列至所述可複寫式非揮發性記憶體模組；以及若掃瞄到第二讀取指令且未掃瞄到對應於所述第二讀取指令的至少一讀取DMA指令，根據所述第二讀取指令發送第二讀取指令序列至所述可複寫式非揮發性記憶體模組。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以接收多個指令。所述記憶體控制電路單元更用以偵測電源故障。在發生所述電源故障後，所述記憶體控制電路單元更用以根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作且忽略所述指令中的所述第二指令的操作更包括：判斷所述電源故障發生時於所述指令隊列中正在被執行的所述指令中之一者是所述第一指令或所述第二指令；若為所述第一指令，則於所述電源故障後重新根據所述第一指令發送所述指令序列以指示執行所述第一操作；以及若為所述第二指令，則於所述電源故障後不重新根據所述第二指令發送所述指令序列。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以執行以下操作的至少其中之一：若偵測到所述電源故障，停止執行對應於抹除指令的抹除操作；若偵測到所述電源故障，停止執行對應於讀取指令的讀取操作；以及若偵測到所述電源故障，繼續執行對應於寫入指令的程式化操作。
在本發明的一範例實施例中，所述記憶體控制電路單元繼續執行對應於所述寫入指令的所述程式化操作的操作包括：判斷所述寫入指令為全連續程式化指令或非全連續程式化指令；若所述寫入指令為所述非全連續程式化指令，繼續執行對應於所述寫入指令的所述程式化操作；以及若所述寫入指令為所述全連續程式化指令，檢查此全連續程式化指令所帶有的特定標記，並根據所述特定標記在完成對應於所述寫入指令的所述程式化操作後停止執行其他指令。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的操作包括：掃描所述指令隊列；若掃瞄到第一類指令，停止掃瞄並恢復所述指令隊列；以及若掃瞄到第二類指令，繼續掃瞄。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的操作包括：掃描所述指令隊列；若掃瞄到抹除指令，根據所述抹除指令發送抹除指令序列至所述可複寫式非揮發性記憶體模組；若掃瞄到第一讀取指令與對應於所述第一讀取指令的至少一讀取DMA指令，使所述第一讀取指令無效，並根據所述讀取DMA指令發送第一讀取指令序列至所述可複寫式非揮發性記憶體模組；以及若掃瞄到一第二讀取指令且未掃瞄到對應於所述第二讀取指令的至少一讀取DMA指令，根據所述第二讀取指令發送第二讀取指令序列至所述可複寫式非揮發性記憶體模組。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體。所述記憶體管理電路用以接收多個指令。所述記憶體管理電路更用以偵測電源故障。在發生所述電源故障後，所述記憶體管理電路更用以根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令。
在本發明的一範例實施例中，所述指令是暫存於所述記憶體儲存裝置的所述緩衝記憶體中的所述指令隊列中，而所述記憶體管理電路根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作且忽略所述指令中的所述第二指令的操作更包括：判斷所述電源故障發生時於所述指令隊列中正在被執行的所述指令中之一者是所述第一指令或所述第二指令；若為所述第一指令，則於所述電源故障後重新根據所述第一指令發送所述指令序列以指示執行所述第一操作；以及若為所述第二指令，則於所述電源故障後不重新根據所述第二指令發送所述指令序列。
在本發明的一範例實施例中，所述第一指令包括抹除指令與讀取指令的至少其中之一，且所述第二指令包含寫入指令。
在本發明的一範例實施例中，所述記憶體管理電路更用以執行以下操作的至少其中之一：若偵測到所述電源故障，停止執行對應於抹除指令的抹除操作；若偵測到所述電源故障，停止執行對應於讀取指令的讀取操作；以及若偵測到所述電源故障，繼續執行對應於寫入指令的程式化操作。
在本發明的一範例實施例中，所述記憶體管理電路繼續執行對應於所述寫入指令的所述程式化操作的操作包括：判斷所述寫入指令為全連續程式化指令或非全連續程式化指令；若所述寫入指令為所述非全連續程式化指令，繼續執行對應於所述寫入指令的所述程式化操作；以及若所述寫入指令為所述全連續程式化指令，檢查此全連續程式化指令所帶有的特定標記，並根據所述特定標記在完成對應於所述寫入指令的所述程式化操作後停止執行其他指令。
在本發明的一範例實施例中，所述記憶體管理電路根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的操作包括：掃描所述指令隊列；若掃瞄到第一類指令，停止掃瞄並恢復所述指令隊列；以及若掃瞄到第二類指令，繼續掃瞄。
在本發明的一範例實施例中，所述第一類指令包括抹除指令與寫入指令的至少其中之一，且所述第二類指令包括讀取指令。
在本發明的一範例實施例中，所述記憶體管理電路根據所述指令中的所述第一指令發送所述指令序列以指示執行所述第一操作的操作包括：掃描所述指令隊列；若掃瞄到抹除指令，根據所述抹除指令發送抹除指令序列至所述可複寫式非揮發性記憶體模組；若掃瞄到第一讀取指令與對應於所述第一讀取指令的至少一讀取DMA指令，使所述第一讀取指令無效，並根據所述讀取DMA指令發送第一讀取指令序列至所述可複寫式非揮發性記憶體模組；以及若掃瞄到第二讀取指令且未掃瞄到對應於所述第二讀取指令的至少一讀取DMA指令，根據所述第二讀取指令發送第二讀取指令序列至所述可複寫式非揮發性記憶體模組。
基於上述，在接收到多個指令後，若發生電源故障，則所述指令中的至少部分指令(即第一指令)可被(重複)執行，且所述指令中的至少部分指令(即第二指令)可被忽略。藉此，可提高電源故障發生時的系統恢復效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
圖7是根據本發明的一範例實施例所繪示的指令序列的示意圖。圖8是根據本發明的一範例實施例所繪示的電源故障的示意圖。
請參照圖1、圖4、圖5、圖7及圖8，緩衝記憶體510中配置有一個指令隊列(queue)710。在一範例實施例中，指令隊列710亦稱為多觸發序列(Multi-trigger queue, MTQ)。記憶體管理電路502可以從主機系統11接收至少一個指令並將來自主機系統11的指令(例如指令CMD(0)~CMD(N))加入至指令隊列710。指令CMD(0)~CMD(N)可依接收的先後順序排序在指令隊列710中。例如，在指令隊列710中，最下面的指令CMD(0)最先被接收，並且最上面的指令CMD(N)最後被接收。在記憶體管理電路502運作時，指令CMD(0)可先被執行，且指令CMD(N)可最後被執行。在一範例實施例中，從主機系統11接收的指令也可以先暫存在緩衝記憶體502中，然後再依據特定規則加入至指令隊列710中，以調整所接收之指令的執行順序。
在一範例實施例中，指令CMD(0)~CMD(N)可包括來自主機系統11的寫入指令、抹除指令及讀取指令的至少其中一者。記憶體管理電路502可根據寫入指令發送寫入指令序列至可複寫式非揮發性記憶體模組406以指示執行將資料儲存至可複寫式非揮發性記憶體模組406的程式化操作。記憶體管理電路502可根據抹除指令發送抹除指令序列至可複寫式非揮發性記憶體模組406以指示執行將資料從可複寫式非揮發性記憶體模組406抹除的抹除操作。記憶體管理電路502可根據讀取指令發送讀取指令序列至可複寫式非揮發性記憶體模組406以指示執行將資料從可複寫式非揮發性記憶體模組406讀取的讀取操作。然而，在另一範例實施例中，指令CMD(0)~CMD(N)還可包括來自主機系統11的其他類型的指令，本發明不加以限制。
在正常供電狀態(或穩定供電狀態)下，記憶體儲存裝置10的供應電壓VDD會被維持在一個正常電壓範圍(例如1.65V至3.6V)，且此正常電壓範圍高於一個電壓值VTH(亦稱為預設電壓值)。當發生電源故障(power glitch)時，此電源故障會導致供應電壓VDD在此時間範圍內降低至低於此預設電壓值VTH。在經過此時間範圍後，供應電壓VDD會回復至高於此預設電壓值VTH。
記憶體管理電路502可偵測此電源故障。例如，記憶體管理電路502可配置有一個電壓偵測器，此電壓偵測器可偵測記憶體儲存裝置10的供應電壓VDD是否低於此預設電壓值VTH。若供應電壓VDD低於此預設電壓值VTH，記憶體管理電路502可判定發生電源故障。
在發生所述電源故障後，記憶體管理電路502可掃瞄指令隊列710並根據掃瞄結果恢復(resume)指令隊列710。以圖7為例，假設發生電源故障時，記憶體管理電路502可從指令隊列710中當前正在執行(或即將執行)的指令CMD(0)開始由下往上掃瞄。基於所設定的掃瞄與處理規則，記憶體管理電路502可直接根據掃瞄結果在緩衝記憶體510中恢復指令隊列710。換言之，在發生所述電源故障後，指令隊列710不需要被重置(reset)，從而加快系統遇到電源故障時的恢復效率。
在一範例實施例中，指令隊列710中的指令可包括第一類指令及/或第二類指令。若掃瞄到第一類指令時，記憶體管理電路502可停止掃瞄並恢復指令隊列710。若掃瞄到第二類指令時，記憶體管理電路502可繼續掃瞄指令隊列710。在一範例實施例中，第一類指令可包括抹除指令及/或寫入指令，而第二類指令則可包括讀取指令。須注意的是，在另一範例實施例中，第一類指令亦可包括讀取指令，且第二類指令則可包括抹除指令及/或寫入指令，本發明不加以限制。
圖9A是根據本發明的一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。圖9B是根據本發明的一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。
請參照圖4、圖5、圖9A與圖9B，響應於所發生的電源故障，記憶體管理電路502會由下往上開始掃瞄指令隊列710。在本範例實施例中，假設所掃瞄到的指令(即圖7的CMD(0))為抹除指令，其表示在發生電源故障之前，可能一個抹除操作響應於此抹除指令而正在(或即將)執行。因此，當偵測到電源故障時，記憶體管理電路502會停止執行此抹除操作(此抹除操作可能尚未執行完畢)。待電源故障恢復(即供應電壓VDD回復至正常電壓範圍)後，記憶體管理電路502會根據此抹除指令重新發送一個抹除指令序列以指示可複寫式非揮發性記憶體模組406重新執行被停止的抹除操作，如圖9B所示。
另一方面，記憶體管理電路502會響應於所掃瞄到的指令為抹除指令，而判定掃瞄操作完成並停止掃瞄指令隊列710。在停止掃瞄後，記憶體管理電路502會恢復指令隊列710。例如，記憶體管理電路502可將此抹除指令從指令隊列710中移除並根據剩餘的指令CMD(1)~CMD(N)更新指令隊列710，如圖9A所示。
圖10A是根據本發明的另一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。圖10B是根據本發明的另一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。
請參照圖5、圖10A與圖10B，響應於所發生的電源故障，記憶體管理電路502會由下往上開始掃瞄指令隊列710。在本範例實施例中，假設所掃瞄到的指令(即圖7的CMD(0))為寫入指令，其表示在發生電源故障之前，可能一個程式化操作響應於此寫入指令而正在(或即將)執行。須注意的是，當偵測到電源故障時，記憶體管理電路502可不停止執行此程式化操作，而可允許此程式化操作繼續執行，如圖10B所示。
在一範例實施例中，記憶體管理電路502可判斷所掃瞄到的寫入指令為全連續程式化(Full Sequential Programming, FSP)指令或非全連續程式化(non-FSP)指令。若所掃瞄到的寫入指令為非全連續程式化指令(例如指令碼為8011的寫入指令)，則記憶體管理電路502可繼續執行此指令所對應的程式化操作。然而，若所掃瞄到的寫入指令為全連續程式化指令(例如指令碼為8015的寫入指令)，則記憶體管理電路502可檢查此全連續程式化指令所帶有的一特定標記。此特定標記可用以控制是否在完成對應於此寫入指令的程式化操作後停止執行其他指令。記憶體管理電路502可根據此特定標記在完成對應於此寫入指令的程式化操作後停止執行其他指令。
在一範例實施例中，在偵測到電源故障時，所執行的程式化操作也包含將緩衝記憶體502中的資料(包含此寫入指令所指示儲存的資料)備份至一個特定實體單元。例如，此特定實體單元可具有較快的寫入速度及/或較高的資料可靠度。例如，記憶體管理電路502可使用快頁(fast page)模式(或SLC模式)將資料備份至此特定實體單元。快頁模式與SLC模式是以在一個記憶胞中僅儲存一個位元的方式來將資料儲存至記憶胞中，差別僅在於所使用的程式化電壓不同。爾後，若此電源故障並未如預期恢復，則此特定實體單元中的資料可用於在記憶體儲存裝置10恢復正常供電後回覆先前的工作狀態(即重置指令隊列710)。
在一範例實施例中，記憶體管理電路502可響應於所掃瞄到的指令為寫入指令，而判定掃瞄操作完成並停止掃瞄指令隊列710。在停止掃瞄後，記憶體管理電路502會恢復指令隊列710。例如，記憶體管理電路502可將此寫入指令從指令隊列710中移除並根據剩餘的指令CMD(1)~CMD(N)更新指令隊列710，如圖10A所示。
一般來說，主機系統11可連續送出成對的非全連續程式化指令與全連續程式化指令，以指示連續執行相關的程式化操作。因此，在指令隊列710中，全連續程式化指令往往排序在非全連續程式化指令之後。在一範例實施例中，若掃瞄到非全連續程式化指令，則記憶體管理電路502可繼續掃描指令隊列710，以確認後面是否還有相應的全連續程式化指令。若掃瞄到全連續程式化指令或者依序掃瞄到非全連續程式化指令與全連續程式化指令，則記憶體管理電路502可停止掃瞄指令隊列710。
圖11A是根據本發明的另一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。圖11B是根據本發明的另一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。
請參照圖4、圖5、圖11A與圖11B，響應於所發生的電源故障，記憶體管理電路502會由下往上開始掃瞄指令隊列710。在本範例實施例中，假設所掃瞄到的指令(即圖7的CMD(0))為讀取指令，其表示在發生電源故障之前，可能一個讀取操作響應於此讀取指令而正在(或即將)執行。因此，當偵測到電源故障時，記憶體管理電路502會停止執行此讀取操作(此讀取操作可能尚未執行完畢)。待電源故障恢復(即供應電壓VDD回復至正常電壓範圍)後，記憶體管理電路502會根據此讀取指令重新發送一個讀取指令序列以指示可複寫式非揮發性記憶體模組406重新執行被停止的讀取操作，如圖11B所示。
須注意的是，若所掃瞄到的指令為讀取指令且指令隊列710中還有待掃瞄的指令(例如指令CMD(1)~CMD(N))，則記憶體管理電路502會繼續掃瞄指令隊列710，而不會直接停止掃瞄。換言之，記憶體管理電路502可響應於所掃瞄到的指令為讀取指令，而繼續掃瞄指令隊列710的下一個指令(例如指令CMD(1))，如圖11A所示。
若所掃瞄的下一個指令為抹除指令，則此掃瞄操作可被停止並且執行類似於圖9A與圖9B的範例實施例中的相關操作。若所掃瞄的下一個指令為寫入指令，則此掃瞄操作亦可被停止並且執行類似於圖10A與圖10B的範例實施例中的相關操作。此外，若所掃瞄的下一個指令為讀取指令，則此掃瞄操作可接續掃瞄下一個指令並且執行類似於圖11A與圖11B的範例實施例中的相關操作。
圖12A是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的示意圖。圖12B是根據本發明的一範例實施例所繪示的掃瞄指令隊列的示意圖。圖12C是根據本發明的另一範例實施例所繪示的掃瞄指令隊列的示意圖。
請參照圖5、圖7及圖12A，可複寫式非揮發性記憶體模組12A可包括緩衝區1210與記憶胞陣列1220。
在一範例實施例中，指令隊列710中的讀取指令可進一步區分為(通用)讀取指令與讀取直接記憶體存取(Direct Memory Access, DMC)指令。根據(通用)讀取指令，記憶體管理電路502可發送相應的讀取指令序列以指示可複寫式非揮發性記憶體模組406將資料(亦稱為第一資料)從記憶胞陣列1220讀取至緩衝器1210。根據讀取DMA指令，記憶體管理電路502可發送相應的讀取指令序列以指示可複寫式非揮發性記憶體模組406將緩衝器1210中的第一資料傳送至緩衝記憶體510，以準備將此資料傳送給主機系統11。
在一範例實施例中，若掃瞄到一個(通用)讀取指令(亦稱為第一讀取指令)且後續又掃瞄到對應於此第一讀取指令的至少一個讀取DMA指令，則記憶體管理電路502可使此第一讀取指令無效。待電源故障恢復後，記憶體管理電路502會忽略此第一讀取指令，而根據對應於此第一讀取指令的讀取DMA指令重新發送一個讀取指令序列以指示可複寫式非揮發性記憶體模組406重新執行被停止的讀取操作。
以圖12A與圖12B為例，假設在指令隊列710中掃瞄到一個讀取指令(0)後，又掃瞄到對應於讀取指令(0)的讀取DMA指令(1)與讀取DMA指令(2)。由於指令隊列710中已經存在對應於讀取指令(0)的讀取DMA指令(1)與讀取DMA指令(2)，表示讀取指令(0)所指示讀取的資料(例如第一資料)已被從記憶胞陣列1220讀取至緩衝區1210。在此狀況下，記憶體管理電路502可使讀取指令(0)無效。須注意的是，若讀取指令(0)被無效，則在電源故障恢復後，記憶體管理電路502不會根據此讀取指令(0)重新發送指示將第一資料從記憶胞陣列1220讀取至緩衝區1210的讀取指令序列。相反地，在電源故障恢復後，記憶體管理電路502可直接根據讀取DMA指令(1)與讀取DMA指令(2)發送相應的讀取指令序列以指示將第一資料從緩衝區1210讀取至緩衝記憶體510。
在一範例實施例中，若掃瞄到一個(通用)讀取指令(亦稱為第二讀取指令)且後續未掃瞄到對應於此第二讀取指令的至少一個讀取DMA指令，則待電源故障恢復後，記憶體管理電路502可根據此第二讀取指令重新發送一個讀取指令序列以指示可複寫式非揮發性記憶體模組406重新執行被停止的讀取操作。
以圖12A與圖12C為例，在停止掃瞄指令隊列710之前，有掃瞄到一個讀取指令(0)但未掃瞄到對應於讀取指令(0)的讀取DMA指令。因此，在電源故障恢復後，記憶體管理電路502可根據讀取指令(0)發送相應的讀取指令序列以指示將第一資料從記憶胞陣列1220讀取至緩衝區1210。
須注意的是，在圖12A與圖12B的範例實施例中，是假設緩衝區1210包括緩衝器1211與1212。讀取DMA指令(1)是指示將一部分的第一資料從緩衝器1211傳送至緩衝記憶體510，且讀取DMA指令(2)是指示將另一部分的第一資料從緩衝器1212傳送至緩衝記憶體510。在圖12B的一範例實施例中，根據讀取DMA指令(1)與讀取DMA指令(2)發送的讀取指令序列亦稱為多平面讀取指令序列，且此多平面讀取指令序列可指示可複寫式非揮發性記憶體模組406平行地傳送多個記憶體平面(或通道)的資料。
在一範例實施例中，記憶體管理電路502可根據是否掃瞄到足以產生至少一個多平面讀取指令序列的讀取DMA指令來決定是否停止掃瞄。例如，在圖12B的一範例實施例中，若讀取DMA指令(1)與讀取DMA指令(2)可用以產生一個多平面讀取指令序列，則在掃瞄到讀取DMA指令(1)與讀取DMA指令(2)後，可停止對於指令隊列710的掃瞄。或者，在圖12B的一範例實施例中，當掃瞄到讀取DMA指令(1)時，可接續掃瞄指令隊列710中的下一個指令。
在圖12A的另一範例實施例中，若緩衝區1210包括更多緩衝器(例如3個緩衝器)，則在掃瞄到對應於第一資料的3個讀取DMA指令後可停止掃瞄。在電源故障恢復後，可根據這3個讀取DMA指令產生多平面讀取指令序列以指示可複寫式非揮發性記憶體模組406平行地存取多個記憶體平面(或通道)的資料。
在一範例實施例中，亦可以制定其他的規則以停止所述掃描操作。以圖7為例，若指令隊列710為空的、指令隊列710中沒有尚未掃描的指令或掃瞄到的指令為虛設指令(例如dummy multi trigger parameter (MTP))，則可停止對於指令隊列710的掃描。
從另一角度來看，在發生所述電源故障後，記憶體管理電路502可從緩衝記憶體510所暫存的多個指令中選擇至少一指令(亦稱為第一指令)並根據所選擇的指令重新發送相應的指令序列以指示可複寫式非揮發性記憶體模組406執行相應操作。此外，在發生所述電源故障後，記憶體管理電路502可忽略緩衝記憶體510中的至少部分指令(亦稱為第二指令)。記憶體管理電路502不會根據被忽略的第二指令重新發送相應的指令序列。例如，第一指令可包括圖9A的抹除指令、圖11A的讀取指令、圖12A的讀取DMA指令(1)與讀取DMA指令(2)及圖12B的讀取指令(0)，而第二指令可包括圖10A的寫入指令與圖12A的讀取指令(0)。在一範例實施例中，在發生所述電源故障後，記憶體管理電路502亦可以根據緩衝記憶體510中不是位於指令隊列710內的其他指令重新發送相應的指令序列。
圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。請參照圖13，在步驟1301中，接收多個指令。在步驟1302中，偵測電源故障。在發生電源故障後，在步驟1303中，根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令。
然而，圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在接收到至少一指令後，此指令可被加入至指令隊列。電源故障可被偵測。在發生所述電源故障後，所述指令隊列可被掃瞄並且所述指令隊列可根據掃瞄結果而恢復。此外，在發生電源故障後，本發明可選擇性地根據指令隊列中的部分指令(即第一指令)補打指令序列，而忽略部分指令(即第二指令)。相較於傳統上一旦發生電源故障就需要執行系統重置，透過本發明範例實施例所述的快速恢復指令隊列之機制，可提高電源故障發生時的系統恢復效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
601‧‧‧儲存區
602‧‧‧替換區
610(0)~610(B)‧‧‧實體單元
612(0)~612(C)‧‧‧邏輯單元
710‧‧‧指令隊列
1210‧‧‧緩衝區
1211、1212‧‧‧緩衝器
1220‧‧‧記憶胞陣列
1301‧‧‧步驟(接收多個指令)
1302‧‧‧步驟(偵測電源故障)
1303‧‧‧步驟(在發生所述電源故障後，根據所述指令中的第一指令發送指令序列以指示執行第一操作，且忽略所述指令中的第二指令)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的指令序列的示意圖。 圖8是根據本發明的一範例實施例所繪示的電源故障的示意圖。 圖9A是根據本發明的一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。 圖9B是根據本發明的一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。 圖10A是根據本發明的另一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。 圖10B是根據本發明的另一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。 圖11A是根據本發明的另一範例實施例所繪示的掃瞄與恢復指令隊列的示意圖。 圖11B是根據本發明的另一範例實施例所繪示的響應於電源故障所執行的系統操作的示意圖。 圖12A是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的示意圖。 圖12B是根據本發明的一範例實施例所繪示的掃瞄指令隊列的示意圖。 圖12C是根據本發明的另一範例實施例所繪示的掃瞄指令隊列的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。

Claims (24)

  1. 一種記憶體管理方法，用於包括一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，該記憶體管理方法包括：接收多個指令；偵測一電源故障；以及在該電源故障恢復後，根據該多個指令中待執行的一第一指令發送一指令序列以指示執行一第一操作，且忽略該多個指令中待執行的一第二指令。
  2. 如申請專利範圍第1項所述的記憶體管理方法，其中該多個指令是暫存於該記憶體儲存裝置的一緩衝記憶體中的一指令隊列中，而根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作且忽略該多個指令中待執行的該第二指令的步驟更包括：判斷該電源故障發生時於該指令隊列中正在被執行的該多個指令中之一者是該第一指令或該第二指令；若為該第一指令，則於該電源故障後重新根據該第一指令發送該指令序列以指示執行該第一操作；以及若為該第二指令，則於該電源故障後不重新根據該第二指令發送該指令序列。
  3. 如申請專利範圍第2項所述的記憶體管理方法，其中該第一指令包括一抹除指令與一讀取指令的至少其中之一，且該第二指令包含一寫入指令。
  4. 如申請專利範圍第2項所述的記憶體管理方法，更包括以下操作的至少其中之一：若偵測到該電源故障，停止執行對應於一抹除指令的一抹除操作；若偵測到該電源故障，停止執行對應於一讀取指令的一讀取操作；以及若偵測到該電源故障，繼續執行對應於一寫入指令的一程式化操作。
  5. 如申請專利範圍第4項所述的記憶體管理方法，其中繼續執行對應於該寫入指令的該程式化操作的步驟包括：判斷該寫入指令為一全連續程式化指令或一非全連續程式化指令；若該寫入指令為該非全連續程式化指令，繼續執行對應於該寫入指令的該程式化操作；以及若該寫入指令為該全連續程式化指令，檢查此全連續程式化指令所帶有的一特定標記，並根據該特定標記在完成對應於該寫入指令的該程式化操作後停止執行其他指令。
  6. 如申請專利範圍第2項所述的記憶體管理方法，其中根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的步驟包括：掃描該指令隊列；若掃瞄到一第一類指令，停止掃瞄並恢復該指令隊列；以及若掃瞄到一第二類指令，繼續掃瞄。
  7. 如申請專利範圍第6項所述的記憶體管理方法，其中該第一類指令包括一抹除指令與一寫入指令的至少其中之一，且該第二類指令包括一讀取指令。
  8. 如申請專利範圍第2項所述的記憶體管理方法，其中根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的步驟包括：掃描該指令隊列；若掃瞄到一抹除指令，根據該抹除指令發送一抹除指令序列至該可複寫式非揮發性記憶體模組；若掃瞄到一第一讀取指令與對應於該第一讀取指令的至少一讀取DMA指令，使該第一讀取指令無效，並根據該至少一讀取DMA指令發送一第一讀取指令序列至該可複寫式非揮發性記憶體模組；以及若掃瞄到一第二讀取指令且未掃瞄到對應於該第二讀取指令的至少一讀取DMA指令，根據該第二讀取指令發送一第二讀取指令序列至該可複寫式非揮發性記憶體模組。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以接收多個指令，其中該記憶體控制電路單元更用以偵測一電源故障，其中在該電源故障恢復後，該記憶體控制電路單元更用以根據該多個指令中待執行的一第一指令發送一指令序列以指示執行一第一操作，且忽略該多個指令中待執行的一第二指令。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該多個指令是暫存於該記憶體儲存裝置的一緩衝記憶體中的一指令隊列中，而該記憶體控制電路單元根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作且忽略該多個指令中待執行的該第二指令的操作更包括：判斷該電源故障發生時於該指令隊列中正在被執行的該多個指令中之一者是該第一指令或該第二指令；若為該第一指令，則於該電源故障後重新根據該第一指令發送該指令序列以指示執行該第一操作；以及若為該第二指令，則於該電源故障後不重新根據該第二指令發送該指令序列。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一指令包括一抹除指令與一讀取指令的至少其中之一，且該第二指令包含一寫入指令。
  12. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以執行以下操作的至少其中之一：若偵測到該電源故障，停止執行對應於一抹除指令的一抹除操作；若偵測到該電源故障，停止執行對應於一讀取指令的一讀取操作；以及若偵測到該電源故障，繼續執行對應於一寫入指令的一程式化操作。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元繼續執行對應於該寫入指令的該程式化操作的操作包括：判斷該寫入指令為一全連續程式化指令或一非全連續程式化指令；若該寫入指令為該非全連續程式化指令，繼續執行對應於該寫入指令的該程式化操作；以及若該寫入指令為該全連續程式化指令，檢查此全連續程式化指令所帶有的一特定標記，並根據該特定標記在完成對應於該寫入指令的該程式化操作後停止執行其他指令。
  14. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的操作包括：掃描該指令隊列；若掃瞄到一第一類指令，停止掃瞄並恢復該指令隊列；以及若掃瞄到一第二類指令，繼續掃瞄。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該第一類指令包括一抹除指令與一寫入指令的至少其中之一，且該第二類指令包括一讀取指令。
  16. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的操作包括：掃描該指令隊列；若掃瞄到一抹除指令，根據該抹除指令發送一抹除指令序列至該可複寫式非揮發性記憶體模組；若掃瞄到一第一讀取指令與對應於該第一讀取指令的至少一讀取DMA指令，使該第一讀取指令無效，並根據該至少一讀取DMA指令發送一第一讀取指令序列至該可複寫式非揮發性記憶體模組；以及若掃瞄到一第二讀取指令且未掃瞄到對應於該第二讀取指令的至少一讀取DMA指令，根據該第二讀取指令發送一第二讀取指令序列至該可複寫式非揮發性記憶體模組。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一緩衝記憶體；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體，其中該記憶體管理電路用以接收多個指令，其中該記憶體管理電路更用以偵測一電源故障，其中在該電源故障恢復後，該記憶體管理電路更用以根據該多個指令中待執行的一第一指令發送一指令序列以指示執行一第一操作，且忽略該多個指令中待執行的一第二指令。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該多個指令是暫存於該緩衝記憶體中的一指令隊列中，而該記憶體管理電路根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作且忽略該多個指令中待執行的該第二指令的操作更包括：判斷該電源故障發生時於該指令隊列中正在被執行的該多個指令中之一者是該第一指令或該第二指令；若為該第一指令，則於該電源故障後重新根據該第一指令發送該指令序列以指示執行該第一操作；以及若為該第二指令，則於該電源故障後不重新根據該第二指令發送該指令序列。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該第一指令包括一抹除指令與一讀取指令的至少其中之一，且該第二指令包含一寫入指令。
  20. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路更用以執行以下操作的至少其中之一：若偵測到該電源故障，停止執行對應於一抹除指令的一抹除操作；若偵測到該電源故障，停止執行對應於一讀取指令的一讀取操作；以及若偵測到該電源故障，繼續執行對應於一寫入指令的一程式化操作。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路繼續執行對應於該寫入指令的該程式化操作的操作包括：判斷該寫入指令為一全連續程式化指令或一非全連續程式化指令；若該寫入指令為該非全連續程式化指令，繼續執行對應於該寫入指令的該程式化操作；以及若該寫入指令為該全連續程式化指令，檢查此全連續程式化指令所帶有的一特定標記，並根據該特定標記在完成對應於該寫入指令的該程式化操作後停止執行其他指令。
  22. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的操作包括：掃描該指令隊列；若掃瞄到一第一類指令，停止掃瞄並恢復該指令隊列；以及若掃瞄到一第二類指令，繼續掃瞄。
  23. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該第一類指令包括一抹除指令與一寫入指令的至少其中之一，且該第二類指令包括一讀取指令。
  24. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路根據該多個指令中待執行的該第一指令發送該指令序列以指示執行該第一操作的操作包括：掃描該指令隊列；若掃瞄到一抹除指令，根據該抹除指令發送一抹除指令序列至該可複寫式非揮發性記憶體模組；若掃瞄到一第一讀取指令與對應於該第一讀取指令的至少一讀取DMA指令，使該第一讀取指令無效，並根據該至少一讀取DMA指令發送一第一讀取指令序列至該可複寫式非揮發性記憶體模組；以及若掃瞄到一第二讀取指令且未掃瞄到對應於該第二讀取指令的至少一讀取DMA指令，根據該第二讀取指令發送一第二讀取指令序列至該可複寫式非揮發性記憶體模組。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3104285B1 (fr) * 2019-12-05 2022-05-27 St Microelectronics Grenoble 2 Contrôle d’intégrité d’une mémoire
JP2022010951A (ja) * 2020-06-29 2022-01-17 キオクシア株式会社 半導体記憶装置
US11568921B2 (en) * 2021-05-12 2023-01-31 Micron Technology, Inc. Read-time overhead and power optimizations with command queues in memory device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090089514A1 (en) * 2007-09-28 2009-04-02 Durgesh Srivastava Implementing Asynchronous Request for Forcing Dynamic Memory into Self Refresh
CN102054534A (zh) * 2009-10-30 2011-05-11 西部数据技术公司 包括响应电源故障信号而刷新写入数据的电源故障电路的非易失性半导体存储器
TW201243566A (en) * 2011-04-29 2012-11-01 Taejin Infotech Co Ltd Backup and restoration for a semiconductor storage device
CN103403808A (zh) * 2011-03-04 2013-11-20 瑞萨电子株式会社 防止电源骤停造成的非易失性存储器的误动作的半导体器件
TW201426305A (zh) * 2012-12-28 2014-07-01 Infomicro Electronics Shenzhen Ltd 虛擬記憶體設備驅動器、用於在主機上執行之虛擬記憶體設備驅動器、刷新快閃記憶體的方法、快閃記憶體刷新的方法、超級增強耐力設備硬碟固體狀態驅動機耐用轉換層之方法、超級增強耐力設備及耐力快閃記憶體檔案系統
US9170941B2 (en) * 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
CN205485425U (zh) * 2015-12-12 2016-08-17 重庆川仪自动化股份有限公司 掉电保护控制器
US9741450B2 (en) * 2013-03-06 2017-08-22 Inside Secure Memory comprising a circuit for detecting a glitch on a line of the memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7340576B1 (en) * 2004-02-19 2008-03-04 Applied Micro Circuits Corporation Storage system with disk drive power-on-reset detection and recovery
US20100226170A1 (en) * 2009-03-05 2010-09-09 Silicon Storage Technology, Inc. Non-volatile Memory Array Having Circuitry To Complete Programming Operation In The Event Of Power Interrupt
JP5414350B2 (ja) * 2009-05-08 2014-02-12 キヤノン株式会社 メモリ制御回路、及び、その制御方法
US8595411B2 (en) * 2009-12-30 2013-11-26 Sandisk Technologies Inc. Method and controller for performing a sequence of commands
JP4829370B1 (ja) * 2010-07-09 2011-12-07 株式会社東芝 メモリ制御装置、メモリ装置および停止制御方法
TWI556249B (zh) * 2014-11-07 2016-11-01 群聯電子股份有限公司 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
US9658790B2 (en) * 2015-02-06 2017-05-23 Sandisk Technologies Llc Memory system and method for power-based operation scheduling
US20170068480A1 (en) * 2015-09-09 2017-03-09 Mediatek Inc. Power Saving Methodology for Storage Device Equipped with Task Queues
US10379979B2 (en) * 2017-05-31 2019-08-13 Western Digital Technologies, Inc. Power fail handling using stop commands

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090089514A1 (en) * 2007-09-28 2009-04-02 Durgesh Srivastava Implementing Asynchronous Request for Forcing Dynamic Memory into Self Refresh
CN102054534A (zh) * 2009-10-30 2011-05-11 西部数据技术公司 包括响应电源故障信号而刷新写入数据的电源故障电路的非易失性半导体存储器
CN103403808A (zh) * 2011-03-04 2013-11-20 瑞萨电子株式会社 防止电源骤停造成的非易失性存储器的误动作的半导体器件
TW201243566A (en) * 2011-04-29 2012-11-01 Taejin Infotech Co Ltd Backup and restoration for a semiconductor storage device
TW201426305A (zh) * 2012-12-28 2014-07-01 Infomicro Electronics Shenzhen Ltd 虛擬記憶體設備驅動器、用於在主機上執行之虛擬記憶體設備驅動器、刷新快閃記憶體的方法、快閃記憶體刷新的方法、超級增強耐力設備硬碟固體狀態驅動機耐用轉換層之方法、超級增強耐力設備及耐力快閃記憶體檔案系統
US9741450B2 (en) * 2013-03-06 2017-08-22 Inside Secure Memory comprising a circuit for detecting a glitch on a line of the memory
US9170941B2 (en) * 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
CN205485425U (zh) * 2015-12-12 2016-08-17 重庆川仪自动化股份有限公司 掉电保护控制器

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