TWI809435B - 半導體記憶裝置及半導體記憶裝置動作之方法 - Google Patents

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Abstract

實施形態提供一種能夠提高處理能力之半導體記憶裝置。
根據實施形態，半導體記憶裝置包含:第1及第2平面PBP，其等各自包含記憶胞陣列20，該記憶胞陣列20包含至少可保持第1及第2資料之複數個記憶胞；控制電路16；以及輸入輸出電路10。第1資料(下頁)藉由第1讀出動作BR而確定。第2資料(上頁)藉由第2讀出動作AR及第3讀出動作CR而確定。於接收到第1讀出命令之情形時，控制電路自第1平面讀出第1資料，自第2平面讀出第2資料。於接收到第2讀出命令之情形時，控制電路自第1平面讀出第2資料，自第2平面讀出第1資料。

Description

半導體記憶裝置及半導體記憶裝置動作之方法
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，與非)型快閃記憶體。
實施形態提供一種能夠提高處理能力之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1及第2平面，其等各自包含記憶胞陣列，該記憶胞陣列包含至少可保持第1及第2資料之複數個記憶胞；控制電路，其構成為控制讀出動作及寫入動作；以及輸入輸出電路。第1資料藉由與第1讀出電壓對應之第1讀出動作而確定。第2資料藉由與第2讀出電壓對應之第2讀出動作及與第3讀出電壓對應之第3讀出動作而確定。於自外部控制器接收到指示讀出第1資料之第1讀出命令之情形時，控制電路自第1平面讀出第1資料，自第2平面讀出第2資料，輸入輸出電路將自第1平面讀出之第1資料與自第2平面讀出之第2資料依次輸出。於自外部控制器接收到指示讀出第2資料之第2讀出命令之情形時，控制電路自第1平面讀出第2資料，自第2平面讀出第1資料，輸入輸出電路將自第2平面讀出之第1資料與自第1平面讀出之第2資料依次輸出。
1:記憶體系統
2:主機裝置
10:輸入輸出電路
10a:邏輯物理轉換模組
10b:資料輸入輸出電路
11:邏輯控制電路
12:暫存器模組
13a:第1狀態暫存器
13b:第2狀態暫存器
14a:第1位址暫存器
14b:第2位址暫存器
15a:第1指令暫存器
15b:第2指令暫存器
16:定序器模組
16a:第1定序器
16b:第2定序器
17:電壓產生電路
18:待命/忙碌電路
19:CG驅動器模組
20:記憶胞陣列
21:列解碼器
22:感測放大器
23:資料暫存器
24:行解碼器
30:邏輯和電路
31:邏輯物理轉換電路
32:FIFO
33:第0多工器
34:第1多工器
35:第2多工器
36:位址計數器
100:半導體記憶裝置
100a:NAND型快閃記憶體
100b:NAND型快閃記憶體
200:控制器
210:主機介面電路
220:內置記憶體
230:處理器
240:緩衝記憶體
250:NAND介面電路
260:ECC電路
圖1係具備第1實施形態之半導體記憶裝置之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之半導體記憶裝置所具備之平面之方塊圖。
圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。
圖5係表示第1實施形態之半導體記憶裝置所具備之輸入輸出電路與暫存器之連接之方塊圖。
圖6係表示第1實施形態之半導體記憶裝置所具備之輸入輸出電路與平面之連接之方塊圖。
圖7係第1實施形態之半導體記憶裝置所具備之記憶胞電晶體之閾值分佈圖。
圖8係表示第1實施形態之半導體記憶裝置所具備之邏輯物理轉換電路中之邏輯物理轉換之一例的圖。
圖9係表示第1實施形態之半導體記憶裝置中之讀出動作之圖。
圖10係表示輸入至第1實施形態之半導體記憶裝置之讀出動作之指令序列之圖。
圖11係表示第1實施形態之半導體記憶裝置中之寫入動作之圖。
圖12係表示輸入至第1實施形態之半導體記憶裝置之寫入動作之指令序列之圖。
圖13係表示輸入至第2實施形態之第1例之半導體記憶裝置之讀出動作之指令序列與讀出動作之順序的圖。
圖14係表示輸入至第2實施形態之第2例之半導體記憶裝置之讀出動作之指令序列與讀出動作之順序的圖。
以下，參照圖式對實施形態進行說明。於該說明時，對具有大致相同之功能及構成之構成要素標註相同符號。又，以下所示之各實施形態為例示用以使該實施形態之技術性思想具體化之裝置或方法之實施形態，且實施形態之技術性思想並非將構成零件之材質、形狀、構造、配置等特定為下述材質、形狀、構造、配置等。實施形態之技術性思想可於申請專利範圍內加以各種變更。
1.第1實施形態
對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉將記憶胞電晶體於半導體基板上方積層而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成
1.1.1記憶體系統之構成
首先，使用圖1對記憶體系統1之整體構成進行說明。
如圖1所示，記憶體系統1包含複數個半導體記憶裝置100(100a、100b、…)及控制器200，且連接於外部之主機裝置2。以下，於不限定半導體記憶裝置100a、100b、…之各者之情形時，表述為半導體記憶裝置100。控制器200與半導體記憶裝置100例如亦可藉由其等之組合構成一個半導體記憶裝置，作為其例可列舉如SD(Secure Digital，安全數位)TM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
半導體記憶裝置100為能夠非揮發地記憶資料之非揮發性記憶體。複數個半導體記憶裝置100分別獨立地動作。再者，記憶體系統1所具備之半導體記憶裝置100之個數為任意，只要為1個以上即可。
控制器200響應於來自主機裝置2之要求(命令)，對半導體記憶裝置100命令資料之讀出動作、寫入動作、及刪除動作等。再者，控制器200之各功能可由專用電路來實現，亦可藉由處理器執行韌體來實現。於本實施形態中，對於控制器200內設置有專用電路之情況進行說明。
控制器200包含主機介面電路210、內置記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU；central processing unit，中央處理單元)230、緩衝記憶體240、NAND介面電路250、及ECC(error checking and correcting，錯誤檢查和糾正)電路260。
主機介面電路210利用主機匯流排來與主機裝置2連接，掌管與主機裝置2之通信。例如，主機介面電路210將自主機裝置2接收之命令及資料分別傳送至CPU230及緩衝記憶體240。又，主機介面電路210響應於CPU230之命令，將緩衝記憶體240內之資料等傳送至主機裝置2。
RAM220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，保持用以管理半導體記憶裝置100之韌體或各種管理表格等。又，RAM220用作CPU230之作業區域。
CPU230對控制器200整體之動作進行控制。例如，CPU230響應於自主機裝置2接收之寫入命令而發行寫入指令，並將已發行之寫入指令發送至NAND介面電路250。該動作於讀出命令及刪除命令之情形時亦相同。又，CPU230執行耗損平均(wear levelling)等用以管理半導體記憶裝置100之記憶體空間之各種處理。
緩衝記憶體240暫時保持控制器200自半導體記憶裝置100接收之讀出資料或自主機裝置2接收之寫入資料等。
ECC電路260進行資料之錯誤訂正(ECC：error checking and correcting)處理。具體而言，ECC電路260於資料之寫入動作時基於寫入資料產生奇偶校驗(parity)。而且，ECC電路260於資料之讀出動作時自奇偶校驗產生校正子來檢測錯誤，訂正已檢測出之錯誤。
NAND介面電路250藉由NAND匯流排來與半導體記憶裝置100連接，掌管與半導體記憶裝置100之通信。例如，NAND介面電路250基於自CPU230接收之命令而將各種控制信號發送至半導體記憶裝置100。NAND介面電路250將自半導體記憶裝置100接收之待命/忙碌信號RBn發送至CPU230。又，NAND介面電路250於與半導體記憶裝置100之間接收發送信號I/O。
待命/忙碌信號RBn為對控制器200通知半導體記憶裝置100是否為能夠接收來自控制器200之命令之狀態之信號。例如，待命/忙碌信號RBn於半導體記憶裝置100處於能夠接收來自控制器200之命令之狀態(待命狀態)之情形時設為High(“H”)位準，於處於不能夠接收之狀態(忙碌狀態)之情形時設為Low(“L”)位準。
信號I/O例如為8位元之信號，包含指令、位址、及資料等。更具體而言，例如，於寫入動作時，傳送至半導體記憶裝置100之信號I/O包含CPU230所發行之寫入指令、邏輯位址、及緩衝記憶體240內之寫入資料。邏輯位址附加於自主機裝置2要求存取(讀出動作、寫入動作、及刪除動作等)之資料。又，於讀出動作時，傳送至半導體記憶裝置100之信號I/O包含CPU230所發行之讀出指令及邏輯位址，傳送至控制器200之 信號I/O包含讀出資料。
1.1.2半導體記憶裝置之構成
其次，使用圖2對半導體記憶裝置100之構成進行說明。再者，於圖2之例中，表示了半導體記憶裝置100a，但其他半導體記憶裝置100亦相同。又，利用箭頭線表示各區塊間之連接之一部分，但各區塊間之連接並不限定於此。
如圖2所示，半導體記憶裝置100例如包含偶數個之複數個物理平面PBP(PBP0、PBP1、PBP2、PBP3、…)、輸入輸出電路10、邏輯控制電路11、暫存器模組12、定序器模組16、電壓產生電路17、待命/忙碌電路18、及CG驅動器模組19。
物理平面PBP以包含複數個記憶胞電晶體(未圖示)之區塊(未圖示)為單位，進行寫入動作、讀出動作、及刪除動作等。例如，各物理平面PBP具有相同之構成。
於本實施形態中，半導體記憶裝置100包含2個以上之偶數個之物理平面PBP。以下，亦將第偶數個之物理平面PBP(PBP0、PBP2、…)表述為物理平面PBP(2N)，亦將第奇數個之物理平面PBP(PBP1、PBP3、…)表述為物理平面PBP(2N+1)。變數N為0以上之整數，表示邏輯平面PBL之編號。邏輯平面PBL為於主機裝置2及控制器200中進行寫入動作、讀出動作、及刪除動作等之控制單元之單位。於半導體記憶裝置100內，與第N個之邏輯平面PBL(N)對應地設置有2個物理平面PBP(2N)及PBP(2N+1)。例如，邏輯平面PBL(N)中之記憶體容量與物理平面PBP(2N)及物理平面PBP(2N+1)之記憶體容量之和相等。
於本實施形態中，半導體記憶裝置100若自控制器200接收 與1個邏輯平面PBL(N)對應之寫入命令或讀出命令，則使用2個物理平面PBP(2N)及PBP(2N+1)，執行寫入動作或讀出動作。更具體而言，例如，於自控制器200接收邏輯平面PBL0(N=0)中之資料長度2X(X為任意之整數)之寫入資料之寫入命令之情形時，半導體記憶裝置100將資料進行2分割，對2個物理平面PBP0及PBP1分別寫入資料長度X之資料。同樣地，例如，於自控制器200接收邏輯平面PBL1(N=1)中之讀出命令之情形時，半導體記憶裝置100自2個物理平面PBP2及PBP3分別讀出資料長度X之資料，合計後將資料長度2X之讀出資料發送至控制器200。
輸入輸出電路10於與控制器200之間，例如對8位元之信號I/O0~I/O7(以下，亦表述為I/O[7：0])之輸入輸出進行控制。輸入輸出電路10包含邏輯物理轉換模組10a及資料輸入輸出電路10b。
邏輯物理轉換模組10a若自控制器200接收與邏輯平面PBL(N)對應之邏輯位址ADD及邏輯指令CMD，則分別轉換為與物理平面PBP(2N)及PBP(2N+1)對應之物理位址ADD及物理指令CMD，發送至暫存器模組12。
又，邏輯物理轉換模組10a若自暫存器模組12接收與物理平面PBP(2N)及PBP(2N+1)對應之物理狀態資訊STS，則轉換為與邏輯平面PBL(N)對應之邏輯狀態資訊STS，發送至控制器200。狀態資訊STS例如包含用以對控制器200通知動作是否正常結束之資訊。
以下，於邏輯物理轉換電路31中，使將邏輯位址ADD轉換為物理位址ADD之動作、將邏輯指令CMD轉換為物理指令CMD之動作、或將物理狀態資訊STS轉換為邏輯狀態資訊STS之動作表述為邏輯物理轉換動作。
資料輸入輸出電路10b若於寫入動作中自控制器200接收與邏輯平面PBL(N)對應之寫入資料DAT(資料長度2X)，則分割為資料長度X之資料，分別發送至2個物理平面PBP(2N)及PBP(2N+1)。又，資料輸入輸出電路10b於讀出動作中，將由2個物理平面PBP(2N)及PB(2N+1)讀出之資料長度X之2個讀出資料DAT設為1個資料長度2X之資料，連續地發送至控制器200。
邏輯控制電路11自控制器200接收控制信號。控制信號例如包含晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、及讀出賦能信號REn。而且，邏輯控制電路11根據所接收之信號，對輸入輸出電路10及定序器模組16進行控制。
晶片賦能信號CEn為用以使半導體記憶裝置100賦能之信號，例如由“L”位準確立。指令鎖存賦能信號CLE為表示信號I/O為指令CMD之信號，例如由“H”位準確立。位址鎖存賦能信號ALE為表示信號I/O為位址ADD之信號，例如由“H”位準確立。寫入賦能信號WEn為用以將所接收之信號向半導體記憶裝置100內取入之信號，每當自控制器200接收指令CMD、位址ADD、及資料DAT等時，例如由“L”位準確立。因此，每當WEn被觸發時，將信號I/O取入至半導體記憶裝置100。讀出賦能信號REn為控制器200用以自半導體記憶裝置100讀出資料DAT之信號。讀出賦能信號REn例如由“L”位準確立。
暫存器模組12包含第1狀態暫存器13a、第2狀態暫存器13b、第1位址暫存器14a、第2位址暫存器14b、第1指令暫存器15a、及第2指令暫存器15b。
第1狀態暫存器13a例如於物理平面PBP(2N)中之資料之寫 入動作、讀出動作、及刪除動作等中，暫時保持自定序器模組16接收之第1物理狀態資訊STS。而且，第1狀態暫存器13a將所保持之第1物理狀態資訊STS傳送至輸入輸出電路10。
第2狀態暫存器13b例如於物理平面PBP(2N+1)中之資料之寫入動作、讀出動作、及刪除動作等中，暫時保持自定序器模組16接收之第2物理狀態資訊STS。而且，第2狀態暫存器13b將所保持之第2物理狀態資訊STS傳送至輸入輸出電路10。
第1位址暫存器14a暫時保持自輸入輸出電路10接收之例如與物理平面PBP(2N)對應之第1物理位址ADD。第1物理位址ADD例如包含平面位址PA、區塊位址BA、及行位址CA。第1位址暫存器14a例如將平面位址PA發送至CG驅動器模組19，將區塊位址BA及行位址CA傳送至對應之物理平面PBP(2N)。
第2位址暫存器14b暫時保持自輸入輸出電路10接收之例如與物理平面PBP(2N+1)對應之第2物理位址ADD。第2物理位址ADD例如包含平面位址PA、區塊位址BA、及行位址CA。第2位址暫存器14b例如將平面位址PA發送至CG驅動器模組19，將區塊位址BA及行位址CA傳送至對應之物理平面PBP(2N+1)。
第1指令暫存器15a暫時保持自輸入輸出電路10接收之例如與物理平面PBP(2N)對應之第1物理指令CMD。第1指令暫存器15a將第1物理指令CMD傳送至定序器模組16。
第2指令暫存器15b暫時保持自輸入輸出電路10接收之例如與物理平面PBP(2N+1)對應之第2物理指令CMD。第2指令暫存器15b將第2物理指令CMD傳送至定序器模組16。
定序器模組16根據自控制器200接收之寫入命令、讀出命令、及刪除命令等，對半導體記憶裝置100整體之動作進行控制。定序器模組16包含第1定序器16a及第2定序器16b。
第1定序器16a根據第1指令暫存器15a所保持之第1物理指令CMD，例如，對第1狀態暫存器13a、待命/忙碌電路18、電壓產生電路17、CG驅動器模組19、及物理平面PBP(2N)等進行控制，執行物理平面PBP(2N)中之寫入動作、讀出動作、及刪除動作等。
第2定序器16b根據第2指令暫存器15b所保持之第2物理指令CMD，例如，對第2狀態暫存器13b、待命/忙碌電路18、電壓產生電路17、CG驅動器模組19、及物理平面PBP(2N+1)等進行控制，執行物理平面PBP(2N+1)中之寫入動作、讀出動作、及刪除動作等。
電壓產生電路17根據定序器模組16之控制，產生寫入動作、讀出動作、及刪除動作所需要之電壓，將該已經產生之電壓供給至例如CG驅動器模組19及物理平面PBP等。
待命/忙碌電路18根據定序器模組16之控制，將待命/忙碌信號RBn發送至控制器200。
CG驅動器模組基於自第1位址暫存器14a及第2位址暫存器14b接收之平面位址PA，將自電壓產生電路17供給之電壓施加至所對應之物理平面PB(2N)及PB(2N+1)。
1.1.3物理平面之構成
其次，使用圖3，對物理平面PB之構成進行說明。再者，於圖3之例中，表示了物理平面PBP0，但其他物理平面PBP亦為相同之構成。
如圖3所示，物理平面PBP包含記憶胞陣列20、列解碼器21、感測放大器22、資料暫存器23、及行解碼器24。
記憶胞陣列20具備包含與字元線及位元線建立關聯之複數個非揮發性之記憶胞電晶體(以下，亦表述為記憶胞)之複數個區塊BLK(BLK0、BLK1、…)。各區塊BLK例如利用能夠相互識別之區塊位址BA來加以區別。
區塊BLK例如成為資料之刪除單位，同一之區塊BLK內之資料被一起刪除。各區塊BLK例如具備4個串單元SU(SU0~SU3)。各串單元SU具備複數個NAND串NS。再者，記憶胞陣列20內之區塊BLK數、1個區塊BLK內之串單元SU數、及1個串單元SU內之NAND串NS之個數能夠任意地設定。
列解碼器21於各區塊BLK中，連接於沿著列方向配置之配線(例如，字元線及選擇閘極線)。而且，列解碼器21對基於區塊位址BA所選擇之區塊BLK之配線施加寫入動作、讀出動作、及刪除動作所需要之電壓。
感測放大器22於讀出動作時，將自記憶胞陣列20讀出之資料感測。而且，感測放大器22將讀出資料發送至資料暫存器23。又，感測放大器22於寫入動作時，將自資料暫存器接收之寫入資料發送至記憶胞陣列20。
資料暫存器23具備複數個鎖存電路。鎖存電路保持寫入資料及讀出資料。例如，於寫入動作中，資料暫存器23暫時保持自輸入輸出電路10接收之寫入資料，並發送至感測放大器22。又，例如，於讀出動作中，資料暫存器23暫時保持自感測放大器22接收之讀出資料，並發送 至輸入輸出電路10。
行解碼器24例如於寫入動作、讀出動作、及刪除動作時，將行位址CA解碼，根據解碼結果選擇資料暫存器23內之鎖存電路。
1.1.4記憶胞陣列之電路構成
其次，使用圖4，對記憶胞陣列20之電路構成進行說明。於圖4之例中，表示了區塊BLK0之電路圖，但其他區塊BLK亦為相同之構成。
如圖4所示，區塊BLK0例如包含4個串單元SU(SU0~SU3)。而且，各串單元SU包含複數個NAND串NS。NAND串NS之各者例如包含96個記憶胞電晶體MT0~MT95、以及選擇電晶體ST1及ST2。以下，於不限定記憶胞電晶體MT0~MT95之各者之情形時，表述為記憶胞電晶體MT。記憶胞電晶體MT具備控制閘極及電荷蓄積層，且非揮發地保持資料。
再者，記憶胞電晶體MT可為電荷蓄積層使用絕緣膜之MONOS型，亦可為電荷蓄積層使用導電層之FG型。又，記憶胞電晶體MT之個數並不限定為96個，亦可為8個、16個、32個、48個、64個、或128個等，其數量並不限定。因此，選擇電晶體ST1及ST2之個數為任意，只要分別為1個以上即可。
1個NAND串NS內之記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0~MT95串聯連接有其電流路徑。而且，記憶胞電晶體MT95之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。
串單元SU0~SU3之各者中之選擇電晶體ST1之閘極分別經由選擇閘極線SGD0~SGD3連接於列解碼器21。以下，於不限定選擇閘極線SGD0~SGD3之各者之情形時，表述為選擇閘極線SGD。
串單元SU0~SU3之各者中之選擇電晶體ST2之閘極經由選擇閘極線SGS連接於列解碼器21。再者，串單元SU0~SU3之各者中之選擇電晶體ST2之閘極亦可分別經由選擇閘極線SGS0~SGS3連接於列解碼器21。
處於區塊BLK內之記憶胞電晶體MT0~MT95之控制閘極分別連接於字元線WL0~WL95。字元線WL0~WL95連接於列解碼器21。以下，於不限定字元線WL0~WL95之各者之情形時，表述為字元線WL。
處於串單元SU內之各NAND串NS之選擇電晶體ST1之汲極分別連接於不同之位元線BL0~BL(L-1)(L為2以上之整數)。以下，於不限定位元線BL0~BL(L-1)之各者之情形時，表述為位元線BL。各位元線BL連接於感測放大器22。各位元線BL共通連接於在複數個區塊BLK間處於各串單元SU內之1個NAND串NS。
複數個區塊BLK之複數個選擇電晶體ST2之源極共通連接於源極線SL。
串單元SU為連接於不同之位元線BL且連接於同一之選擇閘極線SGD之NAND串NS之集合體。又，區塊BLK為使字元線WL共通之複數個串單元SU之集合體。而且，記憶胞陣列20為使位元線BL共通之複數個區塊BLK之集合體。
寫入動作及讀出動作對連接於任一個串單元SU中之任一條 字元線WL之記憶胞電晶體MT一起進行。以下，將於寫入動作及讀出動作時一起選擇之記憶胞電晶體MT之群表述為「記憶胞群MCG」。而且，於1個記憶胞群MCG中，將寫入至記憶胞電晶體MT之各者或讀出之1位元之資料之集合表述為「頁」。因此，於使2位元資料儲存於1個記憶胞電晶體MT之情形時，於連接於1條字元線WL之記憶胞群MCG，記憶2頁量之資料。於以下之說明中，對1個記憶胞電晶體MT能夠保持2位元之資料之情況進行說明。
於本實施形態中，邏輯平面PBL(N)中之1頁包括物理平面PBP中之2頁，即，物理平面PBP(2N)中之1頁與物理平面PBP(2N+1)中之1頁。以下，為了簡化說明，對邏輯平面PBL中之區塊BLK數、串單元SU數、及字元線WL之條數與物理平面PBP中之區塊BLK數、串單元SU數、及字元線WL之條數相同，且邏輯平面PBL中之位元線BL之條數(即資料長度)為物理平面PBP中之位元線BL之條數之2倍之情況進行說明。
再者，記憶胞電晶體MT能夠保持之資料之位元數並不限定為2位元，只要為多位元，即，2位元以上，則可應用本實施形態。
又，記憶胞陣列20之構成亦可為其他構成。關於記憶胞陣列20之構成，例如，記載於“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之整體於本申請案說明書中藉由參照來引用。
1.1.5邏輯物理轉換模組之構成
其次，使用圖5，對邏輯物理轉換模組10a之構成進行說明。
如圖5所示，邏輯物理轉換模組10a包含邏輯和(OR)電路30及邏輯物理轉換電路31。
邏輯和電路30之第1輸入端子連接於第1狀態暫存器13a，第2輸入端子連接於第2狀態暫存器13b。邏輯和電路30進行自第1狀態暫存器13a接收到之與物理平面PBP(2N)對應之第1物理狀態資訊STS及與物理平面PBP(2N+1)對應之第2物理狀態資訊STS之邏輯和運算，將其結果作為與邏輯平面PBL(N)對應之邏輯狀態資訊STS輸出。
更具體而言，例如，若於1個物理平面PBP中動作正常結束，將物理狀態資訊設為“L”位準，若動作未正常結束，將物理狀態資訊設為“H”位準。於是，例如，若於物理平面PBP(2N)及PBP(2N+1)中動作正常結束，將第1及第2物理狀態資訊STS設為“L”位準。於該情形時，邏輯和電路30將“L”位準之邏輯狀態資訊STS輸出。
又，例如，若於物理平面PBP(2N)中動作正常結束、於物理平面PBP(2N+1)中動作未正常結束，將第1物理狀態資訊STS設為 “L”位準，將第2物理狀態資訊STS設為“H”位準。於該情形時，邏輯和電路30將“H”位準之邏輯狀態資訊STS輸出。
又，例如，若於物理平面PBP(2N)及PBP(2N+1)中動作未正常結束，將第1及第2物理狀態資訊STS設為“H”位準。於該情形時，邏輯和電路30將“H”位準之邏輯狀態資訊STS輸出。
邏輯物理轉換電路31將自控制器200接收到之與邏輯平面PBL(N)對應之邏輯位址ADD轉換為與物理平面PBP(2N)對應之第1物理位址ADD及與物理平面PBP(2N+1)對應之第2物理位址ADD，且分別發送至第1位址暫存器14a及第2位址暫存器14b。又，邏輯物理轉換電路31將自控制器200接收到之與邏輯平面PBL(N)對應之邏輯指令CMD轉換為與物理平面PBP(2N)對應之第1物理指令CMD及與物理平面PBP(2N+1)對應之第2物理指令CMD，且分別發送至第1指令暫存器15a及第2指令暫存器15b。
1.1.6資料輸入輸出電路之構成
其次，使用圖6，對資料輸入輸出電路10b之構成進行說明。
如圖6所示，資料輸入輸出電路10b包含FIFO(first in first out，先進先出)形式之緩衝電路(以下，表述為「FIFO」)32、第0多工器33、第1多工器34、第2多工器35、及位址計數器36。
FIFO32於自控制器200接收到之信號I/O[7：0]為資料DAT之情形時，將信號I/O[7：0]依次發送至第0多工器33。又，FIFO32將自第0多工器33接收到之資料DAT作為信號I/O[7：0]依次輸出。
FIFO32例如包含與信號I/O[7：0]對應之8個位移暫存器單 元(未圖示)。例如，各位移暫存器單元包含串聯連接之複數個正反器，根據內部時脈信號，將輸入資料依次輸出。
第0多工器33具有8個輸入輸出端子T1、8個輸入輸出端子T2、及8個輸入輸出端子T3。第0多工器33之8個輸入輸出端子T1經由8條信號線，與FIFO32分別連接。第0多工器33之8個輸入輸出端子T2經由8條信號線，與第1多工器34分別連接。又，第0多工器33之8個輸入輸出端子T3經由8條信號線，與第2多工器35分別連接。基於邏輯控制電路11之控制信號，於第0多工器33內，電性地連接有輸入輸出端子T1、輸入輸出端子T2或輸入輸出端子T3。
第1多工器34基於位址計數器36之控制信號，將第0多工器33與物理平面PBP(2N)內之資料暫存器23連接。再者，於物理平面PBP(2N)內，資料暫存器23經由複數條信號線，與感測放大器22連接。
第1多工器34具有8個輸入輸出端子T4及複數個輸入輸出端子T5。第1多工器34之8個輸入輸出端子T4與第0多工器33之8個輸入輸出端子T2分別連接。第1多工器34之複數個輸入輸出端子T5經由複數條信號線，分別連接於物理平面PBP(2N)內之資料暫存器23。於第1多工器34內，基於位址計數器36中之計數數(計數信號)自複數個輸入輸出端子T5依次選擇每8個輸入輸出端子T5，將已選擇之8個輸入輸出端子T5與8個輸入輸出端子T4分別電性地連接。
第2多工器35基於位址計數器36之控制信號，將第0多工器33與物理平面PBP(2N+1)內之資料暫存器23連接。又，物理平面PBP(2N+1)內之資料暫存器23經由複數條信號線，連接於物理平面PBP(2N+1)內之感測放大器22。
第2多工器35具有8個輸入輸出端子T6及複數個輸入輸出端子T7。第2多工器35之8個輸入輸出端子T6與第0多工器33之8個輸入輸出端子T3分別連接。第2多工器35之複數個輸入輸出端子T7經由複數條信號線，分別連接於物理平面PBP(2N+1)內之資料暫存器23。於第2多工器35內，基於位址計數器36中之計數數自複數個輸入輸出端子T7依次選擇每8個輸入輸出端子T7，將已選擇之8個輸入輸出端子T7與8個輸入輸出端子T6分別電性地連接。
位址計數器36基於行位址CA，進行計數，將計數數即計數信號輸出至第1多工器34及第2多工器35。
於本實施形態中，例如，於自與偶數字元線WL對應之記憶胞群MCG讀出資料之情形時，資料輸入輸出電路10b將物理平面PBP(2N)之資料輸出之後，將物理平面PBP(2N+1)之資料輸出。更具體而言，第0多工器33首先將輸入輸出端子T1與輸入輸出端子T2電性地連接。於該狀態下，於第1多工器34中，輸入輸出端子T4與基於自位址計數器36接收之計數數依次選擇之輸入輸出端子T5電性地連接。藉此，將物理平面PBP(2N)之資料輸出。其次，第0多工器33將輸入輸出端子T1與輸入輸出端子T3電性地連接。於該狀態下，於第2多工器35中，將輸入輸出端子T6與基於自位址計數器36接收之計數數依次選擇之輸入輸出端子T7電性地連接。藉此，將物理平面PBP(2N+1)之資料輸出。
又，例如，於自與奇數字元線WL對應之記憶胞群MCG讀出資料之情形時，資料輸入輸出電路10b將物理平面PBP(2N+1)之資料輸出之後，將物理平面PBP(2N)之資料輸出。
1.2記憶胞電晶體MT之閾值分佈
其次，使用圖7對記憶胞電晶體MT之閾值分佈進行說明。圖7表示各記憶胞電晶體MT所能取得之資料、閾值分佈、及讀出動作時所使用之電壓。
如圖7所示，於記憶胞電晶體MT保持2位元之資料之情形時，其閾值電壓之分佈分為4個。將該4個閾值分佈自閾值電壓較低者依次表述為“Er”位準、“A”位準、“B”位準、及“C”位準。
又，圖7所示之電壓VA、VB、及VC分別用於寫入動作時之“Er”位準、“A”位準、“B”位準、及“C”位準之驗證。電壓VREAD為於讀出動作時施加至非選擇字元線WL之電壓。若對閘極(字元線WL)施加電壓VREAD則記憶胞電晶體MT無論所保持之資料如何均成為接通狀態。該等電壓值之關係為VA<VB<VC<VREAD。
上述閾值分佈中“Er”位準相當於記憶胞電晶體MT之刪除狀態。“Er”位準中之閾值電壓小於電壓VA。“A”位準中之閾值電壓為電壓VA以上且小於電壓VB。“B”位準中之閾值電壓為電壓VB以上且小於電壓VC。“C”位準中之閾值電壓為電壓VC以上且小於電壓READ。
於本實施形態中之讀出動作中，為了簡化說明，以將驗證電壓用作讀出電壓之情況作為一例進行說明。以下，將使用電壓VA、VB、及VC之讀出動作之情況分別表述為讀出動作AR、BR、及CR。讀出動作AR判定記憶胞電晶體MT之閾值電壓是否小於電壓VA。讀出動作BR判定記憶胞電晶體MT之閾值電壓是否小於電壓VB。讀出動作CR判定記憶胞電晶體MT之閾值電壓是否小於電壓VC。
又，上述4個閾值分佈藉由寫入包括低(Lower)位元及上 (Upper)之2位元(2頁)資料來形成。而且，4個閾值分佈分別與不同之2位元之資料對應。於本實施形態中，相對於各位準中所包含之記憶胞電晶體MT，對“低位元/上位元”按照以下所示之方式分配資料。
“Er”位準中所包含之記憶胞電晶體MT保持“11”資料。“A”位準中所包含之記憶胞電晶體MT保持“01”資料。“B”位準中所包含之記憶胞電晶體MT保持“00”資料。“C”位準中所包含之記憶胞電晶體MT保持“10”資料。於將如此分配之資料讀出之情形時，上位元藉由讀出動作AR及CR確定。低位元藉由讀出動作BR確定。因此，上位元及低位元之值分別藉由2次及1次之讀出動作確定。
1.3邏輯物理轉換電路中之邏輯物理轉換動作之一例
其次，使用圖8對邏輯物理轉換電路31中之邏輯物理轉換動作之一例進行說明。圖8之例表示基於命令資料長度2X之資料之讀出動作之指令序列，執行邏輯物理轉換動作之情況。
首先，對讀出動作之指令序列進行說明。
如圖8所示，首先，控制器200對半導體記憶裝置100發送指定邏輯平面PBL(N)之下頁之指令“01h”或指定上頁之指令“02h”。
其次，控制器200對半導體記憶裝置100發送通知執行讀出動作之指令“00h”。
其次，控制器200對半導體記憶裝置100依次發送邏輯位址“ADD1”~“ADD6”。再者，於圖8之例中，以6個循環表示位址ADD，循環數能夠根據半導體記憶裝置100之個數、記憶胞陣列20之構成及1頁之資料長度等任意地設定。
其次，控制器200對半導體記憶裝置100發送命令讀出動作 之執行之指令“30h”。半導體記憶裝置100響應於指令“30h”而開始讀出動作。以下，亦將與讀出動作對應之指令之組合表述為讀出命令之指令組。
其次，對邏輯位址“ADD1”~“ADD6”之構成進行說明。
1個循環之位址ADD包含與信號I/O0~I/O7對應之8位元之資訊。以下，將位址“ADD1”中之信號I/O0~I/O7分別表述為信號A0~A7。同樣地，將位址“ADD2”中之信號I/O0~I/O7分別表述為信號A8~A15。將位址“ADD3”中之信號I/O0~I/O7分別表述為信號A16~A23。將位址“ADD4”中之信號I/O0~I/O7分別表述為信號A24~A31。將位址“ADD5”中之信號I/O0~I/O7分別表述為信號A32~A39。將位址“ADD6”中之信號I/O0~I/O7分別表述為信號A40~A47。
於圖8之例中，邏輯位址“ADD1”~“ADD6”中之信號A0~A12表示與資料長度2X對應之行位址CA，即位元線BL。信號A16及A17表示成為對象之串單元SU。信號A18~A24表示成為對象之字元線WL。信號A25~A28表示平面位址PA，即成為對象之邏輯平面PBL(N)。信號A29~A38表示成為對象之區塊BLK。信號A39~A41表示成為對象之晶片，即半導體記憶裝置100。信號A13~A15及A42~A47未使用。再者，分配至信號A0~A47之資訊能夠根據半導體記憶裝置100之個數、記憶胞陣列20之構成、及1頁之資料長度等任意地設定。
其次，對邏輯物理轉換電路31中之邏輯物理轉換動作進行說明。
邏輯物理轉換電路31若接收與邏輯平面PBL(N)對應之6個循環之邏輯位址“ADD1”~“ADD6”，則轉換為與物理平面PBP(2N)對應之6個循環之物理位址“ADD1”~“ADD6”、及與物理平面PBP(2N+1)對應之6個循環之物理位址“ADD1”~“ADD6”。
更具體而言，於將與邏輯平面PBL(N)對應之6個循環之邏輯位址“ADD1”~“ADD6”轉換為與物理平面PBP(2N)對應之6個循環之物理位址“ADD1”~“ADD6”之情形時，邏輯物理轉換電路31將於邏輯位址ADD中與資料長度2X之行位址CA對應之信號A0~A12轉換為與資料長度X之行位址CA對應之信號A0~A11。邏輯物理轉換電路31將於邏輯位址ADD中與邏輯平面PBL(N)對應之信號A25~A28轉換為與物理平面PBP(2N)對應之信號A25~A28。
物理位址ADD中之信號A16~A24及信號A29~A41與邏輯位址ADD中之信號A16~A24及信號A29~A41相同。再者，例如，於邏輯平面PBL中之區塊BLK、串單元SU、及字元線WL之構成與物理平面PBP中之區塊BLK、串單元SU、及字元線WL之構成不同之情形時，物理位址ADD之信號A16~A24及信號A29~A41亦可與邏輯位址ADD之信號A16~A24及信號A29~A41不同。
邏輯物理轉換電路31於位址轉換後，對第1位址暫存器14a發送與物理平面PBP(2N)對應之物理位址“ADD1”~“ADD6”。
又，邏輯物理轉換電路31對第1指令暫存器15a發送與物理平面PBP(2N)對應之指令CMD。此時，邏輯物理轉換電路31不將基於指令“01h”及“02h”之資訊，即，關於下頁及上頁之資訊反轉。藉此，於讀出命令之指令組包含與邏輯平面PBL(N)之下頁對應之指令“01h”之 情形時，於物理平面PBP(2N)中，執行下頁之讀出動作。同樣地，於讀出命令之指令組包含與邏輯平面PBL(N)之上頁對應之指令“02h”之情形時，於物理平面PBP(2N)中，執行上頁之讀出動作。
又，於將與邏輯平面PBL(N)對應之6個循環之邏輯位址“ADD1”~“ADD6”轉換為與物理平面PBP(2N+1)對應之6個循環之物理位址“ADD1”~“ADD6”之情形時，邏輯物理轉換電路31將於邏輯位址ADD中與資料長度2X之行位址CA對應之信號A0~A12轉換為與資料長度X之行位址CA對應之信號A0~A11。邏輯物理轉換電路31將於邏輯位址ADD中與邏輯平面PBL(N)對應之信號A25~A28轉換為與物理平面PBP(2N+1)對應之信號A25~A28。
又，與物理平面PBP(2N)同樣地，物理位址ADD中之信號A16~A24及信號A29~A41與邏輯位址ADD中之信號A16~A24及信號A29~A41相同。
邏輯物理轉換電路31於位址轉換後，對第2位址暫存器14b發送與物理平面PBP(2N+1)對應之物理位址“ADD1”~“ADD6”。
又，邏輯物理轉換電路31對第2指令暫存器15b發送與物理平面PBP(2N+1)對應之指令CMD。此時，邏輯物理轉換電路31將基於指令“01h”及“02h”之資訊，即，關於下頁及上頁之資訊反轉。藉此，於讀出命令之指令組包含與邏輯平面PBL(N)之下頁對應之指令“01h”之情形時，於物理平面PBP(2N+1)中，執行上頁之讀出動作。同樣地，於讀出命令之指令組包含與邏輯平面PBL(N)之上頁對應之指令“02h”之情形時，於物理平面PBP(2N+1)中，執行下頁之讀出動作。
1.4讀出動作
其次，對讀出動作進行說明。
1.4.1讀出頁與資料之讀出順序之關係
首先，使用圖9，對讀出頁與資料之讀出順序之關係進行說明。
如圖9所示，半導體記憶裝置100於讀出動作中，於一個物理平面PBP中讀出下頁之資料，於另一個物理平面PBP中，讀出上頁之資料。
例如，當於邏輯平面PBL(N)中下頁為讀出對象之情形時，於物理平面PBP(2N)中，選擇下頁作為讀出對象，於物理平面PBP(2N+1)中，選擇上頁作為讀出對象。而且，將儲存於物理平面PBP(2N)及PBP(2N+1)之各資料暫存器23之讀出資料按照物理平面PBP(2N)、物理平面(2N+1)之順序輸出。
相對於此，例如，當於邏輯平面PBL(N)中上頁為讀出對象之情形時，於物理平面PBP(2N)中，選擇上頁作為讀出對象，於物理平面PBP(2N+1)中，選擇下頁作為讀出對象。而且，將儲存於物理平面PBP(2N)及PBP(2N+1)之各資料暫存器23之讀出資料按照物理平面PBP(2N+1)、物理平面(2N)之順序輸出。
更具體而言，例如，當於讀出命令之指令組中指定邏輯平面PBL(N)之字元線WL0之下頁之情形時，於物理平面PBP(2N)及PBP(2N+1)中選擇字元線WL0(以下，亦表述為選擇字元線WL)。於物理平面PBP(2N)中，執行字元線WL0之下頁之讀出動作，將所讀出之資料儲存於資料暫存器23。又，於物理平面PBP(2N+1)中，執行字元線WL0之上頁之讀出動作，將所讀出之資料儲存於資料暫存器23。資料輸入輸出電路 10b於將物理平面PBP(2N)之資料輸出之後，將物理平面PBP(2N+1)之資料輸出。
又，例如，當於讀出命令之指令組中指定邏輯平面PBL(N)之字元線WL0之上頁之情形時，於物理平面PBP(2N)中，執行選擇字元線WL0之上頁之讀出動作，將所讀出之資料儲存於資料暫存器23。又，於物理平面PBP(2N+1)中，執行選擇字元線WL0之下頁之讀出動作，將所讀出之資料儲存於資料暫存器23。資料輸入輸出電路10b於將物理平面PBP(2N)之資料輸出之後，將物理平面PBP(2N+1)之資料輸出。
當於讀出命令之指令組中指定邏輯平面PBL(N)之字元線WL1~95之下頁或上頁之情形時，亦與選擇字元線WL0之下頁或上頁之情況相同。
1.4.2指令序列與讀出動作之時序
其次，使用圖10，對指令序列與讀出動作之時序進行說明。再者，於圖10之例中，為了簡化說明，將位址ADD利用1個循環來表述。
如圖10所示，定序器模組16若接收讀出命令之指令組(指令“01h”或“02h”、指令“00h”、位址ADD、指令“30h”)，則將信號RBn設為“L”位準，開始下頁之讀出動作與上頁之讀出動作。更具體而言，於讀出命令之指令組包含指令“01h”之情形時，第1定序器16a於物理平面PBP(2N)中開始下頁之讀出動作，第2定序器16b於物理平面PBP(2N+1)中開始上頁之讀出動作。又，於讀出命令之指令組包含指令“02h”之情形時，第1定序器16a於物理平面PBP(2N)中開始上頁之讀出動作，第2定序器16b於物理平面PBP(2N+1)中開始下頁之讀出動作。
由於下頁藉由讀出動作BR確定，上頁藉由讀出動作AR及CR確定，故而下頁之讀出動作先結束。
定序器模組16若將下頁之讀出資料儲存於資料暫存器23，結束讀出動作BR，則將信號RBn設為“H”位準。藉此，半導體記憶裝置100成為能夠對控制器200輸出資料之狀態。
控制器200若接收“H”位準之信號RBn，則對半導體記憶裝置100命令資料之輸出。更具體而言，控制器200首先對半導體記憶裝置100發送指定下頁之指令“01h”或指定上頁之指令“02h”。
其次，控制器200對半導體記憶裝置100發送通知執行資料之輸出動作之指令“05h”。
其次，控制器200對半導體記憶裝置100發送邏輯位址ADD。
其次，控制器200對半導體記憶裝置100發送命令資料之輸出動作之執行之指令“E0h”。以下，亦將與資料之輸出動作對應之指令之組合表述為輸出命令之指令組。再者，於無邏輯位址ADD之變更之情形時，輸出命令之指令組亦可省略。
資料輸入輸出電路10b根據自控制器200接收之信號REn開始下頁之資料“Dout(L)”之輸出。
定序器模組16於將資料“Dout(L)”輸出之期間，結束上頁之讀出動作。
資料輸入輸出電路10b若結束資料“Dout(L)”之輸出動作，則連續地執行上頁之資料“Dout(U)”之輸出。
更具體而言，於與邏輯平面PBL(N)之下頁對應之讀出動作 之情形時，若物理平面PBP(2N)之下頁之讀出動作結束，則開始資料之輸出動作。又，於與邏輯平面PBL(N)之上頁對應之讀出動作之情形時，若物理平面PBP(2N+1)之下頁之讀出動作結束，則開始資料之輸出動作。即，無論邏輯平面PBL(N)之下頁或上頁如何，若任一個物理平面PBP之下頁之讀出動作結束，則半導體記憶裝置100開始資料之輸出動作。
由於物理平面PBP中之1頁之資料長度為邏輯平面PBL中之1頁之資料長度之1/2，故而半導體記憶裝置100中之下頁之讀出動作之期間例如較讀出邏輯平面PBL之1頁之資料之期間短。
1.5寫入動作
其次，對寫入動作進行說明。以下，對將下頁與上頁一起寫入之情況進行說明。
1.5.1資料之寫入順序
首先，使用圖11，對資料之寫入順序進行說明。於本實施形態中，由於與上述讀出動作對應，故而於將輸入資料(寫入資料)分割後寫入至物理平面PBP(2N)及PBP(2N+1)時，設為於偶數字元線WL與奇數字元線WL不同之頁(下頁或上頁)。
如圖11所示，於資料長度2X之下頁之輸入資料中，將資料之前半部分(資料長度X)表述為資料D1，將資料之後半部分(資料長度X)表述為資料D2。同樣地，於資料長度2X之上頁之輸入資料中，將資料之前半部分(資料長度X)表述為資料D3，將資料之後半部分(資料長度X)表述為資料D4。
例如，於將輸入資料寫入至偶數字元線WL之情形時，定序器模組16將資料長度2X之下頁之輸入資料中之資料D1寫入至物理平面 PBP(2N)之下頁，將資料D2寫入至物理平面PBP(2N+1)之上頁。又，定序器模組16將資料長度2X之上頁之輸入資料中之資料D3寫入至物理平面PBP(2N)之上頁，將資料D4寫入至物理平面PBP(2N+1)之下頁。
又，例如，將輸入資料寫入至奇數字元線WL之情形時，定序器模組16將資料長度2X之下頁之輸入資料中之資料D1寫入至物理平面PBP(2N+1)之下頁，將資料D2寫入至物理平面PBP(2N)之上頁。又，定序器模組16將資料長度2X之上頁之輸入資料中之資料D3寫入至物理平面PBP(2N+1)之上頁，將資料D4寫入至物理平面PBP(2N)之下頁。
即，半導體記憶裝置100將邏輯平面PBL之1頁之資料作為下頁之資料儲存於一個物理平面PBP，且作為上頁之資料儲存於另一個物理平面PBP。
1.5.2指令序列
其次，使用圖12，對指令序列進行說明。再者，於圖12之例中，為了簡化說明，將位址ADD以1個循環表述。
如圖12所示，首先，控制器200對半導體記憶裝置100發送指定下頁之指令“01h”。
其次，控制器200對半導體記憶裝置100發送通知執行寫入動作之指令“80h”。
其次，控制器200對半導體記憶裝置100發送邏輯位址ADD。
其次，控制器200對半導體記憶裝置100發送資料長度2X之下頁之資料、即資料D1及D2(圖12之參照符號“Din(D1)”及“Din(D2)”)。
其次，控制器200對半導體記憶裝置100發送指令“1Ah”。定序器模組16當接收到指令“1Ah”時，將待命忙碌信號RBn設為“L”位準。於物理平面PBP(2N)及PBP(2N+1)內，將保持於各資料暫存器23之資料D1及D2分別傳送至所對應之感測放大器22。
若資料D1及D2向感測放大器22傳送結束，則定序器模組16將待命忙碌信號RBn設為“H”位準。
其次，控制器200對半導體記憶裝置100發送指定上頁之指令“02h”。
其次，控制器200對半導體記憶裝置100依次發送指令“80h”及邏輯位址ADD。
其次，控制器200對半導體記憶裝置100發送資料長度2X之上頁之資料、即資料D3及D4(圖12之參照符號“Din(D3)”及“Din(D4)”)。
其次，控制器200對半導體記憶裝置100發送命令寫入動作之執行之指令“10h”。定序器模組16若接收指令“10h”，則將信號RBn設為“L”位準。於物理平面PBP(2N)及PBP(2N+1)內，將保持於各資料暫存器23之資料D3及D4分別傳送至所對應之感測放大器22之後，執行寫入動作。
若寫入動作結束，則定序器模組16將信號RBn設為“H”位準。
1.6本實施形態之效果
若為本實施形態之構成，則可提供可提高處理能力之半導體記憶裝置。對本效果進行詳細敍述。
例如，半導體記憶裝置於讀出下頁之資料之情形時，藉由1次讀出動作BR確定資料，於讀出上頁之資料之情形時，藉由第2次讀出動作AR及CR確定資料。因此，存在上頁之讀出動作較下頁之讀出動作處理時間變長之傾向。
相對於此，若為本實施形態之構成，則半導體記憶裝置100包含與1個邏輯平面PBL(N)對應之2個物理平面PBP(2N)及PBP(2N+1)，將邏輯平面PBL(N)之1頁之資料分割，可儲存於2個物理平面PBP(2N)及PBP(2N+1)。又，半導體記憶裝置100於將資料儲存於2個物理平面PBP(2N)及PBP(2N+1)時，可作為下頁之資料儲存於一個物理平面PBP，作為上頁之資料儲存於另一個物理平面PBP。藉此，半導體記憶裝置100無論邏輯平面PBL之下頁或上頁如何，若一個物理平面PBP之下頁之讀出動作結束，則可開始資料之輸出動作，於將下頁之資料輸出之期間，使另一個物理平面PBP中之上頁之讀出動作結束，可連續地將上頁之資料輸出。因此，於與邏輯平面PBL之上頁對應之讀出動作中，可使自讀出動作之開始至資料之輸出開始為止之期間變短。因此，可提高半導體記憶裝置100之處理能力。
進而，若為本實施形態之構成，則可使1個物理平面PBP中之1頁之資料長度為1個邏輯平面PBL中之1頁之資料長度之1/2。因此，可使物理平面PBP中之下頁之讀出動作之期間較邏輯平面PBL中之下頁之讀出動作之期間短。因此，於與邏輯平面PBL之下頁對應之讀出動作中，可使自讀出動作之開始至資料之輸出開始為止之期間變短。因此，可提高半導體記憶裝置100之處理能力。
2.第2實施形態
其次，對第2實施形態進行說明。於第2實施形態中，關於連續地執行複數個讀出命令之情況，表示2個例。以下，以與第1實施形態不同之方面為中心進行說明。
2.1第1例
首先，使用圖13，對第1例進行說明。圖13之例表示接收3個讀出命令之情況。再者，於圖13之例中，為了簡化說明，將資料之輸出命令之指令組省略。
如圖13所示，首先，控制器200對半導體記憶裝置100發送第1讀出命令之指令組(指令“01h”、指令“00h”、位址ADD、指令“30h”)。
定序器模組16若接收第1讀出命令之指令組，則將信號RBn設為“L”位準，執行與第1讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與下頁對應之讀出動作BR。第2定序器16b於物理平面PBP(2N+1)中，執行與上頁對應之讀出動作AR及CR。
定序器模組16(第1定序器16a)於物理平面PBP(2N)中，若讀出動作BR結束，則將信號RBn設為“H”位準。
控制器200若接收“H”位準之信號RBn，則對半導體記憶裝置100發送第2讀出命令之指令組(指令“02h”、指令“00h”、位址ADD、指令“31h”)。指令“31h”為於執行過程中之讀出命令(第1讀出命令)結束之後，以執行包含指令“31h”之讀出命令之指令組之方式預約之指令。
再者，包含指令“31h”之讀出命令之指令組無論執行過 程中之讀出命令是與邏輯平面PBL之下頁對應之讀出命令還是與上頁對應之讀出命令，可為與邏輯平面PBL之下頁對應之讀出動作之預約，亦可為與邏輯平面PBL之上頁對應之讀出動作之預約。
定序器模組16若接收第2讀出命令之指令組，則將信號RBn設為“L”位準，將第2讀出命令之指令組儲存於暫存器模組12。
定序器模組16若指令組向暫存器模組12之儲存結束，則將信號RBn設為“H”位準。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第1讀出命令對應之資料之輸出動作。
於資料輸入輸出電路10b將與第1讀出命令對應之下頁之資料“Dout(L)”輸出之期間，若與第1讀出命令對應之讀出動作CR(物理平面PBP(2N+1)中之上頁之讀出動作)結束，則定序器模組16開始與所預約之第2讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與上頁對應之讀出動作AR及CR。第2定序器16b於物理平面PBP(2N+1)中，執行與下頁對應之讀出動作BR。
於執行讀出動作AR及BR之期間，若與第1讀出命令對應之下頁之資料“Dout(L)”之輸出動作結束，則資料輸入輸出電路10b繼續執行與第1讀出命令對應之上頁之資料“Dout(U)”之輸出動作。
若與第1讀出命令對應之資料之輸出動作結束，則控制器200對半導體記憶裝置100發送第3讀出命令之指令組(指令“01h”、指令“00h”、位址ADD、指令“31h”)。
定序器模組16若接收第3讀出命令之指令組，則將信號RBn設為“L”位準。
若與第2讀出命令對應之讀出動作BR結束，則定序器模組16(第2定序器16b)將信號RBn設為”H”位準。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第2讀出命令對應之資料之輸出動作。
定序器模組16於資料輸入輸出電路10b將與第2讀出命令對應之下頁之資料“Dout(L)”輸出之期間，若與第2讀出命令對應之讀出動作CR結束，則開始與所預約之第3讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與下頁對應之讀出動作BR。第2定序器16b於物理平面PBP(2N+1)中，執行與上頁對應之讀出動作AR及CR。
於執行與第3讀出命令對應之讀出動作AR及BR之期間，若與第2讀出命令對應之下頁之資料“Dout(L)”之輸出動作結束，則資料輸入輸出電路10b繼續執行與第2讀出命令對應之上頁之資料“Dout(U)”之輸出動作。
若與第2讀出命令對應之資料之輸出動作結束，則定序器模組16將信號RBn設為“L”位準。
若與第3讀出命令對應之讀出動作BR結束，則定序器模組16(第1定序器16a)將信號RBn設為“H”位準。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第3讀出命令對應之資料之輸出動作。
於資料輸入輸出電路10b將與第3讀出命令對應之下頁之資料“Dout(L)”輸出之期間，與第3讀出命令對應之讀出動作CR結束。
若與第3讀出命令對應之下頁之資料“Dout(L)”之輸出動 作結束，則資料輸入輸出電路10b繼續執行與第3讀出命令對應之上頁之資料“Dout(U)”之輸出動作。
2.2第2例
首先，使用圖14，對第2例進行說明。圖14之例表示接收3個讀出命令之情況。再者，於圖14之例中，為了簡化說明，將資料之輸出命令之指令組省略。
如圖14所示，首先，控制器200對半導體記憶裝置100發送第1讀出命令之指令組(指令“01h”、指令“00h”、位址ADD、指令“30h”)。
定序器模組16若接收第1讀出命令之指令組，則將信號RBn設為“L”位準，執行與第1讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與下頁對應之讀出動作BR。第2定序器16b於物理平面PBP(2N+1)中，執行與上頁對應之讀出動作AR及CR。
定序器模組16(第1定序器16a)於物理平面PBP(2N)中，若讀出動作BR結束，則將信號RBn設為“H”位準。
控制器200若接收“H”位準之信號RBn，則對半導體記憶裝置100發送第2讀出命令之指令組(指令“02h”、指令“00h”、位址ADD、指令“3Ch”)。指令“3Ch”為於任一個物理平面PBP中，於執行過程中之讀出動作BR結束之後，以執行與包含指令“3Ch”之讀出命令之指令組對應之讀出動作之方式預約之指令。
再者，於發送包含指令“3Ch”之讀出命令之指令組之情形時，與該指令組對應之邏輯平面PBL之頁(下頁或上頁)以與執行過程中 之讀出命令對應之邏輯平面PBL之頁不同之方式設定。更具體而言，例如，於執行過程中之讀出命令為與邏輯平面PBL之下頁對應之讀出動作之情形時，預約與邏輯平面PBL之上頁對應之讀出動作。又，例如，於執行過程中之讀出命令為與邏輯平面PBL之上頁對應之讀出動作之情形時，預約與邏輯平面PBL之下頁對應之讀出動作。
定序器模組16若接收第2讀出命令之指令組，則將信號RBn設為“L”位準，將第2讀出命令之指令組儲存於暫存器模組12。
若指令組向暫存器模組12之記憶結束，則定序器模組16將信號RBn設為“H”位準。
定序器模組16(第1定序器16a)於與第1讀出命令對應之讀出動作BR結束之物理平面PBP(2N)中，開始與所預約之第2讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與上頁對應之讀出動作AR及CR。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第1讀出命令對應之資料之輸出動作。
定序器模組16(第2定序器16b)於資料輸入輸出電路10b將與第1讀出命令對應之下頁之資料“Dout(L)”輸出之期間，若與第1讀出命令對應之讀出動作CR(物理平面PBP(2N+1)中之上頁之讀出動作)結束，則於物理平面PBP(2N+1)中，開始與所預約之第2讀出命令對應之讀出動作。更具體而言，第2定序器16b於物理平面PBP(2N+1)中，執行與下頁對應之讀出動作BR。
如此，於本例中，於與第偶數個讀出命令對應之讀出動作中，與上頁對應之讀出動作較與下頁對應之讀出動作先開始。再者，於第 偶數個讀出命令中，由於使與上頁對應之讀出動作之結束之時序和與下頁對應之讀出動作之結束之時序一致，故而定序器模組16亦可於開始與上頁對應之讀出動作AR之後，預先設定之期間經過後開始與下頁對應之讀出動作BR。
若與第1讀出命令對應之下頁之資料“Dout(L)”之輸出動作結束，則資料輸入輸出電路10b繼續執行與第1讀出命令對應之上頁之資料“Dout(U)”之輸出動作。
若與第1讀出命令對應之資料之輸出動作結束，則控制器200對半導體記憶裝置100發送第3讀出命令之指令組(指令“01h”、指令“00h”、位址ADD、指令“31h”)。
定序器模組16若接收第3讀出命令之指令組，則將信號RBn設為“L”位準。
若與第2讀出命令對應之讀出動作BR結束，則定序器模組16(第2定序器16b)將信號RBn設為“H”位準。
定序器模組16開始與所預約之第3讀出命令對應之讀出動作。更具體而言，第1定序器16a於物理平面PBP(2N)中，執行與下頁對應之讀出動作BR。第2定序器16b於物理平面PBP(2N+1)中，執行與上頁對應之讀出動作AR及CR。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第2讀出命令對應之資料之輸出動作。
資料輸入輸出電路10b執行與第2讀出命令對應之下頁之資料“Dout(L)”及上頁之資料“Dout(U)”之輸出動作。
若與第2讀出命令對應之資料之輸出動作結束，則定序器 模組16將信號RBn設為“L”位準。
若確認與第3讀出命令對應之讀出動作BR結束，則定序器模組16(第1定序器16a)將信號RBn設為“H”位準。
控制器200若接收“H”位準之信號RBn，則使資料輸入輸出電路10b開始與第3讀出命令對應之資料之輸出動作。
於資料輸入輸出電路10b將與第3讀出命令對應之下頁之資料“Dout(L)”輸出之期間，與第3讀出命令對應之讀出動作CR結束。
若與第3讀出命令對應之下頁之資料“Dout(L)”之輸出動作結束，則資料輸入輸出電路10b繼續執行與第3讀出命令對應之上頁之資料“Dout(U)”之輸出動作。
2.3本實施形態之效果
若為本實施形態之構成，則可獲得與第1實施形態相同之效果。
進而，若為本實施形態之第2例之構成，則由於可將與第奇數個讀出命令對應之讀出動作CR及與第偶數個讀出命令對應之讀出動作AR並行地執行，故而於連續地執行複數個讀出命令之情形時，可使整體之處理時間變短。
3.變化例等
上述實施形態之半導體記憶裝置包含：第1及第2平面(PBP(2N)與PBP(2N+1)，其等分別包含記憶胞陣列(20)，該記憶胞陣列(20)包含至少能夠保持第1及第2資料之複數個記憶胞；控制電路(16)，其以對讀出動作及寫入動作進行控制之方式構成；以及輸入輸出電路(10)。第1資料(下頁)藉由與第1讀出電壓(VB)對應之第1讀出動作(BR)確定。第 2資料(上頁)藉由與第2讀出電壓(VA)對應之第2讀出動作(AR)及與第3讀出電壓(VC)對應之第3讀出動作(CR)確定。於自外部控制器(200)接收指示第1資料之讀出之第1讀出命令之情形時，控制電路自第1平面讀出第1資料，自第2平面讀出第2資料，輸入輸出電路將自第1平面讀出之第1資料與自第2平面讀出之第2資料依次輸出。於自外部控制器(200)接收指示第2資料之讀出之第2讀出命令之情形時，控制電路自第1平面讀出第2資料，自第2平面讀出第1資料，輸入輸出電路將自第2平面讀出之第1資料與自第1平面讀出之第2資料依次輸出。
藉由應用上述實施形態，可提供可提高處理能力之半導體記憶裝置。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
例如，記憶胞電晶體MT亦能夠保持3位元以上之資料。
進而，於上述實施形態中，對物理平面PBP(2N)及物理平面(2N+1)包含分別不同之列解碼器21之情況進行了說明，但物理平面PBP(2N)及物理平面(2N+1)亦可共有1個列解碼器21。
進而，於上述實施形態中，對將1個邏輯平面PBL之資料儲存於1個半導體記憶裝置100內之2個物理平面PBP內之情況進行了說明，但亦可儲存於2個半導體記憶裝置之物理平面PBP內。
進而，1個邏輯平面PBL之資料亦可儲存於1個半導體記憶裝置100內之3個以上之物理平面PBP內。
進而，於上述實施形態中，半導體記憶裝置並不限定為三維積層型NAND型快閃記憶體。亦可為平面NAND型快閃記憶體，亦可應 用於具有能夠保持2位元以上之資料之記憶胞之非揮發性記憶體。
進而，上述實施形態中之「連接」亦包含於之間介置例如電晶體或電阻等其他元件而間接地連接之狀態。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2019-14012號(申請日：2019年1月30日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
20:記憶胞陣列
22:感測放大器
23:資料暫存器

Claims (18)

  1. 一種半導體記憶裝置，其包含：第1記憶胞陣列，其包括複數個第1記憶胞，上述第1記憶胞各個可設定為n個閾值電壓位準之一者，n為4或更大之整數；第1字元線，其連接於上述第1記憶胞之閘極；複數個第1感測放大器，其分別連接於上述第1記憶胞；第2記憶胞陣列，其包括複數個第2記憶胞，上述第2記憶胞各個可設定為上述n個閾值電壓位準之一者；第2字元線，其連接於上述第2記憶胞之閘極；複數個第2感測放大器，其分別連接於上述第2記憶胞；控制電路，其構成為執行讀出動作以自上述第1記憶胞及自上述第2記憶胞讀出資料；及輸入/輸出電路，其連接於上述第1感測放大器且連接於上述第2感測放大器；其中於接收到與第1頁位址相關聯之第1讀出命令時，上述控制電路對上述第1字元線施加i個不同電壓，且對上述第2字元線施加j個不同電壓，i為1或更大之整數，j為大於i之整數；且於接收到與第2頁位址相關聯之第2讀出命令時，上述控制電路對上述第2字元線施加k個不同電壓，且對上述第1字元線施加l個不同電壓，k為1或更大之整數，l為大於k之整數。
  2. 如請求項1之半導體記憶裝置，其中 上述第1感測放大器分別自上述第1記憶胞讀出資料，上述第2感測放大器分別自上述第2記憶胞讀出資料，響應於上述第1讀出命令，上述第1感測放大器將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且其後，上述第2感測放大器將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且響應於上述第2讀出命令，上述第2感測放大器將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且其後，上述第1感測放大器將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路。
  3. 如請求項2之半導體記憶裝置，其中響應於上述第1讀出命令，當上述j個不同電壓之一者施加至上述第2字元線時，上述第1感測放大器開始將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且響應於上述第2讀出命令，當上述l個不同電壓之一者施加至上述第1字元線時，上述第2感測放大器開始將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路。
  4. 如請求項3之半導體記憶裝置，其中響應於在上述第1讀出命令後之第1資料輸出命令，當上述j個不同電壓之一者施加至上述第2字元線時，上述輸入/輸出電路開始輸出自上述第1感測放大器傳送之上述資料，且響應於在上述第2讀出命令後之第2資料輸出命令，當上述l個不同電壓之一者施加至上述第1字元線時，上述輸入/輸出電路開始輸出自上述第 2感測放大器傳送之上述資料。
  5. 如請求項1之半導體記憶裝置，其中上述輸入/輸出電路依序接收上述第1讀出命令及上述第2讀出命令，且當響應於上述第1讀出命令之上述讀出響應(read response)被執行時，接收上述第2讀出命令。
  6. 如請求項1之半導體記憶裝置，其中響應於與上述第1頁位址相關聯之第1寫入命令，上述控制電路將寫入資料分為兩部分，且將上述寫入資料之上述兩部分分別寫入至上述第1記憶胞及上述第2記憶胞。
  7. 如請求項1之半導體記憶裝置，其中上述輸入/輸出電路包括：邏輯物理位址轉換電路，其構成為將與上述第1讀出命令相關聯之上述第1頁位址之邏輯位址或與上述第2讀出命令相關聯之上述第2頁位址之邏輯位址轉換為上述第1記憶胞之物理位址及上述第2記憶胞之物理位址。
  8. 如請求項7之半導體記憶裝置，其中上述邏輯物理位址轉換電路進而構成為：將上述第1讀出命令或第2讀出命令轉換為用於上述第1記憶胞之第1內部讀出命令及用於上述第2記憶胞之第2內部讀出命令。
  9. 如請求項1之半導體記憶裝置，其中i等於k，且j等於l。
  10. 一種半導體記憶裝置動作之方法，上述半導體記憶裝置包含：第1記憶胞陣列，其包括複數個第1記憶胞，上述第1記憶胞各個可設定為n個閾值電壓位準之一者，n為4或更大之整數；第1字元線，其連接於上述第1記憶胞之閘極；複數個第1感測放大器，其分別連接於上述第1記憶胞；第2記憶胞陣列，其包括複數個第2記憶胞，上述第2記憶胞各個可設定為上述n個閾值電壓位準之一者；第2字元線，其連接於上述第2記憶胞之閘極；複數個第2感測放大器，其分別連接於上述第2記憶胞；及輸入/輸出電路，其連接於上述第1感測放大器且連接於上述第2感測放大器；上述方法包含：於接收到與第1頁位址相關聯之第1讀出命令時，對上述第1字元線施加i個不同電壓，且對上述第2字元線施加j個不同電壓，i為1或更大之整數，j為大於i之整數；及於接收到與第2頁位址相關聯之第2讀出命令時，對上述第2字元線施加k個不同電壓，且對上述第1字元線施加l個不同電壓，k為1或更大之整數，l為大於k之整數。
  11. 如請求項10之方法，其中上述第1感測放大器分別自上述第1記憶胞讀出資料， 上述第2感測放大器分別自上述第2記憶胞讀出資料，響應於上述第1讀出命令，上述第1感測放大器將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且其後，上述第2感測放大器將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且響應於上述第2讀出命令，上述第2感測放大器將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且其後，上述第1感測放大器將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路。
  12. 如請求項11之方法，其中響應於上述第1讀出命令，當上述j個不同電壓之一者施加至上述第2字元線時，上述第1感測放大器開始將自上述第1記憶胞讀出之上述資料傳送至上述輸入/輸出電路，且響應於上述第2讀出命令，當上述l個不同電壓之一者施加至上述第1字元線時，上述第2感測放大器開始將自上述第2記憶胞讀出之上述資料傳送至上述輸入/輸出電路。
  13. 如請求項12之方法，其中響應於在上述第1讀出命令後之第1資料輸出命令，當上述j個不同電壓之一者施加至上述第2字元線時，上述輸入/輸出電路開始輸出自上述第1感測放大器傳送之上述資料，且響應於在上述第2讀出命令後之第2資料輸出命令，當上述l個不同電壓之一者施加至上述第1字元線時，上述輸入/輸出電路開始輸出自上述第2感測放大器傳送之上述資料。
  14. 如請求項10之方法，其中上述輸入/輸出電路依序接收上述第1讀出命令及上述第2讀出命令，且當響應於上述第1讀出命令之上述讀出響應被執行時，接收上述第2讀出命令。
  15. 如請求項10之方法，其進而包含：響應於與上述第1頁位址相關聯之第1寫入命令，將寫入資料分為兩部分，且將上述寫入資料之上述兩部分分別寫入至上述第1記憶胞及上述第2記憶胞。
  16. 如請求項10之方法，其進而包含：將與上述第1讀出命令相關聯之上述第1頁位址之邏輯位址或與上述第2讀出命令相關聯之上述第2頁位址之邏輯位址轉換為上述第1記憶胞之物理位址及上述第2記憶胞之物理位址。
  17. 如請求項16之方法，其進而包含：將上述第1讀出命令或第2讀出命令轉換為用於上述第1記憶胞之第1內部讀出命令及用於上述第2記憶胞之第2內部讀出命令。
  18. 如請求項10之方法，其中i等於k，且j等於l。
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