TW201833934A - 抹除非揮發性半導體記憶裝置的記憶胞的方法 - Google Patents

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Abstract

本發明提供一種可提高動作可靠性之非揮發性半導體記憶裝置。 實施形態之非揮發性半導體記憶裝置包括對第1記憶胞至第4記憶胞一次地進行抹除動作之控制部，控制部於進行抹除動作時，將第1電壓施加至第1字元線，將高於第1電壓之第2電壓施加至第2字元線，將第3電壓施加至第3字元線，將高於第3電壓之第4電壓施加至第4字元線，且上述第3電壓高於上述第2電壓。

Description

抹除非揮發性半導體記憶裝置的記憶胞的方法
本發明之實施形態係關於一種非揮發性半導體記憶裝置。 [相關申請案] 本申請案享受以日本專利申請案2014-52746號(申請日：2014年3月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
已知有記憶胞三維地排列之NAND(Not AND，非與)型快閃記憶體。
本發明提供一種可提高動作可靠性之非揮發性半導體記憶裝置。 實施形態之非揮發性半導體記憶裝置包括：第1記憶胞；第2記憶胞，其積層於上述第1記憶胞之上方；第3記憶胞，其積層於上述第2記憶胞之上方；第4記憶胞，其積層於上述第3記憶胞之上方；第1字元線，其電性連接於上述第1記憶胞之閘極；第2字元線，其電性連接於上述第2記憶胞之閘極；第3字元線，其電性連接於上述第3記憶胞之閘極；第4字元線，其電性連接於上述第4記憶胞之閘極；及控制部，其對上述第1記憶胞至上述第4記憶胞一次地進行抹除動作；且上述控制部於進行抹除動作時，將第1電壓施加至上述第1字元線，將高於上述第1電壓之第2電壓施加至上述第2字元線，將第3電壓施加至上述第3字元線，將高於上述第3電壓之第4電壓施加至上述第4字元線，且上述第3電壓高於上述第2電壓。
以下，參照圖式，對所構成之實施形態進行說明。再者，於以下之說明中，對於具有大致相同之功能及構成的構成要素標註同一符號，且僅於必要之情形時進行重複說明。 圖式係示意性者，應注意，厚度與平面尺寸之關係、各層之厚度之比率等與現實者不同。因此，具體之厚度或尺寸應參酌以下之說明而進行判斷。又，當然，圖式相互間亦包括相互之尺寸之關係或比率不同的部分。 (第1實施形態) 對第1實施形態之非揮發性半導體記憶裝置進行說明。以下，作為非揮發性半導體記憶裝置，以記憶胞電晶體積層於半導體基板之上方的三維積層型NAND型快閃記憶體為例而舉出加以說明。 ＜關於記憶系統之構成＞ 首先，使用圖1，對包括本實施形態之非揮發性半導體記憶裝置的記憶系統之構成進行說明。 如圖所示，記憶系統1包括NAND型快閃記憶體100及記憶控制器200。記憶控制器200及NAND型快閃記憶體100例如可藉由其等之組合而構成一個半導體裝置，作為其例，可列舉如SDTM 卡之記憶卡、或SSD(solid state drive，固態硬碟)等。 NAND型快閃記憶體100包括複數個記憶胞電晶體(亦可簡稱為記憶胞等)，非揮發性地記憶資料。NAND型快閃記憶體100之構成之詳情於後文敍述。 記憶控制器200響應來自外部之主機機器300等之命令，命令NAND型快閃記憶體100進行讀出、寫入、抹除等。又，記憶控制器200對NAND型快閃記憶體100之記憶空間進行管理。 記憶控制器200包括主機介面電路210、內置記憶體(RAM(Random Access Memory，隨機存取記憶體))220、處理器(CPU(Central Processing Unit，中央處理單元))230、緩衝記憶體240、NAND介面電路250及ECC電路260。 主機介面電路210經由控制器匯流排與主機機器300連接，掌管與主機機器300之通信。並且，主機介面電路210將接收自主機機器300之命令及資料分別傳送至CPU 230及緩衝記憶體240。又，主機介面電路210響應CPU 230之命令，將緩衝記憶體240內之資料傳送至主機機器300。 NAND介面電路250經由NAND匯流排與NAND型快閃記憶體100連接，掌管與NAND型快閃記憶體100之通信。並且，NAND介面電路250將接收自CPU 230之命令傳送至NAND型快閃記憶體100，且於寫入時將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100。進而於讀出時，NAND介面電路250將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。 CPU 230對整個記憶控制器200之動作進行控制。例如，於自主機機器300接收到寫入命令時，對其進行響應而發佈基於NAND介面電路250之寫入命令。讀出及抹除時亦相同。又，CPU 230執行耗損平均等用以管理NAND型快閃記憶體100之各種處理。進而，CPU 230執行各種運算。例如，執行資料之加密處理或隨機化處理等。 ECC電路260執行資料之錯誤訂正(ECC：Error Checking and Correcting，錯誤檢查與校正)處理。即，ECC電路260於資料之寫入時基於寫入資料而生成同位，並於讀出時利用同位生成校正子而檢測錯誤，並訂正該錯誤。再者，CPU 230亦可具有ECC電路260之功能。 內置記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作CPU 230之工作區。並且內置記憶體220保持用以管理NAND型快閃記憶體100之韌體、或各種控制表等。 ＜關於非揮發性半導體記憶裝置之構成＞ 繼而，使用圖2，對第1實施形態之非揮發性半導體記憶裝置100之構成進行說明。 如圖所示，NAND型快閃記憶體100大致包括核心部110及周邊電路120。 核心部110包括記憶胞陣列111、列解碼器112、感測放大器113、失效位元計數器電路115及資料閂鎖電路116。 記憶胞陣列111包括作為分別與字元線及位元線關聯之複數個非揮發性記憶胞電晶體之集合的複數個(圖2之例中為3個)區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK包括共用字元線WL之複數個記憶胞電晶體。又，例如一次地抹除同一區塊BLK內之資料。區塊BLK之各者包括作為記憶胞電晶體串聯而成之NAND串114之集合的複數個串單元SU(SU0、SU1、SU2、…)。當然，記憶單元陣列111內之區塊數或1區塊BLK內之串單元數為任意數。又，於非揮發性半導體記憶裝置100中，抹除單位並不限於區塊BLK，例如可僅將複數個串作為抹除單位，亦可將串單元作為抹除單位。 列解碼器112對區塊位址或頁面位址進行解碼，而將對應之區塊設為選擇狀態。繼而，列解碼器112根據選擇區塊之所選擇之頁面位址對選擇串單元及非選擇串單元之選擇閘極以及選擇字元線及非選擇字元線施加適當之電壓。 感測放大器113於資料之讀出時對自記憶胞電晶體讀出至位元線之資料進行感測或放大。又，感測放大器126於資料之寫入時將寫入資料傳送至記憶胞電晶體。對於記憶胞陣列111之資料之讀出及寫入係以複數個記憶胞電晶體單位進行，該單位為頁面。 資料閂鎖電路116對藉由感測放大器113而檢測之驗證結果等進行儲存。 失效位元計數器電路115根據資料閂鎖電路116中所儲存之驗證之結果對編程未完結之位元數進行計數。繼而，失效位元計數器電路115將編程未完結之位元數與設定之容許失效位元數進行比較，判斷編程動作是否通過、是否為失效，並通知定序器121。 周邊電路120包括定序器121、電荷泵122、暫存器123、驅動器124及計數器125。 驅動器124將資料之寫入、讀出及抹除所需之電壓供給至列解碼器112、感測放大器113、失效位元計數器電路115及未圖示之源極線驅動器等。該電壓藉由列解碼器112、感測放大器113及源極線驅動器而施加至記憶胞電晶體(下述之字元線、選擇閘極線、背閘極線、位元線及源極線)。 電荷泵122對施加自外部之電源電壓進行升壓，並將所需之電壓供給至驅動器124。 暫存器123對各種信號進行保持。例如，保持資料之寫入或抹除動作之狀態，藉此將動作是否已正常完結通知控制器。或者暫存器123亦可保持各種表格。 計數器125係對抹除時之電壓之施加次數(循環次數)進行計數及保持的暫存器。 定序器121係控制NAND型快閃記憶體100整體之動作之控制部。 ＜關於記憶胞陣列＞ 繼而，使用圖3及圖4，對第1實施形態之記憶胞陣列111之構成的詳情進行說明。 於區塊BLK0中，沿紙面垂直方向設置複數個如圖3所示之行之構成。又，如圖3所示，區塊BLK0例如包括4個串單元SU(SU0～SU3)。又，各串單元SU包括複數個NAND串114。其他區塊BLK亦具有與區塊BLK0相同之構成。 NAND串114之各者例如包括48個記憶胞電晶體MT(MT0～MT47)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包括控制閘極及電荷儲存層之積層閘極，非揮發性地保持資料。再者，記憶胞電晶體MT之個數並不限於48個，亦可為8個、或16個或32個、64個、128個等，其數量並無限定。又，於不區分記憶胞電晶體MT0～MT47之情形時，簡稱為記憶胞電晶體MT。 記憶胞電晶體MT係以其電流路徑串聯於選擇電晶體ST1、ST2之間之方式進行配置。該串聯之一端側之記憶胞電晶體MT47之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。 串單元SU0～SU3之各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3，選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。相對於此，處於同一區塊BLK0內之記憶胞電晶體MT0～MT47之控制閘極分別共用地連接於字元線WL0～WL47。再者，於不區分字元線WL0～WL47之情形時，簡稱為字元線WL。 即，字元線WL0～WL47於同一區塊BLK0內之複數個串單元SU0～SU3間共用地連接，相對於此，選擇閘極線SGD、SGS即便於同一區塊BLK0內，亦對應於各串單元SU0～SU3而獨立。 又，於記憶胞陣列111內呈矩陣狀配置之NAND串114中的處於同一列之NAND串114之選擇電晶體ST1的電流路徑之另一端共用地連接於任一位元線BL(BL0～BL(L－1)，(L－1)為大於等於1之自然數)。即，位元線BL於複數個區塊BLK間共用地連接NAND串114。又，選擇電晶體ST2之電流路徑之另一端共用地連接源極線SL。源極線SL例如於複數個區塊間共用地連接NAND串114。 如上所述，一次地抹除處於同一區塊BLK內之記憶胞電晶體MT之資料。相對於此，共用地連接於任一區塊BLK之任一串單元SU中之任一字元線WL的複數個記憶胞電晶體MT的資料之讀出及寫入係一次地進行。例如將此種一次地寫入之單位稱為「頁面」。 繼而，使用圖4，對記憶胞陣列111之一構成例進行簡單說明。圖4所示之結構係沿記載圖4之紙面之縱深方向(D2方向)排列複數個，且其等共用字元線WL、選擇閘極線SGD及SGS而形成1個串單元SU。 於未圖示之半導體基板上形成例如感測放大器113等周邊電路，且亦可於該周邊電路上形成記憶胞陣列111。繼而，於半導體基板上方形成源極線SL31。 如圖4所示，於源極線SL31上方形成作為選擇閘極線SGS而發揮功能之導電膜27a。又，於導電膜(例如多晶矽膜)27a上形成作為字元線WL而發揮功能之複數張導電膜(例如多晶矽膜)23。進而於導電膜23上方形成作為選擇閘極線SGD而發揮功能之導電膜(例如多晶矽膜)27b。繼而，以使各導電膜23、27a及27b分別於D3方向上電性分離之方式於各導電膜23、27a及27b間形成電極間絕緣膜。更具體而言，於D3方向上交替積層有導電膜23及電極間絕緣膜。 繼而，於上述導電膜23、27a、27b及電極間絕緣膜內形成沿相對於半導體基板表面垂直之方向(D3方向：與D2方向正交之方向)延伸的記憶孔(Memory hole)。於本說明書中，將平行於D1方向(與D2方向及D3方向正交之方向)及D2方向之平面中的記憶孔之直徑稱為MH徑。於本實施形態中，於作為導電膜23、27a、27b及電極間絕緣膜等積層結構的多層膜上形成記憶孔。於該情形時，多層膜中之上層區域較下層區域更多地受到蝕刻。因此，上層區域之記憶孔之MH徑大於下層區域之記憶孔之MH徑。該MH徑之差存在記憶孔之蝕刻距離(D3方向)越長越顯著之情形。於第1實施形態中，上述導電膜23內所形成之記憶孔例如分2次形成。更具體而言，於在作為字元線WL0～23之導電膜23上形成第1記憶孔之後，在作為字元線WL24～47之導電膜23上形成第2記憶孔。 於該第1及第2記憶孔之內壁依序形成區塊絕緣膜25a、電荷儲存層(絕緣膜)25b及閘極絕緣膜25c、半導體層26，形成柱狀結構。半導體層26係作為NAND串114之電流路徑而發揮功能、並於記憶胞電晶體MT之動作時形成通道的區域。 於本說明書中，將平行於D1方向(與D2方向及D3方向正交之方向)及D2方向之平面中的記憶孔內所埋入之該柱狀結構之直徑稱為PS徑。又，於本說明書中，將PS徑之長度表達為dPS等。 此處，記憶胞電晶體MT0中之PS徑為dPS0 ，記憶胞電晶體MTm(m為大於等於1且未達23之整數)中之PS徑為dPSm (dPS0 ＜dPSm )，記憶胞電晶體MT23中之PS徑為dPS23 (dPS0 ＜dPSm ＜dPS23 )。即，記憶胞電晶體MT之PS徑係自記憶胞電晶體MT0向記憶胞電晶體MT23依序增大(dPSi ＜dPSj (i＜j)i，j：大於等於0小於等於23之整數)。又，記憶胞電晶體MT24中之PS徑為dPS24 ，記憶胞電晶體MTn(n為大於等於25且未達47之整數)中之PS徑為dPSn (dPS24 ＜dPSn )，記憶胞電晶體MT47中之PS徑為dPS47 (dPS24 ＜dPSn ＜dPS47 )。即，記憶胞電晶體MT之PS徑係自MT24向MT47依序增大(dPSy ＜dPSz (y＜z)y，z：大於等於24小於等於47之整數)。又，於本實施形態中，記憶胞電晶體MT23之PS徑dPS23 大於記憶胞電晶體MT24之PS徑dPS24 。 於本實施形態中，為簡單起見，處理為記憶胞電晶體MT0與MT24具有相同PS徑、記憶胞電晶體MTm與MTn具有相同PS徑、記憶胞電晶體MT23與MT47具有相同PS徑。但並非必須限定於此，例如記憶胞電晶體MT0與MT24亦可不具有相同PS徑。 進而，於導電膜26上形成導電膜30b、於導電膜30b上形成位元線層33。 ＜關於記憶胞電晶體之閾值分佈＞ 繼而，使用圖5，對本實施形態之記憶胞電晶體之閾值分佈進行說明。如圖5所示，記憶胞電晶體MT根據其閾值例如可保持2位元之資料。該2位元資料自閾值較低者起例如依序為“E”位準、“A”位準、“B”位準及“C”位準。 “E”位準係資料已抹除之狀態下之閾值，例如具有負值(亦可具有正值)，且低於抹除驗證位準(亦稱為驗證位準或驗證電壓等)EV。“A”～“C”位準係於電荷儲存層內注入有電荷之狀態之閾值，“A”位準表示高於讀出位準“AR”且低於讀出位準“BR”之閾值。“B”位準表示高於讀出位準“BR”且低於讀出位準“CR”之閾值。“C”位準表示高於讀出位準“CR”之閾值。 如此，藉由可獲得4個閾值位準，而使各個記憶胞電晶體MT可記憶2位元之資料(4-level data，4位準資料)。 ＜關於區域＞ 繼而，對本實施形態之記憶系統1之驗證動作時所使用之區域進行說明。 如圖6所示，於第1實施形態中，於驗證動作時將字元線WL0～WL47分割為6個區域(Zone)。具體而言，將字元線WL0～WL7設定為區域0、將字元線WL8～WL15設定為區域1、將字元線WL16～WL23設定為區域2、將字元線WL24～WL31設定為區域3、將字元線WL32～WL39設定為區域4、將字元線WL40～WL47設定為區域5。 於第1實施形態之記憶系統1中，於驗證動作之時，例如針對每一區域設定驗證電壓。 ＜關於資料之抹除動作＞ 繼而，使用圖7～圖9，對第1實施形態之記憶系統1之抹除動作進行說明。 抹除動作係將記憶胞電晶體MT之閾值電壓設定為較低側之狀態的動作。又，抹除動作中包括定序器121對記憶胞電晶體MT進行電壓之施加及抹除驗證。 [步驟S101] 定序器121對各字元線WL施加電壓VSWL以進行抹除動作。以下，使用圖4、圖8(a)～圖8(c)及圖9，對本實施形態之抹除電壓之具體例進行說明。 如圖4及圖8(a)～圖8(c)所示，每一記憶胞電晶體MT之PS徑不同。如上述所說明般，記憶胞電晶體MT0、MTm、MT23中之PS徑之關係為dPS0 ＜dPSm ＜dPS23 之關係，記憶胞電晶體MT24、MTn、MT47中之PS徑之關係為dPS24 ＜dPSn ＜dPS47 之關係。 此處，說明對各字元線WL施加電壓VSWL之方法。如上所述，每一記憶胞電晶體MT之PS徑不同，其結果，每一記憶胞電晶體MT之特性不同。例如，記憶胞電晶體MT0之PS徑dPS0 小於記憶胞電晶體MT1之PS徑dPS1 。因此，記憶胞電晶體MT0較記憶胞電晶體MT1而言更易於抹除(抹除速度更快)。換言之，若記憶胞電晶體MT之PS徑較小，則易於抹除(抹除速度較快)，若記憶胞電晶體MT之PS徑較大，則不易抹除(抹除速度較慢)。因此，於本實施形態中，對每一字元線WL選擇施加適當之電壓VSWL。具體而言，使定序器121施加至對應於記憶胞電晶體MT0之字元線WL0的電壓VSWL_WL0大於施加至對應於記憶胞電晶體MT1之字元線WL1的電壓VSWL_WL1(VSWL_WL0＞VSWL_WL1)。同樣地，自記憶胞電晶體MT0起至記憶胞電晶體MT23為止，使電壓VSWL依序減小(VSWL_WL0＞VSWL_WL1＞...＞VSWL_WLm＞...＞VSWL_WL23)。 並且，使施加至對應於記憶胞電晶體MT23之字元線WL23的電壓VSWL_WL23小於施加至對應於記憶胞電晶體MT24之字元線WL24的電壓VSWL_WL24。其原因在於，記憶胞電晶體MT23之PS徑dPS23 大於記憶胞電晶體MT24之PS徑dPS24 。 又，使定序器121施加至對應於記憶胞電晶體MT24之字元線WL24的電壓VSWL_WL24(VSWL_WL24＝VSWL_WL0＞...＞VSWL_WL23)大於施加至對應於記憶胞電晶體MT25之字元線WL25的電壓VSWL_WL25(VSWL_WL24＞VSWL_WL25)。同樣地，自記憶胞電晶體MT24起至記憶胞電晶體MT47為止，使電壓VSWL依序減小(VSWL_WL24＞VSWL_WL25＞...＞VSWL_WLn＞...＞VSWL_WL47＝VSWL_WL23)。 如此，根據記憶胞電晶體MT之PS徑而施加抹除電壓。 [步驟S102] 繼而，定序器121如以下之步驟S102～S106所示般，於執行區塊抹除之後，例如對上述每一區域進行抹除驗證。首先，定序器121選擇區域0(i＝0)作為首先進行抹除驗證之區域i(i為大於等於0之整數)。 [步驟S103] 定序器121確認字元線WLi是否已通過抹除驗證。 [步驟S104] 於在步驟S103中定序器121判斷區域i尚未通過抹除驗證之情形時，對區域i執行抹除驗證。 [步驟S105] 定序器121判定區域i是否為進行抹除之區塊中的最後之區域。 [步驟S106] 於定序器121判定區域i並非進行抹除之區塊中的最後之區域之情形時，將i更新為i＋1，並再次執行步驟S103～S105。 [步驟S107] 於在步驟S107中定序器121判定區域i為進行抹除之區塊中的最後之區域之情形時，判定抹除對象區塊之所有區域是否已通過抹除驗證。 此處，於定序器121判定抹除對象區塊之所有區域未通過抹除驗證之情形時，返回至步驟S101。 於返回至步驟S101之情形時，為了進行抹除動作，定序器121以已通過抹除驗證之字元線WL變為非抹除、且尚未通過抹除驗證之字元線WL變為抹除之方式對各字元線WL施加電壓VSWL或電壓VUWL(VUWL＞VSWL)。 於定序器121判定抹除對象區塊之所有區域已通過抹除驗證之情形時，結束區塊抹除。 藉由進行如上抹除動作，如圖8(a)～圖8(c)所示，於PS徑各不相同之記憶胞電晶體MT0～MT47中，抹除位準(“E”-level)之偏差得以抑制。 ＜第1實施形態之作用效果＞ 如上所述，根據第1實施形態之記憶系統，記憶胞電晶體MT0上所形成之記憶胞電晶體MT1之PS徑dPS1 大於記憶胞電晶體MT0之PS徑dPS0 。於本實施形態中，自記憶胞電晶體MT0起至記憶胞電晶體MT23為止，PS徑依序增大。但記憶胞電晶體MT23上所形成之記憶胞電晶體MT24之PS徑dPS24 小於記憶胞電晶體MT23之PS徑dPS23 。並且，自記憶胞電晶體MT24起至記憶胞電晶體MT47為止，PS徑依序增大。 本實施形態之定序器121根據此種記憶胞電晶體MT之PS徑之差而將抹除動作時之字元線WL施加電壓施加至各字元線WL0～WL47。 本實施形態之定序器121係於抹除動作時記憶胞電晶體MT之PS徑越小，便越增大施加至該記憶胞電晶體MT之字元線WL之電壓VSWL，記憶胞電晶體MT之PS徑越大，便越減小施加至該記憶胞電晶體MT之字元線WL之電壓VSWL。 藉此，於PS徑互不相同之記憶胞電晶體MT中，可使抹除動作後之抹除位準一致。 藉由進行如第1實施形態中所說明之抹除動作，如圖8(a)～圖8(c)所示，PS徑各不相同，其結果，於抹除速度互不相同之記憶胞電晶體MT中，可抑制抹除動作後之抹除位準(“E”-level)之偏差。其結果，可抑制如圖10(a)～圖10(c)中所說明的PS徑較小(抹除速度較快)之記憶胞電晶體MT中之過度抹除。 換言之，根據如第1實施形態中所說明之抹除動作，可藉由基於層間之PS徑而對電壓VSWL設置差來抑制記憶胞電晶體MT之劣化等。其結果，可提供高品質之記憶系統1。 再者，根據上述第1實施形態，將NAND串114之形成時之加工分為2次。但並非必限定於此，亦能以1次加工形成NAND串114，亦能以大於等於3次之加工形成NAND串114。 (第2實施形態) 繼而，對第2實施形態之記憶系統1之抹除動作進行說明。第2實施形態與第1實施形態之抹除動作之不同點在於：於將抹除動作重複所期望之次數之後，增加施加至特定字元線WL之電壓VSWL。再者，由於第2實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第2實施形態之資料之抹除動作＞ 使用圖10及圖11，對第2實施形態之記憶系統1之抹除動作進行說明。 [步驟S201] 定序器121對位元線BL施加抹除電壓，並對各字元線WL施加電壓。繼而，定序器121於其後例如對字元線WL0～WL47進行抹除驗證。 於第2實施形態中，於步驟S201中施加至字元線WL之電壓VSWL與上述第1實施形態之圖7之步驟S101中所說明之電壓VSWL相同。 [步驟S202] 定序器121判定抹除對象區塊之所有區域是否已通過抹除驗證。此處，於定序器121判定抹除對象區塊之所有區域未通過抹除驗證之情形時，進入至步驟S203。 於定序器121判定抹除對象區塊之所有區域已通過抹除驗證之情形時，結束區塊抹除動作。 [步驟S203] 定序器121判定對於位元線BL之抹除電壓及對於字元線WL之電壓VSWL的施加以及抹除驗證是否僅進行了第1特定次數。於定序器121判定對於位元線BL之抹除電壓及對於字元線WL之電壓VSWL的施加以及抹除驗證未僅進行第1特定次數之情形時，返回至步驟S201。再者，對於位元線BL之抹除電壓及對於字元線WL之電壓VSWL的施加以及抹除驗證(抹除動作)的循環係藉由計數器125等而加以計數。並且，定序器121係藉由參照計數器125而進行上述判定。 [步驟S204] 於定序器121判定對於位元線BL之抹除電壓及對於字元線WL之電壓VSWL的施加以及抹除驗證僅進行了第1特定次數之情形時，增加特定字元線WL之電壓VSWL。 如上所述，由於記憶胞電晶體MT之PS徑越小越易於抹除，因此如圖11所示，增加屬於PS徑較小之記憶胞電晶體MT(例如MT0、MT24等)的字元線WL(例如WL0、WL24等)之電壓VSWL_WL0、VSWL_WL24。增加後之電壓只要為記憶胞電晶體MT不易被抹除之程度之電壓(例如電壓VUWL(VUWL＞VSWL))，則可進行各種變更。又，於本步驟中，關於增加電壓之字元線WL僅說明了字元線WL0及WL24兩條，但並不限定於此，可酌情進行變更。 [步驟S205] 定序器121於步驟S205中，於增加特定字元線WL之電壓VSWL之後，與步驟S201同樣地進行抹除動作。 [步驟S206] 定序器121參照計數器125等而判定抹除動作是否僅進行了第2特定次數(第1特定次數＜第2特定次數(最大循環))。於定序器121判定抹除動作未僅進行第2特定次數之情形時，返回至步驟S205。 [步驟S207] 於在步驟S206中定序器121判定抹除動作僅進行了第2特定次數之情形時，判定抹除對象區塊之所有區域是否已通過抹除驗證。 此處，於定序器121判定抹除對象區塊之所有區域未通過抹除驗證之情形時，判定抹除對象區塊之抹除動作失效。 又，於定序器121判定抹除對象區塊之所有區域已通過抹除驗證之情形時，結束區塊抹除動作。 ＜第2實施形態之作用效果＞ 如上所述，根據第2實施形態之記憶系統，定序器121於僅進行特定次數之抹除動作之後，增加屬於PS徑較小之記憶胞電晶體MT的字元線WL之電壓VSWL。 藉由進行此種抹除動作，可抑制過度抹除。其結果，可抑制記憶胞電晶體MT之劣化等，從而可提供高品質之記憶系統1。 再者，第2實施形態於上述第1實施形態中亦可加以應用。 又，於第2實施形態中，亦可於定序器121判定抹除動作僅進行了第1特定次數之情形時，增加第1字元線WL之電壓VSWL，進而於判定抹除動作僅進行了第2特定次數之情形時，增加第2字元線WL之電壓VSWL。 又，於第2實施形態中，如圖11(b)所示，亦可於每次定序器121進行特定次數之抹除動作時，階段性地增加屬於PS徑較小之記憶胞電晶體MT的字元線WL之電壓VSWL。 (第3實施形態) 繼而，對第3實施形態之記憶系統1之抹除動作進行說明。第3實施形態與第1及第2實施形態之抹除動作之不同點在於：針對每一區域設定有不同之驗證位準，定序器121對PS徑較小(抹除速度較快)之記憶胞電晶體MT之抹除驗證之通過進行檢測，並增加屬於已通過之記憶胞電晶體MT的字元線WL之電壓VSWL。再者，由於第3實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第3實施形態之資料之抹除動作＞ 使用圖12及圖13，對第3實施形態之記憶系統1之抹除動作進行說明。 [步驟S301] 定序器121進行與上述第2實施形態之圖10之步驟S201中所說明之抹除動作相同的抹除動作。 [步驟S302] 此外，於本實施形態之記憶系統1中，基於記憶胞電晶體MT之PS徑而針對每一區域設定各不相同之驗證位準。 如圖12(a)～(c)所示，於本實施形態之記憶系統1中，於記憶胞電晶體MT0～MT7所屬之區域0及記憶胞電晶體MT24～MT31所屬之區域3中設定驗證位準EV1。又，於記憶系統1中，於記憶胞電晶體MT8～MT15所屬之區域1及記憶胞電晶體MT32～MT39所屬之區域4中設定驗證位準EV2(EV1＞EV2)。又，於記憶系統1中，於記憶胞電晶體MT16～MT23所屬之區域2及記憶胞電晶體MT40～MT47所屬之區域5中設定驗證位準EV3(EV1＞EV2＞EV3)。 再者，此處，對準備有3個驗證位準作為分配至記憶胞電晶體MT之驗證位準的情形進行說明。只要驗證位準大於等於2個，則可準備任意個，並不限於3個。 定序器121判定設定有驗證位準(EVL1)之區域是否已通過抹除驗證。於定序器121判定設定有驗證位準(EVL1)之區域未通過抹除驗證之情形時，重複步驟S301之動作。 [步驟S303] 於定序器121判定設定有驗證位準(EVL1)之區域已通過抹除驗證之情形時，如圖13所示，增加屬於設定有驗證位準(EVL1)之區域的記憶胞電晶體MT之字元線WL之電壓VSWL。 更具體而言，係增加屬於PS徑較小之記憶胞電晶體MT(例如MT0、MT24等)的字元線WL(例如WL0、WL24等)之電壓VSWL_WL0、VSWL_WL24。增加後之電壓只要為記憶胞電晶體MT不易被抹除之程度之電壓(例如電壓VUWL(VUWL＞VSWL))，則可進行各種變更。又，於本步驟中，關於增加電壓之字元線WL僅說明了字元線WL0及WL24兩條，但並不限定於此，可酌情進行變更可能。 [步驟S304] 定序器121於在步驟S303中增加特定字元線WL之電壓VSWL之後，與步驟S301同樣地進行抹除動作。 [步驟S305] 定序器121判定抹除對象區塊之所有區域是否已通過抹除驗證。 此處，於定序器121判定抹除對象區塊之所有區域未通過抹除驗證之情形時，重複步驟S304之動作。 於定序器121判定抹除對象區塊之所有區域已通過抹除驗證之情形時，結束區塊抹除動作。 ＜第3實施形態之作用效果＞ 如上所述，根據第3實施形態之記憶系統，針對每一區域而設定有不同之驗證位準。並且，於設定有驗證位準(EVL1)之區域已通過驗證之情形時，定序器121增加屬於該區域的記憶胞電晶體MT中之字元線WL之電壓VSWL。 藉由進行此種抹除動作，可與上述第2實施形態同樣地抑制PS徑較小之記憶胞電晶體MT中之過度抹除。其結果，可抑制記憶胞電晶體MT之劣化等，從而可提供高品質之記憶系統1。 再者，第3實施形態於上述第1、第2實施形態中亦可加以應用。 (第4實施形態) 繼而，對第4實施形態之記憶系統1之抹除動作進行說明。再者，由於第4實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第4實施形態之資料之抹除動作＞ 使用圖14及圖15，對第4實施形態之記憶系統之抹除動作進行說明。 如圖14、及圖15所示，於第4實施形態中，將字元線WL0～WL47分割為6個區域(Zone)。具體而言，將字元線WL0～WL7設定為區域0、將字元線WL8～WL15設定為區域1、將字元線WL16～WL23設定為區域2、將字元線WL24～WL31設定為區域3、將字元線WL32～WL39設定為區域4、將字元線WL40～WL47設定為區域5。此外，如第1實施形態中所說明般，PS徑自字元線WL0向字元線WL23增大。又，PS徑自字元線WL24向字元線WL47增大。 如圖14所示，於第4實施形態之記憶系統1中，於抹除動作之時，例如針對每一區域而設定電壓VSWL。例如，對區域0及區域1施加較施加至區域2之電壓VSWL高之電壓VSWL。又，對區域3及區域4施加較施加至區域5之電壓VSWL高之電壓VSWL。 更具體而言，例如，於圖14中，於區域0、1、3及4中將電壓VSWL設為2 V，於區域2及5中將電壓VSWL設為0.5 V。 又，如圖15所示，於第4實施形態之記憶系統1中，於抹除動作之時，例如，對區域0施加較施加至區域1及區域2之電壓VSWL高之電壓VSWL。又，對區域3施加較施加至區域4及區域5之電壓VSWL高之電壓VSWL。 更具體而言，例如，於圖14中，於區域0及3中將電壓VSWL設為2 V，於區域1、2、4及5中將電壓VSWL設為0.5 V。 ＜第4實施形態之作用效果＞ 如上所述，根據第4實施形態之記憶系統，針對字元線WL之每一區域(Zone)而設定有電壓VSWL。 並且，如上所述，藉由針對每一區域而控制電壓VSWL，與針對每一字元線WL而控制電壓VSWL之方法相比，能以更少之電荷泵驅動器獲得與第1實施形態相同之效果。其結果，可抑制記憶胞電晶體MT之劣化等，從而可提供高品質之記憶系統1。 再者，根據上述第4實施形態，準備有6個區域，但並不限定於此，只要有可區分PS徑較小之記憶胞電晶體MT群與PS徑較大之記憶胞電晶體MT群之程度之數量的區域即可。又，區域之定義方法可進行各種變更。進而，雖然上述第4實施形態明確記載有施加至各配線之電壓，但其僅為示例，施加至各區域之電壓VSWL或施加至各配線之電壓可進行各種變更。關於該情況，其他實施形態亦相同。 再者，第4實施形態於上述第2、第3實施形態中亦可加以應用。 又，於圖14(a)及圖15(a)中，對藉由GIDL(Gate-Induced Drain Leakage Current，閘極誘發汲極漏電流)抹除而進行抹除之三維積層型NAND快閃記憶體進行表示。但如圖14(b)及圖15(b)所示，亦可應用於藉由井抹除(Well erase)而進行抹除之三維積層型NAND快閃記憶體。 又，上述區域之定義僅為一例，可酌情進行變更而不限定於此。 (第5實施形態) 繼而，對第5實施形態之記憶系統1之抹除動作進行說明。於第5實施形態中，將字元線WL分為特定之區域(Zone)，針對每一區域而進行抹除動作。並且，與第1～第4實施形態之抹除動作之不同點在於：根據進行抹除動作之區域而改變位元線BL之設定，以不同之時序進行抹除動作。再者，由於第5實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第5實施形態之資料之抹除動作＞ 使用圖16，對第5實施形態之記憶系統之抹除動作進行說明。如圖16所示，第5實施形態係與第4實施形態同樣地將字元線WL0～WL47分割為6個區域(Zone)。關於區域之定義之方法，由於等同於與第4實施形態相同之區域，因此省略說明。 於第5實施形態之記憶系統1之抹除動作中，分2次進行電壓VSWL之施加。具體而言，如圖16所示，定序器121首先對位元線BL施加抹除電壓(23 V)，並對抹除速度較快(PS徑較小)之記憶胞電晶體MT所屬之區域施加電壓VUWL(7 V)，對抹除速度較慢(PS徑較大)之記憶胞電晶體MT所屬之區域施加電壓VSWL(0.5 V)(第1脈衝)。繼而，定序器121使施加至位元線BL之抹除電壓較第1次之電壓(21 V)降低，並對PS徑較小之記憶胞電晶體MT所屬之區域施加電壓VSWL(0.5 V)，對PS徑較大之記憶胞電晶體MT所屬之區域施加電壓VUWL(7 V)(第2脈衝)。其後，定序器121進行抹除驗證。 ＜第5實施形態之作用效果＞ 如上所述，根據第5實施形態之記憶系統，抹除速度較慢之記憶胞電晶體MT比抹除速度較快之記憶胞電晶體MT優先抹除。具體而言，對字元線WL進行區域(Zone)劃分，並以不同之時序抹除所劃分之區域。並且，於對PS徑較小之記憶胞電晶體MT所屬之區域施加電壓VSWL之情形時，與對PS徑較大之記憶胞電晶體MT所屬之區域施加電壓VSWL之情形相比，可藉由降低位元線電壓而減少PS徑較小之記憶胞電晶體MT中之電位差。 藉此，與上述第4實施形態同樣地，與針對每一字元線WL而控制電壓VSWL之情形相比，容易控制電壓VSWL，且於PS徑各不相同之記憶胞電晶體MT中，可抑制抹除位準之偏差，從而可抑制過度抹除。其結果，可抑制記憶胞電晶體MT之劣化等，從而可提供高品質之記憶系統1。 再者，於上述第5實施形態之記憶系統1之抹除動作中，係分為2次進行電壓VSWL之施加，但並不限定於此，亦可分為大於等於3次而進行。 又，於上述第5實施形態之記憶系統1之抹除動作中，係於第1脈衝中對PS徑較大之記憶胞電晶體MT群施加電壓VSWL、於第2脈衝中對PS徑較小之記憶胞電晶體MT群施加電壓VSWL，但並不限定於此。更具體而言，亦可於電壓VSWL施加動作時，對PS徑較小之記憶胞電晶體MT所屬之區域施加電壓VSWL且對PS徑較大之記憶胞電晶體MT所屬之區域施加電壓VUWL作為第1脈衝，對PS徑較小之記憶胞電晶體MT所屬之區域施加電壓VUWL且對PS徑較大之記憶胞電晶體MT所屬之區域施加電壓VSWL作為第2脈衝。 又，於上述第5實施形態之抹除動作時，施加至位元線BL之電壓只要選擇不會於PS徑較小之記憶胞電晶體MT之抹除動作時發生過度抹除之值，則可酌情進行變更。例如，於定序器121在第1脈衝中對PS徑較小之記憶胞電晶體MT群施加電壓VSWL、在第2脈衝中對PS徑較大之記憶胞電晶體MT群施加電壓VSWL之情形時，於電壓VSWL施加動作之第2脈衝時施加至位元線BL之電壓亦可較第1脈衝時之電壓上升。 又，於上述第5實施形態中，係將電壓VUWL設為7 V，但並不限定於此。同樣地，雖然將電壓VSWL設為0.5 V，但並不限定於此。 又，第5實施形態於上述第1～第3實施形態中亦可加以應用。 (第6實施形態) 繼而，對第6實施形態之記憶系統1之抹除動作進行說明。第6實施形態與第1～第5實施形態之抹除動作之不同點在於：將字元線WL分為特定之區域(Zone)，以不同之電壓條件且不同之時序抹除PS徑較小之記憶胞電晶體MT群及PS徑較大之記憶胞電晶體MT群。再者，由於第6實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第6實施形態之資料之抹除動作＞ 使用圖17，對第6實施形態之記憶系統之抹除動作進行說明。 如圖17所示，第6實施形態係與第4實施形態同樣地將字元線WL0～WL47分割為6個區域(Zone)。關於區域之定義之方法，由於等同於與第4實施形態相同之區域，因此省略說明。 於第6實施形態之記憶系統1之抹除動作中，分2次進行電壓VSWL之施加。具體而言，如圖17所示，定序器121首先對區域0、1、3及4施加電壓VUWL(7 V)、對區域2及5施加電壓VSWL(0.5 V)(第1脈衝)。繼而，定序器121對區域0、1、3及4施加較第1脈衝中之電壓VSWL(0.5 V)高之電壓VSWL(1.5 V)、對區域2及5施加電壓VUWL(7 V)(第2脈衝)。其後，定序器121進行抹除驗證。 ＜第6實施形態之作用效果＞ 如上所述，根據第6實施形態之記憶系統，對字元線WL進行區域(Zone)劃分，並以不同之時序抹除所劃分之區域。並且，於對PS徑較小之記憶胞電晶體MT所屬之區域施加電壓VSWL之情形時，與對PS徑較大之記憶胞電晶體MT所屬之區域施加電壓VSWL之情形相比，可藉由提昇電壓VSWL而減輕對於PS徑較小之記憶胞電晶體MT的應力。藉此，可與第1實施形態同樣地提供高品質之記憶系統1。 再者，第6實施形態於第2、第3及第5實施形態中亦可加以應用。 又，於第6實施形態中，係設定有6個區域，但並不限定於此，只要可區分PS徑較小之記憶胞電晶體MT與PS徑較大之記憶胞電晶體MT，則區域可進行各種變更。 進而，於第6實施形態中，於抹除動作時，對區域2及5施加有0.5 V之電壓VSWL、對區域0、1、3及4施加有1.5 V之電壓VSWL，但並不限定於此，只要施加至PS徑較小之記憶胞電晶體MT所屬之區域的電壓VSWL高於施加至PS徑較大之記憶胞電晶體MT所屬之區域的電壓VSWL，則可進行各種變更。 (第7實施形態) 繼而，對第7實施形態進行說明。於第7實施形態中，記憶胞陣列111之形狀不同於第1～第5實施形態之記憶胞陣列111。再者，由於第7實施形態之記憶系統1之基本構成等與上述第1實施形態中所說明之記憶系統1相同，因此省略詳細說明。 ＜關於第7實施形態之記憶胞陣列＞ 使用圖18，對第7實施形態之記憶胞陣列進行說明。 圖18所示之結構係於D2方向上排列複數個，且其等共用字元線WL、選擇閘極線SGD及SGS以及背閘極線BG，形成1個串單元SU。 如圖18所示，於半導體基板上形成例如感測放大器113等周邊電路，並於該周邊電路上形成記憶胞陣列111。即，如圖18所示，於半導體基板上方形成作為背閘極線BG而發揮功能之導電膜(例如多晶矽層)41。進而於導電膜41上形成作為字元線WL而發揮功能之複數張導電膜(例如多晶矽層)43。進而於導電膜43上形成作為選擇閘極線SGD及SGS而發揮功能之導電膜(例如多晶矽層)47a及47b。 繼而，於上述導電膜47a、47b及43內形成記憶孔(未圖示)。於該記憶孔之內壁依序形成有區塊絕緣膜45a、電荷儲存層(絕緣膜)45b及閘極絕緣膜45c，進而於記憶孔內埋入有導電膜46。導電膜46係作為NAND串114之電流路徑而發揮功能且於記憶胞電晶體MT之動作時形成通道的區域。 進而，於導電膜46上形成導電膜50a及50b、於導電膜50a上形成源極線層51、於導電膜50b上隔著導電膜52而形成位元線層53。 再者，如於第1實施形態中亦已加以說明般，於在多層膜上形成記憶孔之情形時，由於上層區域較下層區域更多地受到蝕刻，因此上層區域之記憶孔之MH徑大於下層區域之記憶孔之MH徑。 此處，例如記憶胞電晶體MT0中之PS徑dPS0 大於記憶胞電晶體MT1中之PS徑dPS1 (dPS0 ＞dPS1 )。又，記憶胞電晶體MTs(s為大於等於2且未達23之整數)中之PS徑dPSs (dPS0 ＞dPS1 ＞dPSs )大於記憶胞電晶體MTs＋1中之PS徑dPSS ＋ 1 (dPS0 ＞dPS1 ＞dPSS ＞dPSS ＋ 1 )。又，記憶胞電晶體MT22中之PS徑dPS22 (dPS0 ＞dPS1 ＞dPSS ＞dPSS ＋ 1 ＞dPS22 )大於記憶胞電晶體MT23中之PS徑dPS23 (dPS0 ＞dPS1 ＞dPSS ＞dPSS ＋ 1 ＞dPS22 ＞dPS23 )。即，PS徑自記憶胞電晶體MT0向記憶胞電晶體MT23依序變小(dPSw ＞dPSx (w＜x)w、x：大於等於0小於等於23之整數)。 又，記憶胞電晶體MT24中之PS徑dPS24 (dPS24 ＝dPS23 )小於記憶胞電晶體MT25中之PS徑dPS25 (dPS24 ＜dPS25 )。又，記憶胞電晶體MTt(t為大於等於26且未達47之整數)中之PS徑dPSt (dPSt ＞dPS25 ＞dPS24 )小於記憶胞電晶體MTt＋1中之PS徑dPSt ＋ 1 (dPSt ＋ 1 ＞dPSt ＞dPS25 ＞dPS24 )。又，記憶胞電晶體MT46中之PS徑dPS46 (dPS46 ＞dPSt ＋ 1 ＞dPSt ＞dPS25 ＞dPS24 )小於記憶胞電晶體MT47中之PS徑dPS47 (dPS47 ＞dPS46 ＞dPSt ＋ 1 ＞dPSt ＞dPS25 ＞dPS24 )。即，PS徑自記憶胞電晶體MT24向記憶胞電晶體MT47依序增大(dPSu ＜dPSv (u＜v)u、v：大於等於24小於等於47之整數)。 以下，為簡單起見，處理為記憶胞電晶體MT0與MT47具有相同PS徑、記憶胞電晶體MTs與MTt具有相同PS徑、記憶胞電晶體MT23與MT24具有相同PS徑。但並非必須限定於此。 再者，關於記憶胞陣列111之構成，例如記載於叫做“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於叫做“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請案12/406,524號、叫做“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專利申請案12/679,991號及叫做“半導體記憶體及其製造方法”之於2009年3月23日申請之美國專利申請案12/532,030號中。於本申請案說明書中，藉由參照而引用該等專利申請案其全部內容。 ＜關於第7實施形態之資料之抹除動作＞ 繼而，使用圖18、圖19(a)～圖19(c)及圖20，對第7實施形態之記憶系統1之抹除動作進行說明。 再者，基本抹除動作與上述第1實施形態之動作相同。即，第7實施形態之定序器121係PS徑越小便越增大電壓VSWL、PS徑越大便越減小電壓VSWL。 如圖18中所說明般，於第7實施形態之NAND串114中，自字元線WL0向字元線WL23而PS徑變小、自字元線WL24向字元線WL47而PS徑增大。 因此，定序器121進行與上述第1實施形態之步驟S101相同之動作。使用圖18、圖19(a)～圖19(c)、圖20，對第7實施形態之定序器121之具體動作進行說明。 如圖18、圖19(a)～圖19(c)所示，每一記憶胞電晶體MT之PS徑不同。如上述所說明般，記憶胞電晶體MT0、MTs、MT23中之PS徑之關係為dPS0 ＞dPSs ＞dPS23 之關係，記憶胞電晶體MT24、MTt、MT47中之PS徑之關係為dPS24 ＜dPSt ＜dPS47 之關係。 繼而，如圖20所示，定序器121對字元線WL0施加電壓VSWL_WL0、對字元線WLs施加電壓VSWL_WLs(VSWL_WL0＜VSWL_WLs)、對字元線WL23施加電壓VSWL_WL23(VSWL_WL0＜VSWL_WLs＜VSWL_WL23)。又，定序器121對字元線WL24施加電壓VSWL_WL24(VSWL_WL23＝VSWL_WL24)、對字元線WLt施加電壓VSWL_WLt(VSWL_WL24＞VSWL_WLt＝VSWL_WLs)、對字元線WL47施加電壓VSWL_WL47(VSWL_WL24＞VSWL_WLt＞VSWL_WL47＝VSWL_WL0)。如此，根據記憶胞電晶體MT之PS徑而施加電壓VSWL。 ＜第7實施形態之作用效果＞ 如上所述，根據第7實施形態之記憶系統，與第1實施形態相同，定序器121係記憶胞電晶體MT之PS越小便越增大施加至該記憶胞電晶體MT之字元線WL之電壓VSWL、記憶胞電晶體MT之PS徑越大便越減小施加至該記憶胞電晶體MT之字元線WL之電壓VSWL。 其結果，與第1實施形態相同，可抑制記憶胞電晶體MT之劣化等，從而可提供高品質之記憶系統1。 (第7實施形態之變化例1) 再者，亦可將第7實施形態中所說明之記憶胞陣列111應用於第2實施形態。基本抹除動作與使用第2實施形態而說明之動作相同，於步驟S204中，定序器121例如如圖21所示般增加屬於PS徑較小之記憶胞電晶體MT(例如MT23、MT24等)的字元線WL(例如WL23、WL24等)之電壓VSWL即可。 (第7實施形態之變化例2) 又，亦可將第7實施形態中所說明之記憶胞陣列111應用於第3實施形態。基本抹除動作與使用第3實施形態之圖11而說明之動作相同，於圖11所示之步驟S303中，定序器121例如如圖22所示般增加屬於PS徑較小之記憶胞電晶體MT(例如MT23、MT24等)的字元線WL(例如WL23、WL24等)之電壓VSWL即可。 (第7實施形態之變化例3) 又，亦可將第7實施形態中所說明之記憶胞陣列111應用於第4實施形態。於該情形時，例如如圖23、圖24所示，將字元線WL0～WL47分割為3個區域(Zone)。具體而言，將字元線WL0～WL7及字元線WL40～WL47設定為區域0、將字元線WL8～WL15及字元線WL32～WL39設定為區域1、將字元線WL16～WL23及字元線WL24～WL31設定為區域2。根據本例，區域數可少於第4實施形態，因此較第4實施形態更容易控制。 (第7實施形態之變化例4) 又，亦可將第7實施形態中所說明之記憶胞陣列111應用於第5實施形態。於該情形時，如使用圖23及圖24而說明般，如圖25所示，可藉由定義區域及電壓VSWL而加以應用。 (第7實施形態之變化例5) 又，亦可將第7實施形態中所說明之記憶胞陣列111應用於第6實施形態。於該情形時，如使用圖23及圖24而說明般，如圖26所示，可藉由定義區域及電壓VSWL而加以應用。 (其他變化例) 再者，於上述各實施形態等中，係藉由定序器121對施加至字元線WL或位元線BL之電壓進行控制，而抑制PS徑較小之記憶胞電晶體MT之過度抹除。但藉由定序器121例如使PS徑較小之記憶胞電晶體MT之電壓VSWL之脈寬短於PS徑較大之記憶胞電晶體MT之電壓VSWL之脈寬，亦可獲得與上述各實施形態相同之效果。 又，於上述第1實施形態等中，係以記憶孔之加工時之製程所引起的記憶孔之延伸方向越長則記憶孔之直徑(MH徑)及柱狀結構之直徑(PS徑)越小為前提而進行說明，但並非一定限定於此。 進而，記憶胞陣列111之構成並不限定於上述實施形態中所說明之構成。只要為記憶胞電晶體MT之PS徑存在偏差之記憶裝置，則可廣泛加以應用。因此，上述所說明之實施形態並不限定於NAND型快閃記憶體，可應用於所有其他記憶裝置。又，雖然各實施形態可單獨實施，但亦可將能進行組合之複數種實施形態加以組合而實施。 再者，雖然上述各實施形態係使用GIDL而進行抹除動作，但並不限於此種方法，例如於在2009年3月19日申請之美國專利申請案12/407,403號之非揮發性半導體記憶中，有於抹除記憶胞之資料時對圖6之井區域23施加20 V左右之電壓的方法(所謂井抹除方式)。於該情形時，對井區域23例如施加20 V至23 V，源極區域24及位元線設為浮動，選擇閘極電晶體SGS、SGD之閘極之各者例如施加15 V、10 V左右之電壓。施加至選擇閘極電晶體SGD之閘極之電壓係設定為低於施加至選擇閘極電晶體SGS之閘極之電壓。可於各實施形態中應用井抹除方式。 再者，於各實施形態中， (1)於讀出動作中， 於A位準之讀出動作中，施加至所選擇之字元線之電壓例如為0 V～0.55 V之間。但並不限定於此，亦可設為0.1 V～0.24 V、0.21 V～0.31 V、0.31 V～0.4 V、0.4 V～0.5 V、0.5 V～0.55 V中之任一者之間。 於B位準之讀出動作中，施加至所選擇之字元線之電壓例如為1.5 V～2.3 V之間。但並不限定於此，亦可設為1.65 V～1.8 V、1.8 V～1.95 V、1.95 V～2.1 V、2.1 V～2.3 V中之任一者之間。 於C位準之讀出動作，施加至所選擇之字元線之電壓例如為3.0 V～4.0 V之間。但並不限定於此，亦可設為3.0 V～3.2 V、3.2 V～3.4 V、3.4 V～3.5 V、3.5 V～3.6 V、3.6 V～4.0 V中之任一者之間。 作為讀出動作之時間(tR)，例如亦可設為25 μs～38 μs、38 μs～70 μs、70 μs～80 μs之間。 (2)寫入動作包括如上所述之編程動作及驗證動作。於寫入動作中， 於編程動作時，首先施加至所選擇之字元線之電壓例如為13.7 V～14.3 V之間。但並不限定於此，例如亦可設為13.7 V～14.0 V、14.0 V～14.6 V中之任一者之間。 亦可改變對奇數之字元線進行寫入時的首先施加至所選擇之字元線之電壓、及對偶數之字元線進行寫入時的首先施加至所選擇之字元線之電壓。 於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為階段性地增加之電壓，例如可列舉0.5 V左右。 作為施加至非選擇之字元線之電壓，例如亦可設為6.0 V～7.3 V之間。但並不限定於該情形，例如亦可設為7.3 V～8.4 V之間，且亦可設為小於等於6.0 V。 亦可根據非選擇之字元線為奇數之字元線抑或為偶數之字元線而改變所施加之通過電壓。 作為寫入動作之時間(tProg)，例如亦可設為1700 μs～1800 μs、1800 μs～1900 μs、1900 μs～2000 μs之間。 (3)於抹除動作中， 首先施加至形成於半導體基板上部且於上方配置有上述記憶胞之井的電壓例如為12 V～13.6 V之間。但並不限定於該情形，例如亦可為13.6 V～14.8 V、14.8 V～19.0 V、19.0～19.8 V、19.8 V～21 V之間。 作為抹除動作之時間(tErase)，例如亦可設為3000 μs～4000 μs、4000 μs～5000 μs、4000 μs～9000 μs之間。 (4)記憶胞之結構包括 隔著膜厚為4～10 nm之隧道絕緣膜而配置於半導體基板(矽基板)上的電荷儲存層。該電荷儲存層可設為膜厚為2～3 nm之SiN或SiON等絕緣膜與膜厚為3～8 nm之多晶矽的積層結構。又，亦可於多晶矽中添加有Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有夾於膜厚為3～10 nm之下層High-k膜與膜厚為3～10 nm之上層High-k膜之間的膜厚為4～10 nm之氧化矽膜。High-k膜可列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3～10 nm之功函數調整用材料而形成有膜厚為30 nm～70 nm之控制電極。此處功函數調整用材料為TaO等金屬氧化物膜、TaN等金屬氮化物膜。控制電極可使用W等。 又，可於記憶胞間形成氣隙。 又，於上述實施形態中，關於構成非揮發性半導體記憶裝置之基板、電極膜、絕緣膜、積層結構體、記憶層、電荷儲存層、半導體柱、字元線、位元線、源極線、配線、記憶胞電晶體、選擇閘極電晶體等各要素的具體構成，於本領域技術人員可藉由自公知之範圍酌情進行選擇而同樣地實施本發明而獲得同樣之效果之情形時，包含於上述各實施形態之範圍內。 又，關於將上述各實施形態之任意2個以上之要素於技術上可行之範圍內加以組合而成者，只要包含各實施形態之主旨，則亦包含於本發明之範圍內。 以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變形而加以實施。進而，於上述實施形態中包含各種階段之發明，可藉由適當組合所揭示之構成要件而抽出各種發明。例如，即便自所揭示之構成要件刪除幾種構成要件，只要可獲得特定之效果，則亦可作為發明而抽出。
1‧‧‧記憶系統
23‧‧‧導電膜
25a‧‧‧區塊絕緣膜
25b‧‧‧電荷儲存層
25c‧‧‧閘極絕緣膜
26‧‧‧半導體層
27a‧‧‧導電膜
27b‧‧‧導電膜
30b‧‧‧導電膜
31(SL)‧‧‧源極線
33(BL)‧‧‧位元線層
41‧‧‧導電膜
43‧‧‧導電膜
45a‧‧‧區塊絕緣膜
45b‧‧‧電荷儲存層
45c‧‧‧閘極絕緣膜
46‧‧‧導電膜
47a‧‧‧導電層
47b‧‧‧導電層
50a‧‧‧導電膜
50b‧‧‧導電膜
51‧‧‧源極線層
52‧‧‧導電膜
53‧‧‧位元線層
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧NAND串
115‧‧‧失效位元計數器電路
116‧‧‧資料閂鎖電路
120‧‧‧周邊電路
121‧‧‧定序器
122‧‧‧電荷泵
123‧‧‧暫存器
124‧‧‧驅動器
125‧‧‧計數器
200‧‧‧記憶控制器
210‧‧‧主機介面電路
220‧‧‧內置記憶體
230‧‧‧CPU
240‧‧‧緩衝記憶體
250‧‧‧NAND介面電路
260‧‧‧ECC電路
300‧‧‧主機機器
BG‧‧‧半導體層
BL‧‧‧位元線
BLK0、BLK1、BLK2‧‧‧區塊
dPS0～dPS47‧‧‧PS徑
MT0～MT47‧‧‧記憶胞電晶體
SGD、SGS‧‧‧選擇閘極線
SGD0～SGD3‧‧‧選擇閘極線
SGS0～SGS3‧‧‧選擇閘極線
ST1、ST2‧‧‧選擇電晶體
SU0～SU3‧‧‧串單元
WL0～WL47‧‧‧字元線
圖1係第1實施形態之記憶系統之方塊圖。 圖2係第1實施形態之非揮發性半導體記憶裝置之方塊圖。 圖3係第1實施形態之記憶胞陣列之電路圖。 圖4係第1實施形態之記憶胞陣列之剖面圖。 圖5係表示第1實施形態之記憶胞電晶體之閾值分佈的曲線圖。 圖6係表示第1實施形態之記憶系統之驗證動作時所使用之區域之圖。 圖7係表示第1實施形態之記憶系統之抹除動作的流程圖。 圖8(a)係第1實施形態之記憶胞陣列之電路圖，圖8(b)係圖8(a)所示之記憶胞電晶體之剖面圖，圖8(c)係表示圖8(a)及圖8(b)之記憶胞電晶體之閾值分佈的曲線圖。再者，圖8(b)表示圖4中的A-A線之剖面、B-B線之剖面、C-C線之剖面、D-D線之剖面、E-E線之剖面、F-F線之剖面。 圖9係表示施加於第1實施形態之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖10係表示第2實施形態之記憶系統之抹除動作的流程圖。 圖11(a)及(b)係表示施加於第2實施形態之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖12(a)係第3實施形態之記憶胞陣列之電路圖，圖12(b)係圖12(a)所示之記憶胞電晶體之剖面圖，圖12(c)係表示圖12(a)及圖12(b)之記憶胞電晶體之閾值分佈的曲線圖。 圖13係表示施加於第3實施形態之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖14(a)及(b)係表示第4實施形態之記憶系統之抹除動作之一例之圖。 圖15(a)及(b)係表示第4實施形態之記憶系統之抹除動作之另一例之圖。 圖16係表示第5實施形態之記憶系統之抹除動作之一例之圖。 圖17係表示第6實施形態之記憶系統之抹除動作之一例之圖。 圖18係第7實施形態之記憶胞陣列之剖面圖。 圖19(a)係第7實施形態之記憶胞陣列之電路圖，圖19(b)係圖19(a)所示之記憶胞電晶體之剖面圖，圖19(c)係表示圖19(a)及圖19(b)之記憶胞電晶體之閾值分佈的曲線圖。 圖20係表示施加於第7實施形態之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖21係表示施加於第7實施形態之變化例1之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖22係表示施加於第7實施形態之變化例2之記憶胞電晶體的抹除動作時之電壓與抹除動作之循環次數之關係的曲線圖。 圖23係表示第7實施形態之變化例3之記憶系統之抹除動作之一例之圖。 圖24係表示第7實施形態之變化例3之記憶系統之抹除動作之一例之圖。 圖25係表示第7實施形態之變化例4之記憶系統之抹除動作之一例之圖。 圖26係表示第7實施形態之變化例5之記憶系統之抹除動作之一例之圖。

Claims (20)

  1. 一種抹除非揮發性半導體記憶裝置的記憶胞的方法，上述非揮發性半導體記憶裝置包含： 記憶體串，其包括：第1電晶體、第2電晶體、及於上述第1電晶體與上述第2電晶體之間積層於半導體基板之上的複數個記憶胞，該複數個記憶胞包括複數個第1記憶胞、第2記憶胞及第3記憶胞，其中上述複數個第1記憶胞係位於上述第2記憶胞及上述第3記憶胞之間； 位元線，其電性連接於上述記憶體串之第一端； 源極線，其電性連接於上述記憶體串之第二端； 複數個第1字元線，其各者係電性連接於上述複數個第1記憶胞中之對應一者之閘極； 第2字元線，其電性連接於上述第2記憶胞之閘極； 第3字元線，其電性連接於上述第3記憶胞之閘極；及 控制部；且 上述方法包含： 對上述複數個第1記憶胞、上述第2記憶胞、及上述第3記憶胞進行包含第1階段(phase)之抹除動作，且於上述第1階段之期間，施加第1電壓至上述複數個第1字元線、施加與上述第1電壓不同之第2電壓至上述第2字元線、施加與上述第1電壓不同之第3電壓至上述第3字元線、及施加第4電壓至上述源極線；其中 上述第1電壓、上述第2電壓、上述第3電壓、及上述第4電壓係各大於接地電壓；且 上述第1電壓係大於上述第2電壓或上述第3電壓，上述第4電壓係大於上述第1電壓、上述第2電壓、及上述第3電壓中任一者。
  2. 如請求項1之方法，其中上述非揮發性半導體記憶裝置進而包含： 第1閘極線，其電性連接於上述第1電晶體之閘極；及 第2閘極線，其電性連接於上述第2電晶體之閘極；其中 上述控制部經構成為：於上述第1階段之期間，施加第5電壓至上述第1閘極線、及施加第6電壓至上述第2閘極線；且 上述第5電壓及上述第6電壓係各大於上述第1電壓、上述第2電壓、及上述第3電壓中任一者，且低於上述第4電壓。
  3. 如請求項2之方法，其中上述第5電壓係於12 V至17V之間。
  4. 如請求項1之方法，其中上述非揮發性半導體記憶裝置進而包含： 第4字元線；及 第5字元線；其中 上述複數個記憶胞進而包括第4記憶胞及第5記憶胞，上述第4記憶胞之閘極係電性連接於上述第4字元線，上述第5記憶胞之閘極係電性連接於上述第5字元線；且 上述方法係為對上述第4記憶胞及上述第5記憶胞進行上述抹除動作，且於上述第1階段之期間，施加上述第1電壓至上述第4字元線、及施加上述第2電壓至上述第5字元線。
  5. 如請求項4之方法，其中上述非揮發性半導體記憶裝置進而包含： 第6字元線；其中 上述複數個記憶胞進而包括於上述複數個第1記憶胞與上述第2記憶胞之間的第6記憶胞，上述第6記憶胞之閘極係電性連接於上述第6字元線；且 上述方法係為對上述第6記憶胞進行上述抹除動作，且於上述第1階段之期間，施加第7電壓至上述第6字元線，上述第7電壓低於上述第1電壓或上述第2電壓。
  6. 如請求項4之方法，其中上述非揮發性半導體記憶裝置進而包含： 第6字元線；其中 上述複數個記憶胞進而包括於上述複數個第1記憶胞與上述第2記憶胞之間的第6記憶胞，上述第6記憶胞之閘極係電性連接於上述第6字元線；且 上述方法係為對上述第6記憶胞進行上述抹除動作，且於上述第1階段之期間，施加第7電壓至上述第6字元線，上述第7電壓高於上述第1電壓或上述第2電壓。
  7. 如請求項1之方法，其中 上述抹除動作進而包括：上述第1階段之後的第2階段；且 上述方法係為：於上述第2階段之期間，施加大於上述第4電壓之第8電壓至上述源極線。
  8. 如請求項7之方法，其中 上述方法係為：於上述第2階段之期間，施加上述第1電壓至上述複數個第1字元線、及施加上述第2電壓至上述第2字元線及上述第3字元線。
  9. 如請求項7之非揮發性半導體記憶裝置，其中 上述方法係為：於上述第2階段之期間，施加大於上述第1電壓之第9電壓施加至上述複數個第1字元線、及施加上述第2電壓至上述第2字元線及上述第3字元線。
  10. 如請求項7之方法，其中 上述抹除動作進而包括：上述第2階段之後的第3階段； 上述方法係為：於上述第3階段之期間，施加大於上述第8電壓之第10電壓至上述源極線。
  11. 一種抹除非揮發性半導體記憶裝置的記憶胞的方法，上述非揮發性半導體記憶裝置包含： 記憶體串，其包括：第1電晶體、第2電晶體，及積層於半導體基板之上且串聯電性連接於上述第1電晶體與上述第2電晶體之間的複數個記憶胞，該複數個記憶胞包括複數個第1記憶胞、第2記憶胞及第3記憶胞，其中上述複數個第1記憶胞串聯電性連接於上述第2記憶胞與上述第3記憶胞之間； 位元線，其電性連接於上述記憶體串之第一端； 源極線，其電性連接於上述記憶體串之第二端； 複數個第1字元線，其各者係電性連接於上述複數個第1記憶胞中之對應一者之閘極； 第2字元線，其電性連接於上述第2記憶胞之閘極； 第3字元線，其電性連接於上述第3記憶胞之閘極；及 控制部；且 上述方法包含： 對上述複數個第1記憶胞、上述第2記憶胞、及上述第3記憶胞進行包括第1階段(phase)之抹除動作，且於上述第1階段之期間，施加第1電壓至上述複數個第1字元線、施加與上述第1電壓不同之第2電壓至上述第2字元線，施加與上述第1電壓不同之第3電壓至上述第3字元線，且施加第4電壓至上述源極線；其中 上述第1電壓、上述第2電壓、上述第3電壓、及上述第4電壓係各高於接地電壓；且 上述第1電壓係高於上述第2電壓或上述第3電壓；且上述第4電壓係高於上述第1電壓、上述第2電壓、及上述第3電壓中之任一者。
  12. 如請求項11之方法，其中上述非揮發性半導體記憶裝置進而包含： 第1閘極線，其電性連接於上述第1電晶體之閘極；及 第2閘極線，其電性連接於上述第2電晶體之閘極；其中 上述方法係為：於上述第1階段之期間，施加第5電壓至上述第1閘極線，且施加第6電壓至上述第2閘極線；且 上述第5電壓及上述第6電壓係各高於上述第1電壓、上述第2電壓、及上述第3電壓中之任一者，且低於上述第4電壓。
  13. 如請求項12之方法，其中上述第5電壓係於12 V至17 V之間。
  14. 如請求項11之方法，其中上述非揮發性半導體記憶裝置進而包含： 第4字元線；及 第5字元線；其中 上述複數個記憶胞進而包括第4記憶胞及第5記憶胞，上述第4記憶胞之閘極係電性連接於上述第4字元線，且上述第5記憶胞之閘極係電性連接於上述第5字元線；且 上述方法係為對上述第4記憶胞及上述第5記憶胞進行上述抹除動作；且於上述第1階段之期間，施加上述第1電壓至上述第4字元線，且施加上述第2電壓至上述第5字元線。
  15. 如請求項14之方法，其中上述非揮發性半導體記憶裝置進而包含： 第6字元線；其中 上述複數個記憶胞進而包括電性連接於上述複數個第1記憶胞與上述第2記憶胞之間的第6記憶胞，上述第6記憶胞之閘極係電性連接於上述第6字元線；且 上述方法係為對上述第6記憶胞進行上述抹除動作，且於上述第1階段之期間，施加第7電壓至上述第6字元線，上述第7電壓低於上述第1電壓或上述第2電壓。
  16. 如請求項14之方法，其中上述非揮發性半導體記憶裝置進而包含： 第6字元線；其中 上述複數個記憶胞進而包括於上述複數個第1記憶胞與上述第2記憶胞之間的第6記憶胞，上述第6記憶胞之閘極係電性連接於上述第6字元線；且 上述方法係為對上述第6記憶胞進行上述抹除動作，且於上述第1階段之期間，施加第7電壓至上述第6字元線，上述第7電壓高於上述第1電壓或上述第2電壓。
  17. 如請求項11之方法，其中 上述抹除動作進而包括：上述第1階段之後的第2階段；且 上述方法係為：於上述第2階段之期間，施加高於上述第4電壓之第8電壓至上述源極線。
  18. 如請求項17之方法，其中 上述方法係為：於上述第2階段之期間，施加上述第1電壓至上述複數個第1字元線，且施加上述第2電壓至上述第2字元線及上述第3字元線。
  19. 如請求項17之方法，其中 上述方法係為：於上述第2階段之期間，施加大於上述第1電壓之第9電壓至上述複數個第1字元線，且施加上述第2電壓至上述第2字元線及上述第3字元線。
  20. 如請求項17之方法，其中 上述抹除動作進而包括：上述第2階段之後的第3階段；且 上述方法係為：於上述第3階段之期間，施加高於上述第8電壓之第10電壓至上述源極線。
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