JP2021197193A - 半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】メモリセルトランジスタに対する消去動作の信頼性を向上させることが可能な半導体記憶装置およびその制御方法を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタに電気的に接続された第１配線を備える。前記装置はさらに、前記第１配線に第１電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部を備える。さらに、前記消去部は、前記第１電圧が、第１値に上昇し、前記第１値から第２値へと低下し、前記第２値に維持される、ように前記第１電圧を印加する。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置およびその制御方法に関する。

半導体記憶装置では、メモリセルトランジスタに対する消去動作の信頼性を向上させることが望ましい。

特開２０１３−８０５３５号公報 特開２０１５−１７６６２４号公報

メモリセルトランジスタに対する消去動作の信頼性を向上させることが可能な半導体記憶装置およびその制御方法を提供する。

一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタに電気的に接続された第１配線を備える。前記装置はさらに、前記第１配線に第１電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部を備える。さらに、前記消去部は、前記第１電圧が、第１値に上昇し、前記第１値から第２値へと低下し、前記第２値に維持される、ように前記第１電圧を印加する。

第１実施形態の半導体記憶装置の構成を示すブロック図である。 第１実施形態のＮＡＮＤストリングの構成を示す回路図である。 第１実施形態の消去動作について説明するためのグラフである。 第１実施形態の半導体記憶装置の構造を示す断面図である。 第１実施形態の変形例の半導体記憶装置の構造を示す断面図である。 第１実施形態の消去動作について説明するためのグラフである。 第１実施形態の消去動作について説明するための別のグラフである。 第１実施形態の消去動作について説明するための別のグラフである。

以下、本発明の実施形態を、図面を参照して説明する。図１から図８において、同一の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示すブロック図である。本実施形態の半導体記憶装置は、例えば３次元型のＮＡＮＤメモリである。

本実施形態の半導体記憶装置は、メモリセルアレイ１と、センスアンプ２と、複数のロウデコーダ３と、ドライバ回路４と、ＢＬ／ＳＬドライバ５と、電圧発生回路６と、検知回路７と、制御回路８とを備えている。ドライバ回路４、ＢＬ／ＳＬドライバ５、電圧発生回路６、検知回路７等は、消去部の例である。

メモリセルアレイ１は、複数（ここでは４個）のブロックＢＬＫ０〜ＢＬＫ３を含んでおり、これらのブロックＢＬＫ０〜ＢＬＫ３の各々は、複数（ここでは４個）のメモリグループＧＰ０〜ＧＰ３を含んでいる。さらに、これらのメモリグループＧＰ０〜ＧＰ３の各々は、複数のＮＡＮＤストリングＳを含んでいる。各ＮＡＮＤストリングＳは、互いに直列に接続された複数のメモリセルトランジスタ（メモリセル）と、これらのメモリセルトランジスタを挟むように配置された２つの選択トランジスタ（選択ゲート）とを含んでいる。以下、ブロックＢＬＫ０〜ＢＬＫ３の各々を「ブロックＢＬＫ」とも表記し、メモリグループＧＰ０〜ＧＰ３の各々を「メモリグループＧＰ」とも表記する。

メモリセルアレイ１は、各ＮＡＮＤストリングＳのメモリセル内にデータを記憶することができる。メモリセル内に記憶されたデータは、ブロックＢＬＫごとに一括して消去される。メモリセルアレイ１内のブロックＢＬＫの個数は、本実施形態では４個であるが、４個以外でもよい。同様に、各ブロックＢＬＫ内のメモリグループＧＰの個数は、本実施形態では４個であるが、４個以外でもよい。

センスアンプ２は、メモリセルアレイ１からデータを読み出す際に、読み出したデータを検知し増幅する。また、センスアンプ２は、メモリセルアレイ１にデータを書き込む際に、書き込みデータをメモリセルアレイ１に転送する。

各ロウデコーダ３は、１個のブロックＢＬＫに対応している。本実施形態の半導体記憶装置は、４個のブロックＢＬＫに対応して４個のロウデコーダ３を備えている。各ロウデコーダ３は、データの読み出し時や書き込み時に、対応するブロックＢＬＫ内の行を選択する。

ドライバ回路４は、データの読み出し、書き込み、および消去に必要な電圧を、各ロウデコーダ３に供給する。この電圧は、各ロウデコーダ３によりメモリセルに印加される。

ＢＬ／ＳＬドライバ５は、データの読み出し、書き込み、および消去に必要な電圧を、後述するビット線および／またはソース線に印加する。ＢＬ／ＳＬドライバ５は例えば、メモリセルアレイ１に記憶されたデータを消去する際に、ビット線および／またはソース線に消去電圧Ｖ_ERAを印加する。

電圧発生回路６は、データの読み出し、書き込み、および消去に必要な電圧を発生し、この電圧をドライバ回路４およびＢＬ／ＳＬドライバ５に供給する。電圧発生回路６は例えば、データの消去時に、消去電圧Ｖ_ERAを生成する。

検知回路７は、データの消去時において、電圧発生回路６から発生した消去電圧Ｖ_ERAを監視する。検知回路７はさらに、消去電圧Ｖ_ERAの値に応じてフラグ信号を生成して、ドライバ回路４を制御する。

制御回路８は、本実施形態の半導体記憶装置の動作を制御する。制御回路８は例えば、データの読み出し時、書き込み時、および消去時に、電圧発生回路６の動作を制御して、データの読み出し、書き込み、および消去に必要な電圧を発生させる。

図２は、第１実施形態のＮＡＮＤストリングＳの構成を示す回路図である。

図２は、メモリセルアレイ１内の１本のＮＡＮＤストリングＳを示している。図２に示すＮＡＮＤストリングＳは、互いに直列に接続された複数（ここでは４８個）のメモリセルトランジスタＭＴ０〜ＭＴ４７と、これらのメモリセルトランジスタＭＴ０〜ＭＴ４７を挟むように配置された２つの選択トランジスタＳＴ１、ＳＴ２とを含んでいる。選択トランジスタＳＴ１の一方の主端子は、メモリセルトランジスタＭＴ４７に電気的に接続されており、選択トランジスタＳＴ１の他方の主端子は、ビット線ＢＬに電気的に接続されている。選択トランジスタＳＴ２の一方の主端子は、メモリセルトランジスタＭＴ０に電気的に接続されており、選択トランジスタＳＴ２の他方の主端子は、ソース線ＳＬに電気的に接続されている。以下、メモリセルトランジスタＭＴ０〜ＭＴ４７の各々を「メモリセルトランジスタＭＴ」とも表記し、選択トランジスタＳＴ１、ＳＴ２の各々を「選択トランジスタＳＴ」とも表記する。

メモリセルアレイ１はさらに、図２に示すように、メモリセルトランジスタＭＴ０〜ＭＴ４７の制御端子（ゲート端子）に電気的に接続された複数（ここでは４８本）のワード線ＷＬ０〜ＷＬ４７と、選択トランジスタＳＴ１の制御端子に電気的に接続されたドレイン側選択線ＳＧＤと、選択トランジスタＳＴ２の制御端子に電気的に接続されたソース側選択線ＳＧＳとを備えている。メモリセルアレイ１はさらに、上述のビット線ＢＬおよびソース線ＳＬを備えている。ビット線ＢＬおよびソース線ＳＬは、第１配線の例である。ソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤは、第２配線の例である。以下、ワード線ＷＬ０〜ＷＬ４７の各々を「ワード線ＷＬ」とも表記する。

ワード線ＷＬは、対応するメモリセルトランジスタＭＴに電気的に接続されており、対応するメモリセルトランジスタＭＴの動作を制御するために設けられている。ドレイン側選択線ＳＧＤは、選択トランジスタＳＴ１の動作を制御するために設けられている。ソース側選択線ＳＧＳは、選択トランジスタＳＴ２の動作を制御するために設けられている。

ビット線ＢＬは、選択トランジスタＳＴ１を介してメモリセルトランジスタＭＴ０〜ＭＴ４７に電気的に接続されている。ソース線ＳＬは、選択トランジスタＳＴ２を介してメモリセルトランジスタＭＴ０〜ＭＴ４７に電気的に接続されている。ビット線ＢＬおよびソース線ＳＬは例えば、メモリセルトランジスタＭＴ０〜ＭＴ４７を対象とするデータの読み出し、書き込み、および消去用に使用される。

図２は、メモリセルトランジスタＭＴ０、ＭＴ１、・・・ＭＴｍ、・・・ＭＴ２３、ＭＴ２４、・・・ＭＴｎ、・・・ＭＴ４６、ＭＴ４７を示している。ｍは、１＜ｍ＜２３を満たす任意の整数であり、ｎは、２４＜ｎ＜４６を満たす任意の整数である。図２はさらに、ワード線ＷＬ０、ＷＬ１、・・・ＷＬｍ、・・・ＷＬ２３、ＷＬ２４、・・・ＷＬｎ、・・・ＷＬ４６、ＷＬ４７を示している。ｍおよびｎについては、後述する図３の説明中で使用する。

図３は、第１実施形態の消去動作について説明するためのグラフである。

図３は、本実施形態の半導体記憶装置の消去動作において使用される種々の電圧を示している。具体的には、図３は、ソース線ＳＬに印加される電圧（消去電圧）Ｖ_ERAと、ソース側選択線ＳＧＳに印加される電圧Ｖ_{ERA_GIDL}と、ワード線ＷＬ０〜ＷＬ４７に印加される電圧ＶＳＷＬ０〜ＶＳＷＬ４７とを示している。消去電圧Ｖ_ERAは、第１電圧の例である。電圧Ｖ_{ERA_GIDL}は、第２電圧の例である。以下、電圧ＶＳＷＬ０〜ＶＳＷＬ４７の各々を「電圧ＶＳＷＬ」とも表記する。

消去電圧Ｖ_ERAは、電圧発生回路６（図１参照。以下同様）により生成され、ＢＬ／ＳＬドライバ５によりソース線ＳＬに印加される。電圧Ｖ_{ERA_GIDL}は、電圧発生回路６により生成され、ドライバ回路４およびロウデコーダ３によりソース側選択線ＳＧＳに印加される。電圧ＶＳＷＬ０〜ＶＳＷＬ４７は、電圧発生回路６により生成され、ドライバ回路４およびロウデコーダ３によりワード線ＷＬ０〜ＷＬ４７に印加される。これらの電圧の値は、図３に示すように、Ｖ_ERA＞Ｖ_{ERA_GIDL}＞ＶＳＷＬ０＝ＶＳＷＬ２４＞ＶＳＷＬ１＝ＶＳＷＬ２５＞・・・＞ＶＳＷＬｍ＝ＶＳＷＬｎ・・・＞ＶＳＷＬ２２＝ＶＳＷＬ４６＞ＶＳＷＬ２３＝ＶＳＷＬ４７の関係が成り立つように設定される。

本実施形態では、メモリセルトランジスタＭＴ内に記憶されたデータが、ブロックＢＬＫごとに一括して消去される。具体的には、本実施形態の半導体記憶装置は、あるＮＡＮＤストリングＳのすべてのメモリセルトランジスタＭＴからデータを一括消去する際に、このＮＡＮＤストリングＳに接続されたソース線ＳＬに消去電圧Ｖ_ERAを印加する。

この際、本実施形態の半導体記憶装置は、このＮＡＮＤストリングＳに接続されたソース側選択線ＳＧＳに電圧Ｖ_{ERA_GIDL}を印加する。その結果、選択トランジスタＳＴ２のチャネル領域でＧＩＤＬ（Gate Induced Drain Leakage）電流が発生する。このＧＩＤＬ電流は、ソース線ＳＬ側からメモリセルトランジスタＭＴ側へと流れる。各メモリセルトランジスタＭＴ内に記憶されたデータは、このＧＩＤＬ電流により消去される。なお、この消去動作の際に、ワード線ＷＬ０〜ＷＬ４７には電圧ＶＳＷＬ０〜ＶＳＷＬ４７が印加される。

本実施形態の半導体記憶装置は、この消去動作の際に、１回以上の消去ベリファイ動作と１回以上の消去電圧印加動作とを交互に繰り返し行う。消去電圧印加動作では、ソース線ＳＬに消去電圧Ｖ_ERAが印加され、ソース側選択線ＳＧＳに電圧Ｖ_{ERA_GIDL}が印加され、各ワード線ＷＬに電圧ＶＳＷＬが印加される。図３に示すループ回数は、消去電圧印加動作を行った回数を示している。本実施形態では、消去電圧Ｖ_ERAおよび電圧Ｖ_{ERA_GIDL}は、ループ回数に応じて線形に増加する。一方、電圧ＶＳＷＬは、ループ回数によらず一定である。

図４は、第１実施形態の半導体記憶装置の構造を示す断面図である。

本実施形態の半導体記憶装置は、基板１１と、層間絶縁膜１２と、層間絶縁膜１３と、複数の絶縁層１４と、複数のメモリホールＭＨとを備えている。図４は、これらのメモリホールＭＨのうちの２つを示している。本実施形態の半導体記憶装置はさらに、各メモリホールＭＨ内に順に形成されたブロック絶縁膜２１、電荷蓄積層２２、トンネル絶縁膜２３、チャネル半導体層２４、およびコア絶縁膜２５を備えている。チャネル半導体層２４は、半導体層の例である。

本実施形態の半導体記憶装置はさらに、基板１１上に形成された複数の配線層として、ソース線ＳＬ、ゲート線ＧＬ、ソース側選択線ＳＧＳ、および複数のワード線ＷＬを備えている。ソース線ＳＬは、金属層ＳＬａと、下部半導体層ＳＬｂと、中間半導体層ＳＬｃと、上部半導体層ＳＬｄとを含んでいる。ソース側選択線ＳＧＳは、３つの配線層ＳＧＳａ、ＳＧＳｂ、ＳＧＳｃを含んでいる。

基板１１は例えば、シリコン基板などの半導体基板である。図４は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。

層間絶縁膜１２は、基板１１上に形成されている。層間絶縁膜１２は、例えばシリコン酸化膜である。層間絶縁膜１２は、基板１１上に直接形成されていてもよいし、基板１１上に他の層を介して形成されていてもよい。

ソース線ＳＬは、層間絶縁膜１２上に順に形成された金属層ＳＬａ、下部半導体層ＳＬｂ、中間半導体層ＳＬｃ、および上部半導体層ＳＬｄを含んでいる。金属層ＳＬａは、例えばタングステン層である。下部半導体層ＳＬｂ、中間半導体層ＳＬｃ、および上部半導体層ＳＬｄは、例えばポリシリコン層である。本実施形態の中間半導体層ＳＬｃは、各メモリホールＭＨ内のチャネル半導体層２４に接している。これにより、ソース線ＳＬは、各メモリホールＭＨ内のチャネル半導体層２４に電気的に接続されている。

層間絶縁膜１３は、ソース線ＳＬ上に形成されている。層間絶縁膜１３は、例えばシリコン酸化膜である。

ゲート線ＧＬは、層間絶縁膜１３上に形成されている。ゲート線ＧＬは、例えばポリシリコン層である。

ソース側選択線ＳＧＳは、上述のように、３つの配線層ＳＧＳａ、ＳＧＳｂ、ＳＧＳｃを含んでいる。これらの配線層ＳＧＳａ〜ＳＧＳｃは、ゲート線ＧＬの上方に互いに離間して積層されている。これらの配線層ＳＧＳａ〜ＳＧＳｃの間には、複数の絶縁層１４が設けられている。同様に、上述の複数のワード線ＷＬは、ソース側選択線ＳＧＳの上方に互いに離間して積層されている。これらのワード線ＷＬの間には、複数の絶縁層１４が設けられている。各絶縁層１４は、例えばシリコン酸化膜を含んでいる。配線層ＳＧＳａ〜ＳＧＳｃの各々は、例えばタングステン層を含んでいる。各ワード線ＷＬは、例えばタングステン層を含んでいる。

各メモリホールＭＨは、各絶縁層１４、各ワード線ＷＬ、ソース側選択線ＳＧＳの配線層ＳＧＳａ〜ＳＧＳｃ、ゲート線ＧＬ、および層間絶縁膜１３を貫通しており、各メモリホールＭＨの一部は、ソース線ＳＬ内に形成されている。ブロック絶縁膜２１、電荷蓄積層２２、トンネル絶縁膜２３、チャネル半導体層２４、およびコア絶縁膜２５は、各メモリホールＭＨ内に順に形成されている。ブロック絶縁膜２１は、例えばシリコン酸化膜である。電荷蓄積層２２は、例えばシリコン窒化膜である。電荷蓄積層２２は、ポリシリコン層でもよい。トンネル絶縁膜２３は、例えばシリコン酸化膜である。チャネル半導体層２４は、例えばポリシリコン層である。本実施形態のチャネル半導体層２４は、ソース線ＳＬと電気的に接続され、ゲート線ＧＬ、ソース側選択線ＳＧＳ、および各ワード線ＷＬとは電気的に絶縁されている。コア絶縁膜２５は、例えばシリコン酸化膜である。

各メモリホールＭＨ内のブロック絶縁膜２１、電荷蓄積層２２、トンネル絶縁膜２３、チャネル半導体層２４、およびコア絶縁膜２５は、上述の複数のワード線ＷＬと共に、ＮＡＮＤストリングＳ（図２参照）を構成している。図４は、当該ＮＡＮＤストリングＳに含まれる１つのメモリセルトランジスタＭＴを点線で示している。

本実施形態のチャネル半導体層２４は、図４に示すように、ソース線ＳＬやゲート線ＧＬの側方にｎ型拡散層を含んでいる。このｎ型拡散層は、ｎ型不純物を高濃度に含んでいる。本実施形態のチャネル半導体層２４はさらに、図４に示すように、ソース側選択線ＳＧＳ内の配線層ＳＧＳａの側方にｎ⁻型拡散層を含んでいる。このｎ⁻型拡散層は、上記のｎ型拡散層の上方に位置し、ｎ型不純物の濃度がＺ方向に向かって急峻に変化するようにｎ型不純物を含んでいる。本実施形態では、このｎ⁻型拡散層の作用によりＧＩＤＬ電流を生成することができる。

本実施形態の半導体記憶装置は、ソース線ＳＬに消去電圧Ｖ_ERAを印加し、ソース側選択線ＳＧＳに電圧Ｖ_{ERA_GIDL}を印加することで、選択トランジスタＳＴ２のチャネル領域にＧＩＤＬ電流を生成する。図４に示すｎ⁻型拡散層は、選択トランジスタＳＴ２のチャネル領域内に設けられている。図４に示すメモリセルトランジスタＭＴ内に記憶されたデータは、このＧＩＤＬ電流により消去される。図４では、ソース線ＳＬが第１配線の例であり、ソース側選択線ＳＧＳが第２配線の例である。

この場合、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていると、ＧＩＤＬ電流の生成量がメモリホールＭＨごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の半導体記憶装置は、図６〜図８を参照して説明するような消去動作を採用する。

図５は、第１実施形態の変形例の半導体記憶装置の構造を示す断面図である。

本変形例の半導体記憶装置は、図４に示す構成要素に加えて、ドレイン側選択線ＳＧＤと、層間絶縁膜１５と、メモリホールＭＨごとに設けられた埋込半導体層２６およびコンタクトプラグ２７と、ビット線ＢＬとを備えている。ドレイン側選択線ＳＧＤは、４つの配線層ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ、ＳＧＤｄを含んでいる。

これらの配線層ＳＧＤａ〜ＳＧＤｄは、ワード線ＷＬと同様に、ワード線ＷＬの上方に互いに離間して積層されている。これらの配線層ＳＧＤａ〜ＳＧＤｄの間には、複数の絶縁層１４が設けられている。配線層ＳＧＤａ〜ＳＧＤｄの各々は、例えばタングステン層を含んでいる。本変形例のドレイン側選択線ＳＧＤは、各メモリホールＭＨ内のチャネル半導体層２４と電気的に絶縁されている。

層間絶縁膜１５は、ドレイン側選択線ＳＧＤの上方に形成されている。層間絶縁膜１５は、例えばシリコン酸化膜である。本変形例において、各メモリホールＭＨは、各絶縁層１４、各ワード線ＷＬ、およびドレイン側選択線ＳＧＤの配線層ＳＧＤａ〜ＳＧＤｄを貫通しており、各メモリホールＭＨの一部は、層間絶縁膜１５内に形成されている。

各メモリホールＭＨ内では、埋込半導体層２６が、コア絶縁膜２５上に形成され、チャネル半導体層２４に接している。各メモリホールＭＨ上では、コンタクトプラグ２７が、埋込半導体層２６上に形成され、埋込半導体層２６に接している。その結果、図５に示す２つのコンタクトプラグ２７はそれぞれ、対応するメモリホールＭＨ内のチャネル半導体層２４と電気的に接続されている。

ビット線ＢＬは、層間絶縁膜１５内でこれらのコンタクトプラグ２７上に形成されている。その結果、本変形例のビット線ＢＬは、各メモリホールＭＨ内のチャネル半導体層２４と電気的に接続されている。

本変形例のチャネル半導体層２４は、図５に示すように、層間絶縁膜１５の側方にｎ型拡散層を含んでいる。このｎ型拡散層は、ｎ型不純物を高濃度に含んでいる。本変形例のチャネル半導体層２４はさらに、図５に示すように、ドレイン側選択線ＳＧＤ内の配線層ＳＧＤｄの側方にｎ⁻型拡散層を含んでいる。このｎ⁻型拡散層は、上記のｎ型拡散層の下方に位置し、ｎ型不純物の濃度が−Ｚ方向に向かって急峻に変化するようにｎ型不純物を含んでいる。本変形例では、このｎ⁻型拡散層の作用によりＧＩＤＬ電流を生成することができる。

本変形例の半導体記憶装置は、ビット線ＢＬに消去電圧Ｖ_ERAを印加し、ドレイン側選択線ＳＧＤに電圧Ｖ_{ERA_GIDL}を印加することで、選択トランジスタＳＴ１のチャネル領域にＧＩＤＬ電流を生成する。図５に示すｎ⁻型拡散層は、選択トランジスタＳＴ１のチャネル領域内に設けられている。図５に示すメモリセルトランジスタＭＴ内に記憶されたデータは、このＧＩＤＬ電流により消去される。図５では、ビット線ＢＬが第１配線の例であり、ドレイン側選択線ＳＧＤが第２配線の例である。

このように、本変形例の半導体記憶装置は、ソース線ＳＬの代わりにビット線ＢＬに消去電圧Ｖ_ERAを印加し、ソース側選択線ＳＧＳの代わりにドレイン側選択線ＳＧＤに電圧Ｖ_{ERA_GIDL}を印加する。図３および図４を参照して説明した消去動作は、本変形例の手法でも実現可能である。

図４を参照して説明した問題は、本変形例でも生じ得る。すなわち、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていると、ＧＩＤＬ電流の生成量がメモリホールＭＨごとに大きく異なってしまう。これにより、本変形例の消去動作の信頼性が低下するおそれがある。そこで、本変形例の半導体記憶装置は、図６〜図８を参照して説明するような消去動作を採用する。

以下、図６〜図８を参照して、第１実施形態の消去動作のさらなる詳細について説明する。なお、図６〜図８を参照して説明する内容は、ソース線ＳＬをビット線ＢＬに読み替え、ソース側選択線ＳＧＳをドレイン側選択線ＳＧＤに読み替えることで、図５の変形例にも適用可能である。

図６は、第１実施形態の消去動作について説明するためのグラフである。

曲線Ｃ１は、本実施形態の比較例の半導体記憶装置の消去動作時におけるソース線電圧の時間変化を示している。曲線Ｃ１’は、本実施形態の半導体記憶装置の消去動作時におけるソース線電圧の時間変化を示している。本実施形態の半導体記憶装置と比較例の半導体記憶装置は、おおむね同じ構成を有しているが、曲線Ｃ１、Ｃ１’で示すように異なる消去動作を行う。

消去動作時におけるソース線電圧とは、消去動作時にソース線ＳＬに印加される消去電圧Ｖ_ERAのことである。以下の説明では、「ソース線ＳＬ」「消去電圧Ｖ_ERA」その他の用語を、本実施形態の半導体記憶装置の説明だけでなく、比較例の半導体記憶装置の説明でも使用する。これらの用語の詳細については、図１〜図５の説明箇所を参照されたい。

本実施形態の消去電圧Ｖ_ERAは、曲線Ｃ１’で示すように、ゼロから値Ｖ１に上昇し、値Ｖ１から値Ｖ２へと低下し、その後は値Ｖ２に維持される（０＜Ｖ２＜Ｖ１）。値Ｖ１は消去電圧Ｖ_ERAの最大値であり、値Ｖ２は消去電圧Ｖ_ERAの定常値である。符号ｔ１は、本実施形態の消去電圧Ｖ_ERAが値Ｖ１に到達する時間を示し、符号ｔ２は、本実施形態の消去電圧Ｖ_ERAが値Ｖ２に収束する時間を示している。このように、本実施形態の消去電圧Ｖ_ERAは、定常値Ｖ２よりも高い最大値Ｖ１に一時的に到達し、その後、最大値Ｖ１から定常値Ｖ２に低下する。値Ｖ１は第１値の例であり、値Ｖ２は第２値の例である。なお、上述の図３に示す消去電圧Ｖ_ERAは、より詳細には定常値Ｖ２である。

一方、比較例の消去電圧Ｖ_ERAは、曲線Ｃ１で示すように、ゼロから値Ｖ２に上昇し、その後は値Ｖ２に維持される。比較例の消去電圧Ｖ_ERAと本実施形態の消去電圧Ｖ_ERAとの違いは、矢印Ｐ１で表されている。本実施形態の消去電圧Ｖ_ERAの波形は、比較例の消去電圧Ｖ_ERAの波形に、矢印Ｐ１のような電圧上昇をもたらすキック成分を加えることで実現されている。

図４および図５を参照して説明したように、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていると、ＧＩＤＬ電流の生成量がメモリホールＭＨごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の消去動作では、曲線Ｃ１’のように変化する消去電圧Ｖ_ERAを使用する。これにより、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていても、異なるメモリホールＭＨ間での消去動作の差異を小さくすることが可能となる。この詳細を図７を参照して説明する。

図７は、第１実施形態の消去動作について説明するための別のグラフである。

図７は、上述の曲線Ｃ１’に加えて、曲線Ｃ２、Ｃ３、Ｃ３’を示している。曲線Ｃ２は、上記比較例の半導体記憶装置の消去動作時におけるチャネル電圧（チャネル電位）の時間変化を示している。曲線Ｃ３も、上記比較例の半導体記憶装置の消去動作時におけるチャネル電圧の時間変化を示している。ただし、曲線Ｃ２は、ＧＩＤＬ電流の生成量の多いメモリホールＭＨでのチャネル電圧の時間変化を示し、曲線Ｃ３は、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨでのチャネル電圧の時間変化を示している。

また、曲線Ｃ３’は、本実施形態の半導体記憶装置の消去動作時におけるチャネル電圧の時間変化を示している。ただし、曲線Ｃ３’は、曲線Ｃ３と同様に、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨでのチャネル電圧の時間変化を示している。なお、消去動作時におけるチャネル電圧とは、消去動作時にチャネル半導体層２４に印加される電圧のことである。

ここで、本実施形態と比較例とを比較する。

比較例のチャネル電圧は、ＧＩＤＬ電流の生成量の多いメモリホールＭＨでは高い定常値まで上昇するが（曲線Ｃ２）、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨでは低い定常値までしか上昇しない（曲線Ｃ３）。符号Ｄは、曲線Ｃ２の定常値と曲線Ｃ３の定常値との差分を示している。このように、比較例の消去動作時には、チャネル電圧の定常値がメモリホールＭＨ間でばらついてしまう。比較例では、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっているため、ＧＩＤＬ電流の生成量がメモリホールＭＨごとに大きく異なっている。そのため、上記のようなチャネル電圧のばらつきが生じている（差分Ｄを参照）。

一方、本実施形態のチャネル電圧は、ＧＩＤＬ電流の生成量の多いメモリホールＭＨでは比較例と同様に曲線Ｃ２のように変化するが、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨでは比較例とは異なり曲線Ｃ３’のように変化する。すなわち、本実施形態のチャネル電圧は、ＧＩＤＬ電流の生成量の多いメモリホールＭＨで高い定常値まで上昇するだけでなく（曲線Ｃ２）、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨでも高い定常値まで上昇する（曲線Ｃ３’）。符号Ｄ’は、曲線Ｃ２の定常値と曲線Ｃ３’の定常値との差分を示している。差分Ｄ’は、上述の差分Ｄよりも小さくなっている（Ｄ’＜Ｄ）。このように、本実施形態によれば、消去動作時においてチャネル電圧の定常値がメモリホールＭＨ間でばらつくことを抑制することが可能となる。

比較例の曲線Ｃ３と本実施形態の曲線Ｃ３’との違いは、矢印Ｐ２で表されている。本実施形態では、消去電圧Ｖ_ERAが、定常値Ｖ２より高い最大値Ｖ１に一時的に上昇する。消去電圧Ｖ_ERAの一時的な上昇は、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨにおけるチャネル電圧の上昇を助ける作用を有する。矢印Ｐ２は、このような作用により曲線Ｃ３が曲線Ｃ３’に変化することを示している。これにより、本実施形態ではチャネル電圧の定常値のばらつきが抑制される。

図４および図５を参照して説明したように、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていると、ＧＩＤＬ電流の生成量がメモリホールＭＨごとに大きく異なってしまう。これにより、本実施形態の消去動作の信頼性が低下するおそれがある。そこで、本実施形態の消去動作では、曲線Ｃ１’のように変化する消去電圧Ｖ_ERAを使用する。これにより、ＧＩＤＬ電流の生成量の少ないメモリホールＭＨにおけるチャネル電圧の上昇を助けることが可能となり、チャネル電圧の定常値のばらつきを抑制することが可能となる。よって、本実施形態によれば、ｎ⁻型拡散層内のｎ型不純物の濃度プロファイルがメモリホールＭＨごとに大きく異なっていても、異なるメモリホールＭＨ間での消去動作の差異を小さくすることが可能となる。これにより、本実施形態の消去動作の信頼性を向上させることが可能となる。

図８は、第１実施形態の消去動作について説明するための別のグラフである。

曲線Ｃ４は、上記比較例におけるメモリセルトランジスタＭＴの閾値電圧Ｖthとビットカウントとの関係を示している。曲線Ｃ４’は、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧Ｖthとビットカウントとの関係を示している。本実施形態によれば、図８に示すように、閾値電圧Ｖthの分布を改善することが可能となる。

以下、図６を再び参照し、本実施形態の消去動作のさらなる詳細を説明する。

上述のように、本実施形態の消去電圧Ｖ_ERAは、ゼロから値Ｖ１に上昇し、値Ｖ１から値Ｖ２へと低下し、その後は値Ｖ２に維持される（曲線Ｃ１’）。値Ｖ１は、値Ｖ２よりも大きければ、どのような値に設定してもよい。ただし、値Ｖ１が大きすぎると消去動作の無駄が大きくなるため、値Ｖ１は、値Ｖ２の２倍以下に設定することが望ましく（Ｖ１≦２×Ｖ２）、例えば、値Ｖ２の１．１倍〜１．３倍の値に設定することが望ましい（１．１×Ｖ２≦Ｖ１≦１．３×Ｖ２）。なお、消去電圧Ｖ_ERAの値は例えば、チャネル半導体層２４と同様に絶縁層１４やワード線ＷＬを貫通し、ソース線ＳＬに電気的に接続されている配線の電位を測定することで測定可能である。

また、本実施形態の消去電圧Ｖ_ERAは、時間ｔ１より前に値Ｖ２まで上昇し、時間ｔ１に値Ｖ１まで上昇し、時間ｔ１より後（具体的には時間ｔ２）に値Ｖ２まで低下する。消去電圧Ｖ_ERAが値Ｖ１まで上昇してから値Ｖ１まで低下するまでの時間は、どのような値に調整してもよいが、あまり長すぎると消去動作の無駄が大きくなる。そのため、この時間は、１μ秒から１００μ秒に調整することが望ましく、例えば、数μ秒から数十μ秒に調整することが望ましい。

本実施形態の消去電圧Ｖ_ERAは、上述のように、例えば電圧発生回路６により生成される。この電圧発生回路６は例えば、出力電圧を値Ｖ１と値Ｖ２との間で切り替えることが可能なポンプ回路を備えている。この場合、本実施形態の半導体記憶装置は、電圧発生回路６からの出力電圧を値Ｖ１と値Ｖ２との間で切り替えることで、曲線Ｃ１’のような消去電圧Ｖ_ERAをソース線ＳＬに印加することができる。

以上のように、本実施形態の半導体記憶装置は、消去電圧Ｖ_ERAが、値Ｖ１に上昇し、値Ｖ１から値Ｖ２へと低下し、値Ｖ２に維持される、ようにソース線ＳＬに消去電圧Ｖ_ERAを印加する。これにより、メモリセルトランジスタＭＴに対する消去動作の信頼性を向上させることが可能となる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：メモリセルアレイ、２：センスアンプ、３：ロウデコーダ、
４：ドライバ回路、５：ＢＬ／ＳＬドライバ、６：電圧発生回路、
７：検知回路、８：制御回路、１１：基板、１２：層間絶縁膜、
１３：層間絶縁膜、１４：絶縁層、１５：層間絶縁膜、２１：ブロック絶縁膜、
２２：電荷蓄積層、２３：トンネル絶縁膜、２４：チャネル半導体層、
２５：コア絶縁膜、２６：埋込半導体層、２７：コンタクトプラグ、
ＢＬＫ：ブロック、ＧＰ：メモリグループ、Ｓ：ＮＡＮＤストリング、
ＭＴ：メモリセルトランジスタ、ＳＴ、選択トランジスタ、
ＳＬ：ソース線、ＧＬ：ゲート線、ＳＧＳ：ソース側選択線、
ＷＬ：ワード線、ＢＬ：ビット線、ＳＧＤ：ドレイン側選択線

Claims (10)

1. 複数のメモリセルトランジスタに電気的に接続された第１配線と、
   前記第１配線に第１電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する消去部とを備え、
   前記消去部は、前記第１電圧が、第１値に上昇し、前記第１値から第２値へと低下し、前記第２値に維持される、ように前記第１電圧を印加する、
   半導体記憶装置。
2. 前記第１配線はソース線である、請求項１に記載の半導体記憶装置。
3. 前記第１配線はビット線である、請求項１に記載の半導体記憶装置。
4. 前記第１配線と前記メモリセルトランジスタとの間に設けられた選択トランジスタと、
   前記選択トランジスタに電気的に接続された第２配線とをさらに備え、
   前記消去部は、前記第１配線に前記第１電圧を印加し、前記第２配線に前記第１電圧と異なる第２電圧を印加することで発生する電流により、前記メモリセルトランジスタに記憶されたデータを消去する、
   請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記第１配線はソース線であり、前記第２配線はソース側選択線である、請求項４に記載の半導体記憶装置。
6. 前記第１配線はビット線であり、前記第２配線はドレイン側選択線である、請求項４に記載の半導体記憶装置。
7. 前記複数のメモリセルトランジスタは、
   基板の上方に互いに離間して積層された複数のワード線と、
   前記ワード線内に設けられた電荷蓄積層と、
   前記ワード線内に前記電荷蓄積層を介して設けられた半導体層とを含み、
   前記第１配線は、前記半導体層と電気的に接続されている、請求項１に記載の半導体記憶装置。
8. 前記第１配線は、前記基板と前記ワード線との間に設けられている、請求項７に記載の半導体記憶装置。
9. 前記第１配線は、前記ワード線の上方に設けられている、請求項７に記載の半導体記憶装置。
10. 第１電圧を消去部により生成し、
    複数のメモリセルトランジスタに電気的に接続された第１配線に前記消去部により前記第１電圧を印加して、前記メモリセルトランジスタに記憶されたデータを消去する、
    ことを含み、
    前記消去部は、前記第１電圧が、第１値に上昇し、前記第１値から第２値へと低下し、前記第２値に維持する、ように前記第１電圧を印加する、
    半導体記憶装置の制御方法。

Images