TWI649752B - Semiconductor memory device - Google Patents

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TWI649752B
TWI649752B TW106146446A TW106146446A TWI649752B TW I649752 B TWI649752 B TW I649752B TW 106146446 A TW106146446 A TW 106146446A TW 106146446 A TW106146446 A TW 106146446A TW I649752 B TWI649752 B TW I649752B
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鎌田義彦
安彦尚文
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Abstract

實施形態提供一種可高速地動作之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1及第2記憶胞，其等連接於第1字元線；第1及第2感測放大器，其等分別包含第1及第2電晶體；以及第1及第2位元線，其等分別連接第1記憶胞及第1電晶體間與第2記憶胞及第2電晶體間。於讀出動作中，於第1及第2感測放大器對資料進行判定時，對第1及第2電晶體之閘極施加第1電壓。對於字元線，於施加讀出電壓之前，施加高於讀出電壓之第2電壓。於對字元線施加第2電壓之期間中，對第1電晶體之閘極施加高於第1電壓之第3電壓，施加於第2電晶體之閘極之電壓低於第3電壓。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有將記憶胞三維地積層而得之NAND(Not AND，與非)型快閃記憶體。
實施形態提供一種可高速地動作之半導體記憶裝置。 實施形態之半導體記憶裝置包含第1及第2記憶胞、第1字元線、第1及第2感測放大器、以及第1及第2位元線。第1字元線連接於第1及第2記憶胞。第1及第2感測放大器分別包含第1及第2電晶體。第1位元線將第1記憶胞與第1電晶體之間連接。第2位元線將第2記憶胞與第2電晶體之間連接。於讀出動作中，於第1及第2感測放大器分別對第1及第2記憶胞中所記憶之資料進行判定時，對第1及第2電晶體之閘極施加第1電壓。對於第1字元線，於即將施加讀出電壓之前，施加高於讀出電壓之第2電壓。於對第1字元線施加第2電壓之期間中，對第1電晶體之閘極施加高於第1電壓之第3電壓，對第2電晶體之閘極施加低於第3電壓之第4電壓。
以下，參照圖式對實施形態進行說明。圖式係示意性者。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素附上相同符號。構成參照符號之字符後之數字、及構成參照符號之數字後之字符係為了將藉由包含相同字符及數字之參照符號而參照且具有相同構成之要素彼此加以區分而使用。當無需將包含相同字符及數字之參照符號所示之要素相互區分時，該等要素係藉由僅包含相同字符及數字之參照符號而參照。 [1]第1實施形態 以下，對第1實施形態之半導體記憶裝置進行說明。 [1-1]構成 [1-1-1]半導體記憶裝置10之整體構成 圖1係表示第1實施形態之半導體記憶裝置10之整體構成之一例的方塊圖。如圖1所示，半導體記憶裝置10具備記憶胞陣列11、列解碼器模組12A及12B、感測放大器模組13、輸入輸出電路14、暫存器15、邏輯控制器16、定序器(sequencer)17、就緒/忙碌控制電路18、以及電壓產生電路19。 記憶胞陣列11包含區塊BLK0〜BLKn(n為1以上之自然數)。區塊BLK係與位元線及字元線建立關聯之複數個非揮發性記憶胞之集合，例如成為資料之刪除單位。半導體記憶裝置10例如可藉由應用MLC(Multi-Level Cell，多層記憶胞)方式，使各記憶胞記憶2位元以上之資料。 列解碼器模組12A及12B可基於位址暫存器15B中所保持之區塊位址，而選擇執行各種動作之目標區塊BLK。而且，列解碼器模組12A及12B可將自電壓產生電路19供給之電壓傳輸至所選擇之區塊BLK。關於列解碼器模組12A及12B之詳細情況將於下文進行敍述。 感測放大器模組13可將自記憶胞陣列11讀出之資料DAT經由輸入輸出電路14而輸出至外部控制器。又，感測放大器模組13可將自外部控制器經由輸入輸出電路14而接收到之寫入資料DAT傳輸至記憶胞陣列11。 輸入輸出電路14例如可與外部控制器之間收發8位元寬之輸入輸出信號I/O(I/O1〜I/O8)。例如，輸入輸出電路14係將自外部控制器接收到之輸入輸出信號I/O中所包含之寫入資料DAT傳輸至感測放大器模組13，且將自感測放大器模組13傳輸來之讀出資料DAT作為輸入輸出信號I/O而發送至外部控制器。 暫存器15包含狀態暫存器15A、位址暫存器15B及命令暫存器15C。狀態暫存器15A係例如保持定序器17之狀態資訊STS，並基於定序器17之指示而將該狀態資訊STS傳輸至輸入輸出電路14。位址暫存器15B係保持自輸入輸出電路14傳輸來之位址資訊ADD。位址資訊ADD中所包含之區塊位址、行位址及頁位址分別被用於列解碼器模組12、感測放大器模組13及電壓產生電路19。命令暫存器15C係保持自輸入輸出電路14傳輸來之命令CMD。 邏輯控制器16可基於自外部控制器接收到之各種控制信號，而控制輸入輸出電路14及定序器17。作為各種控制信號，例如使用晶片賦能信號/CE、命令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號/RE、及寫入保護信號/WP。信號/CE係用於激活半導體記憶裝置10之信號。信號CLE係將與所斷定之信號CLE並行地輸入至半導體記憶裝置10之信號為命令CMD之情況通知給輸入輸出電路14之信號。信號ALE係將與所斷定之信號ALE並行地輸入至半導體記憶裝置10之信號為位址資訊ADD之情況通知給輸入輸出電路14之信號。信號/WE及/RE分別為例如對輸入輸出電路14命令輸入輸出信號I/O之輸入及輸出之信號。信號/WP係例如用於在電源接通斷開時使半導體記憶裝置10為保護狀態之信號。 定序器17可基於命令暫存器15C中所保持之命令CMD，而控制半導體記憶裝置10整體之動作。例如，定序器17係對列解碼器模組12、感測放大器模組13及電壓產生電路19等進行控制，並執行寫入動作或讀出動作等各種動作。 就緒/忙碌控制電路18可基於定序器17之動作狀態而產生就緒/忙碌信號RBn。信號RBn係將半導體記憶裝置10為受理來自外部控制器之命令之就緒狀態亦或為未受理命令之忙碌狀態通知給外部控制器之信號。 電壓產生電路19可基於定序器17之控制而產生所需之電壓，並將所產生之電壓供給至記憶胞陣列11、列解碼器模組12、感測放大器模組13等。例如，電壓產生電路19係基於位址暫存器15B中所保持之頁位址，分別對與選擇字元線對應之信號線、及與非選擇字元線對應之信號線施加所需之電壓。 [1-1-2]記憶胞陣列11之構成 圖2係表示第1實施形態之半導體記憶裝置10中所包含之記憶胞陣列11之構成例的電路圖，且表示記憶胞陣列11內之1個區塊BLK之詳細之電路構成的一例。如圖2所示，區塊BLK例如包含串單元SU0〜SU3。 各串單元SU包含與位元線BL0〜BLm(m為1以上之自然數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0〜MT7、以及選擇電晶體ST1及ST2。 記憶胞電晶體MT具備控制閘極及電荷儲存層，可非揮發地記憶資料。各NAND串NS中所包含之記憶胞電晶體MT0〜MT7係於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。同一區塊BLK中所包含之記憶胞電晶體MT0〜MT7之控制閘極分別共通連接於字元線WL0〜WL7。再者，於以下之說明中，將每個串單元SU中連接於共通之字元線WL之複數個記憶胞電晶體MT所記憶之1位元資料之集合稱為“頁”。因此，當於1個記憶胞電晶體MT中記憶有2位元資料時，於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合係記憶2頁資料。 選擇電晶體ST1及ST2被用於各種動作時之串單元SU之選擇。與同一行位址對應之NAND串NS中所包含之選擇電晶體ST1之汲極共通連接於對應之位元線BL。串單元SU0〜SU3中所包含之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0〜SGD3。於同一區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL，選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。 於以上所說明之記憶胞陣列11之電路構成中，字元線WL0〜WL7係設置於每個區塊BLK。位元線BL0〜BLm於複數個區塊BLK間為共有。源極線SL於複數個區塊BLK間為共有。再者，各區塊BLK所包含之串單元SU之個數與各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數僅僅為一例，可設計為任意個數。字元線WL以及選擇閘極線SGD及SGS之條數係基於記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數而變更。 又，於以上所說明之記憶胞陣列11之電路構成中，藉由於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之閾值電壓而形成之閾值分佈例如成為圖3所示之分佈。圖3係表示1個記憶胞電晶體MT記憶2位元資料之情形時之閾值分佈、讀出電壓及資料分配之一例，縱軸對應於記憶胞電晶體MT之個數，橫軸對應於記憶胞電晶體MT之閾值電壓Vth。 如圖3所示，複數個記憶胞電晶體MT係基於所記憶之2位元資料而形成4個閾值分佈。將該4個閾值分佈按閾值電壓由低至高之順序稱為“ER”位準、“A”位準、“B”位準及“C”位準。就MLC方式而言，例如對“ER”位準、“A”位準、“B”位準、及“C”位準分別分配“10(Lower(低位)、Upper(高位))”資料、“11”資料、“01”資料及“00”資料。 而且，於以上所說明之閾值分佈中，於相鄰之閾值分佈之間分別設定有讀出電壓。例如，讀出電壓AR被設定於“ER”位準之最大閾值電壓與“A”位準之最小閾值電壓之間，且被用於判定記憶胞電晶體MT之閾值電壓包含於“ER”位準之閾值分佈亦或包含於“A”位準以上之閾值分佈之動作。其他讀出電壓BR及CR亦與讀出電壓AR同樣地設定。對於較最高閾值分佈中之最大閾值電壓高之電壓，設定讀出導通電壓Vread。將讀出導通電壓Vread施加至閘極之記憶胞電晶體MT不論所記憶之資料如何，均成為接通狀態。 再者，以上所說明之記憶於1個記憶胞電晶體MT之資料之位元數與針對記憶胞電晶體MT之閾值分佈之資料分配僅僅為一例，並不限定於此。例如，可將1位元或3位元以上之資料記憶於1個記憶胞電晶體MT，亦可對各閾值分佈應用其他各種資料分配。 [1-1-3]列解碼器模組12之構成 圖4係表示第1實施形態之半導體記憶裝置10中所包含之列解碼器模組12A及12B之詳細的構成例之方塊圖，且表示記憶胞陣列11中所包含之各區塊BLK與列解碼器模組12A及12B之關係。如圖4所示，列解碼器模組12A包含複數個列解碼器RDA，列解碼器模組12B包含複數個列解碼器RDB。 複數個列解碼器RDA分別對應於偶數區塊(例如BLK0、BLK2、…)而設置，複數個列解碼器RDB分別對應於奇數區塊(例如BLK1、BLK3、…)而設置。具體而言，例如對於區塊BLK0及BLK2分別關聯不同之列解碼器RDA，對於區塊BLK1及BLK3分別關聯不同之列解碼器RDB。 對於各區塊BLK，經由列解碼器RDA及RDB中之任一個而施加自電壓產生電路19供給之電壓。列解碼器RDA係自字元線WL之延伸方向之一側對偶數區塊之字元線WL施加電壓，列解碼器RDB係自字元線WL之延伸方向之另一側對奇數區塊之字元線WL施加電壓。而且，如圖4所示，對以上所說明之構成定義區域AR1及AR2。 區域AR1及AR2係於字元線WL之延伸方向(區塊BLK之延伸方向)上將記憶胞陣列11進行分割而定義之區域，區域AR1對應於字元線WL之延伸方向之一側之區域，區域AR2對應於字元線WL之延伸方向之另一側之區域。記憶胞陣列11係於區域AR1中連接有列解碼器模組12A，且於區域AR2中連接有列解碼器模組12B。於以下之說明中，將與連接有對應於各區塊BLK之列解碼器RDA或RDB之區域相距較近之區域稱為“Near(近)”，將相距較遠之區域稱為“Far(遠)”。即，例如就區塊BLK0而言，區域AR1對應於Near側，區域AR2對應於Far側。同樣地，就區塊BLK1而言，區域AR2對應於Near側，區域AR1對應於Far側。 [1-1-4]感測放大器模組13及電壓產生電路19之構成 圖5係表示第1實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細的構成例之方塊圖。如圖5所示，感測放大器模組13包含複數個感測放大器群組SAG，電壓產生電路19包含BLC驅動器DR1及DR2。 感測放大器群組SAG例如包含沿著位元線BL之延伸方向排列之感測放大器單元SAU0〜SAU7。於各感測放大器單元SAU分別連接有1條位元線BL。即，感測放大器模組13中所包含之感測放大器單元SAU之個數例如對應於位元線BL之條數。以下，將設置於區域AR1之連接於與NAND串NS對應之位元線BL之感測放大器單元SAU之集合稱為感測放大器區段SEG1，將設置於區域AR1之連接於與NAND串NS對應之位元線BL之感測放大器單元SAU之集合稱為感測放大器區段SEG2。 例如，於讀出動作中，當選擇偶數區塊時，對應於區域AR1之感測放大器單元SAU讀出設置於選擇區塊之Near側之記憶胞之資料，對應於區域AR2之感測放大器單元SAU讀出設置於選擇區塊之Far側之記憶胞之資料。同樣地，當選擇奇數區塊時，對應於區域AR1之感測放大器單元SAU讀出設置於選擇區塊之Far側之記憶胞之資料，對應於區域AR2之感測放大器單元SAU讀出設置於選擇區塊之Near側之記憶胞之資料。 BLC驅動器DR1及DR2係基於未圖示之電荷泵所產生之電壓，分別產生控制信號BLC1及BLC2。而且，BLC驅動器DR1係將所產生之控制信號BLC1供給至區段SEG1中所包含之感測放大器單元SAU，BLC驅動器DR2將所產生之控制信號BLC2供給至區段SEG2中所包含之感測放大器單元SAU。 以上所說明之各感測放大器單元SAU之詳細之電路構成例如成為圖6所示之構成。圖6係表示關於感測放大器模組13內之1個感測放大器單元SAU之詳細之電路構成的一例。如圖6所示，感測放大器單元SAU包含以可相互收發資料之方式連接之感測放大器部SA、以及鎖存電路SDL、LDL、UDL及XDL。 感測放大器部SA係例如於讀出動作中，感測被對應之位元線BL讀出之資料，並判定所讀出之資料為“0”亦或為“1”。如圖6所示，感測放大器部SA包含p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體20、n通道MOS電晶體21〜27、及電容器28。 電晶體20之一端連接於電源線，電晶體20之閘極連接於節點INV。電晶體21之一端連接於電晶體20之另一端，電晶體21之另一端連接於節點COM，對電晶體21之閘極輸入控制信號BLX。電晶體22之一端連接於節點COM，電晶體22之另一端連接於對應之位元線BL，對電晶體22之閘極輸入控制信號BLC。電晶體23之一端連接於節點COM，電晶體23之另一端連接於節點SRC，電晶體23之閘極連接於節點INV。電晶體24之一端連接於電晶體20之另一端，電晶體24之另一端連接於節點SEN，對電晶體24之閘極輸入控制信號HLL。電晶體25之一端連接於節點SEN，電晶體25之另一端連接於節點COM，對電晶體25之閘極輸入控制信號XXL。電晶體26之一端接地，電晶體26之閘極連接於節點SEN。電晶體27之一端連接於電晶體26之另一端，電晶體27之另一端連接於匯流排LBUS，對電晶體27之閘極輸入控制信號STB。電容器28之一端連接於節點SEN，對電容器28之另一端輸入時脈CLK。 鎖存電路SDL、LDL、UDL及XDL可暫時保持讀出資料，鎖存電路XDL連接於輸入輸出電路14，且被用於感測放大器單元SAU與輸入輸出電路14之間之資料之輸入輸出。如圖6所示，鎖存電路SDL具備反相器30及31、以及n通道MOS電晶體32及33。 反相器30之輸入端子連接於節點LAT，輸出端子連接於節點INV。反相器31之輸入端子連接於節點INV，輸出端子連接於節點LAT。電晶體32之一端連接於節點INV，另一端連接於匯流排LBUS，且對閘極輸入控制信號STI。電晶體33之一端連接於節點LAT，另一端連接於匯流排LBUS，且對閘極輸入控制信號STL。鎖存電路LDL、UDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同，故而省略說明。 於以上所說明之感測放大器單元SAU之構成中，對連接於電晶體20之一端之電源線施加例如半導體記憶裝置10之電源電壓即電壓Vdd，對節點SRC施加例如半導體記憶裝置10之接地電壓即電壓Vss。又，以上所說明之各種控制信號例如由定序器17產生。 再者，第1實施形態之感測放大器模組13之構成並不限定於此。例如，感測放大器單元SAU所具備之鎖存電路之個數可設計為任意個數。於此情形時，鎖存電路之個數係例如基於1個記憶胞電晶體MT所保持之資料之位元數而設計。又，於以上之說明中，列舉感測放大器單元SAU及位元線BL一一對應之情形為例，但並不限定於此。例如，亦可為複數條位元線BL經由選擇器而連接於1個感測放大器單元SAU。 [1-1-5]半導體記憶裝置10之構造 以下，對第1實施形態之半導體記憶裝置10中所包含之記憶胞陣列11、列解碼器模組12及感測放大器模組13之構造進行說明。 圖7係表示第1實施形態之記憶胞陣列11之平面佈局之一例，且表示記憶胞陣列11內之1個串單元SU0之平面佈局之一例。再者，於以下圖式中，X軸對應於字線WL之延伸方向，Y軸對應於位元線BL之延伸方向，Z軸對應於相對於基板表面之鉛垂方向。 如圖7所示，串單元SU0係設置於在X方向上延伸且在Y方向上相鄰之接觸插塞LI間。接觸插塞LI係設置於將相鄰之串單元SU間絕緣之狹縫內。即，就記憶胞陣列11而言，於未圖示之區域中，複數個接觸插塞LI排列於Y方向，於相鄰之接觸插塞LI間分別設置有串單元SU。 於此種串單元SU0之構成中，於X方向上定義有區域CR及HR。區域CR係作為實質上之資料保持區域發揮功能之區域，於區域CR設置有複數個半導體支柱MH。1個半導體支柱MH例如對應於1個NAND串NS。區域HR係用於將設置於串單元SU0之各種配線與列解碼器模組12A之間連接之區域。具體而言，於串單元SU0，例如以具有與上層導電體不重疊之部分之方式設置有作為選擇閘極線SGS發揮功能之導電體41、作為字元線WL0〜WL7分別發揮功能之8個導電體42、及作為選擇閘極線SGD發揮功能之導電體43。而且，導電體41〜43之端部係分別經由導電性之通孔接點VC而與設置於串單元SU之下部之列解碼器模組12A連接。 將以上所說明之記憶胞陣列11之截面構造之一例示於圖8及圖9。圖8及圖9係表示關於記憶胞陣列11內之1個串單元SU0之截面構造之一例，圖8係表示沿著圖7之VIII-VIII線之截面。圖9係表示沿著圖7之X方向之截面，且係抽選與區域HR之字元線WL0(導電體42)相關之構造而表示。再者，於以下之圖式中省略層間絕緣膜之圖示，圖9係省略區域CR之半導體支柱MH之構造而表示。 如圖8所示，於記憶胞陣列11，於形成於半導體基板上之P型阱區域50之上方，設置有作為源極線SL發揮功能之導電體40。於導電體40上，設置有複數個接觸插塞LI。於相鄰之接觸插塞LI間且導電體40之上方，於Z方向上依序設置有例如導電體41、8層導電體42、及導電體43。 導電體40〜43之形狀係於X方向及Y方向上擴展之板狀，接觸插塞LI之形狀係於X方向及Z方向上擴展之板狀。而且，以穿過導電體41〜43之方式設置複數個半導體支柱MH。具體而言，半導體支柱MH係以自導電體43之上表面到達導電體40之上表面之方式形成。 半導體支柱MH例如包含區塊絕緣膜45、絕緣膜(電荷儲存層)46、隧道氧化膜47及導電性之半導體材料48。具體而言，於半導體材料48之周圍設置有隧道氧化膜47，於隧道氧化膜47之周圍設置有絕緣膜46，於絕緣膜46之周圍設置有區塊絕緣膜45。再者，半導體材料48內亦可包含不同之材料。 於此種構造中，導電體41與半導體支柱MH交叉之部分作為選擇電晶體ST2發揮功能，導電體42與半導體支柱MH交叉之部分作為記憶胞電晶體MT發揮功能，導電體43與半導體支柱MH交叉之部分作為選擇電晶體ST1發揮功能。 於半導體支柱MH之半導體材料48上，設置有導電性之通孔接點BC。於通孔接點BC上，於Y方向上延伸而設置有作為位元線BL發揮功能之導電體44。於各串單元SU中，於1個導電體44連接有1個半導體支柱MH。即，於各串單元SU中，例如於排列在X方向之複數個導電體44分別連接有不同之半導體支柱MH。 如圖9所示，於區域HR中，於P型阱區域50之表面內形成有n +雜質擴散區域51及52。於擴散區域51及52間且P型阱區域50上，介隔未圖示之閘極絕緣膜而設置有導電體53。該擴散區域51及52、以及導電體53分別作為電晶體TR之源極、汲極及閘極電極發揮功能。電晶體TR包含在列解碼器模組12A中。於擴散區域51上，設置有通孔接點VC。通孔接點VC穿過導電體40〜42與導電體54連接，通孔接點VC與導電體40〜42之間係藉由絕緣膜而絕緣。導電體54係例如設置於設置有導電體43之配線層與設置有導電體44之配線層之間的配線層，且經由導電性之通孔接點HU而與對應於字元線WL0之導電體42連接。通孔接點HU與半導體支柱MH之間隔係根據設置有半導體支柱MH之區域而有所不同，使用圖4進行說明之Near側及Far側係根據通孔接點HU與半導體支柱MH之距離而定義。 藉由此種構成，列解碼器模組12A可經由電晶體TR而對與字元線WL0對應之導電體42供給電壓。於半導體記憶裝置10，對應於導電體41〜43而設置有未圖示之複數個電晶體TR及導電體54，列解碼器模組12A係經由該等電晶體TR而對與各種配線對應之導電體供給電壓。再者，以下將形成有與電晶體TR之閘極電極對應之導電體53之配線層稱為配線層GC，將形成有與位元線BL對應之導電體44之配線層稱為配線層M1。 與奇數區塊BLK對應之串單元SU之平面佈局例如成為圖7所示之串單元SU0之平面佈局以Y軸為對稱軸翻轉而得者。即，單元區域CR係設置於與偶數區塊對應之引出區域HR和與奇數區塊對應之引出區域HR之間。與奇數區塊BLK對應之串單元SU之其他構造和與偶數區塊對應之串單元SU之構造相同，故而省略說明。 再者，第1實施形態之記憶胞陣列11之構造並不限定於以上所說明之構造。例如，於上述說明中，選擇閘極線SGS及SGD分別包含1層導電體41及43，但選擇閘極線SGS及SGD亦可包含複數層導電體。又，1個半導體支柱MH所穿過之導電體42之個數並不限定於此。例如藉由將1個半導體支柱MH所穿過之導電體42之個數設為9個以上，可將1個NAND串NS中所包含之記憶胞電晶體MT之個數設為9個以上。 其次，使用圖10對感測放大器模組13之截面構造進行說明。圖10表示感測放大器模組13中所包含之形成有電晶體22之閘極電極之區域之截面構造的一例。如圖10所示，於P型阱區域50上，介隔未圖示之閘極絕緣膜而設置有作為電晶體22之閘極電極發揮功能之導電體55A及55B。 導電體55A及55B係設置於配線層GC，導電體55A係於X方向上遍及區域AR1延伸，導電體55B係於X方向上遍及區域AR2延伸。導電體55A與導電體55B之間係藉由狹縫ST而絕緣。於導電體55A之端部上設置有通孔接點TRC，於該通孔接點TRC上設置有導電體56A。於導電體55B之端部上設置有通孔接點TRC，於該通孔接點TRC上設置有導電體56B。導電體56A及56B例如形成於較配線層M1更靠上層之配線層M2。 而且，導電體56A及56B係於未圖示之區域中分別連接於BLC驅動器DR1及DR2。即，BLC驅動器DR1係經由導電體56A及通孔接點TRC而對導電體55A施加與控制信號BLC1對應之電壓，BLC驅動器DR2係經由導電體56B及通孔接點TRC而對導電體55B施加與控制信號BLC2對應之電壓。再者，以導電體55與導電體56之間經由1個通孔接點TRC而連接之情形為例進行說明，但並不限定於此。例如，導電體55與導電體56之間亦可經由複數個通孔接點TRC而連接。 [1-2]動作 第1實施形態之半導體記憶裝置10係於讀出動作中執行突跳動作。所謂突跳動作係指暫時先將驅動器之驅動電壓設定為高於目標電壓值之值，於經過固定時間後降低為目標電壓值之電壓施加方法。突跳動作例如係對字元線WL或控制信號BLX及BLC執行。例如，當對控制信號BLX及BLC執行突跳動作時，對位元線BL之電流之供給量增加，位元線BL被充電。再者，以下，於突跳動作時，將於施加目標電壓之前所施加之高於目標電壓之電壓稱為突跳電壓，將目標電壓與突跳電壓之差量稱為突跳量。 而且，於第1實施形態中，當對控制信號BLC執行突跳動作時，根據選擇偶數區塊亦或選擇奇數區塊，控制信號BLC1及BLC2之控制方法變化。 圖11係表示對字元線WL執行突跳動作之期間之控制信號BLC1及BLC2之控制方法的一例。如圖11所示，當選擇區塊為偶數區塊時，定序器17對於控制信號BLC1執行突跳動作，對於控制信號BLC2不執行突跳動作。另一方面，當選擇區塊為奇數區塊時，定序器17對於控制信號BLC2執行突跳動作，對於控制信號BLC1不執行突跳動作。 即，半導體記憶裝置10之定序器17例如以如下方式控制BLC驅動器DR1及DR2，即，對供給至與Near側對應之感測放大器區段SEG之控制信號BLC執行突跳動作，對供給至與Far側對應之感測放大器區段SEG之控制信號BLC不執行突跳動作。 將此種第1實施形態之半導體記憶裝置10之讀出動作時之波形的一例示於圖12中。圖12係表示選擇偶數區塊之情形時，與該區塊BLK對應之所選擇之字元線WL之波形、分別與Near側及Far側對應之位元線BL之波形、及各種控制信號之波形之一例。又，關於圖12所示之字元線WL之波形係實線對應於與Near側對應之波形，虛線對應於與Far側對應之波形，關於控制信號BLC之波形係實線對應於控制信號BLC1之波形，虛線對應於控制信號BLC2之波形。再者，於以下之說明中，當無需對控制信號BLC1及BLC2加以區分時，將控制信號BLC1及BLC2之動作彙總記載為控制信號BLC之動作。 再者，於以下之說明中，被輸入各種控制信號之N通道MOS電晶體係當對閘極施加“H”位準之電壓時成為接通狀態，當對閘極施加“L”位準之電壓時成為斷開狀態。又，將與所選擇之字元線WL對應之記憶胞電晶體MT稱為選擇記憶胞。 如圖12所示，於時刻t0之前之初始狀態下，例如將字元線WL以及控制信號BLX及BLC1之電壓設為電壓Vss，將控制信號HLL、XXL及STB之電壓設為“L”位準，將位元線BL之電壓設為電壓Vss。 當於時刻t0開始讀出動作時，列解碼器模組12A對所選擇之字元線WL施加例如讀出導通電壓Vread。與Far側相比，Near側之字元線WL之電壓變化更快。 又，定序器17係將控制信號BLX之電壓設為電壓VblxL，且將控制信號BLC之電壓設為電壓VblcL。於是，被施加電壓Vread之記憶胞電晶體MT、被施加電壓VblxL之電晶體21及被施加電壓VblcL之電晶體22成為接通狀態。藉此，自感測放大器模組13對位元線BL供給電流，位元線BL之電壓上升至電壓VBLL為止。 於時刻t1，定序器17係將控制信號BLX之電壓設為電壓Vblx，將控制信號BLC之電壓設為電壓Vblc，將控制信號HLL設為“H”位準。電壓Vblx高於電壓VblxL，電壓Vblc高於電壓VblcL。此時，定序器17例如亦可對控制信號BLX及BLC執行突跳動作。於此情形時，對控制信號BLX及BLC暫時施加例如較所需之電壓高出電壓BLkick之電壓。由於閘極之電壓已上升之電晶體21及22流通更多電流，故而位元線BL之電壓上升。當選擇記憶胞成為接通狀態時，位元線BL之電壓成為電壓VBLon，當成為斷開狀態時，位元線BL之電壓成為較電壓VBLon高之電壓VBLoff。當控制信號HLL成為“H”位準時，電晶體24成為接通狀態且節點SEN被充電，當節點SEN之充電完成時，定序器17使控制信號HLL為“L”位準。 於時刻t2，定序器17係使控制信號XXL為“H”位準。當控制信號XXL成為“H”位準時，節點SEN之電位基於選擇記憶胞之狀態而發生變化。繼而，定序器17係將控制信號STB設為“H”位準，並基於節點SEN之狀態而判定選擇記憶胞之閾值電壓是否為電壓AR以上，將判定結果保持於感測放大器單元SAU內之鎖存電路。其後，定序器17使控制信號XXL為“L”位準。 於時刻t3，列解碼器模組12A係對字元線WL施加例如讀出電壓CR。此時，對字元線WL以及控制信號BLX及BLC1應用突跳動作。具體而言，列解碼器模組12A係對所選擇之字元線WL暫時施加突跳電壓CR＋CGkick。該突跳電壓CR＋CGkick係例如表示為字元線WL之Near側之電壓。另一方面，字元線WL之Far側之電壓因配線之RC(Resistance Capacitance，電阻電容)延遲，例如不超過電壓CR而上升至電壓CR為止。再者，突跳量CGkick之大小可設定為任意之數值。 於對所選擇之字元線WL施加突跳電壓之期間中，定序器17例如使控制信號BLX之電壓暫時上升電壓BLkick，且使控制信號BLC1之電壓暫時上升較電壓BLkick高之電壓BLkickh，且將控制信號BLC2之電壓維持於電壓Vblc。 若與Near側對應之選擇記憶胞之閾值電壓未達電壓CR，被施加突跳電壓之選擇記憶胞維持接通狀態，或自斷開狀態變化為接通狀態，故而位元線BL之電壓成為電壓VBLon。另一方面，若與Near側對應之選擇記憶胞之閾值電壓為電壓CR以上，由於字元線WL之Near側之電壓高於電壓CR，故而有對應之記憶胞誤接通(false on)之情形。所謂誤接通表示具有較特定之讀出電壓更高之閾值電壓之記憶胞電晶體MT因突跳電壓而意外地成為接通狀態之現象。此時會有位元線BL之電壓下降之情況，但由於因針對控制信號BLX及BLC1之突跳動作而導致對位元線BL之電流之供給量增加，故而位元線BL之電壓在短時間內恢復為電壓VBLoff。 若與Far側對應之選擇記憶胞之閾值電壓未達電壓CR，被施加電壓CR之選擇記憶胞維持接通狀態，或自斷開狀態變化為接通狀態，故而位元線BL之電壓成為電壓VBLon。另一方面，若與Far側對應之選擇記憶胞之閾值電壓為電壓CR以上，字元線WL之Far側之電壓例如不超過電壓CR，故而抑制對應之選擇記憶胞發生誤接通。即，當與Far側對應之選擇記憶胞之閾值電壓為電壓CR以上時，對應之位元線BL之電壓維持電壓VBLoff。時刻t3之控制信號HLL之動作與時刻t1之控制信號HLL之動作相同。 於時刻t4，定序器17將控制信號XXL設為“H”位準。當控制信號XXL成為“H”位準時，節點SEN之電位基於選擇記憶胞之狀態而變化。繼而，定序器17將控制信號STB設為“H”位準，基於節點SEN之狀態而判定選擇記憶胞之閾值電壓是否為電壓CR以上，且將判定結果保持於感測放大器單元SAU內之鎖存電路。其後，定序器17將控制信號XXL設為“L”位準。 於時刻t5，列解碼器模組12A及定序器17使字元線WL、以及控制信號BLX及BLC恢復為初始狀態，結束該頁之讀出動作。 於以上所說明之讀出動作中，選擇奇數區塊之情形時之動作係與列解碼器模組12B執行列解碼器模組12A之動作、且將控制信號BLC1之動作與控制信號BLC2之動作調換後的動作相同，故而省略說明。 [1-3]第1實施形態之效果 根據以上所說明之第1實施形態之半導體記憶裝置10，可將讀出動作高速化。以下，對第1實施形態之半導體記憶裝置10之詳細之效果進行說明。 於將記憶胞三維地積層而成之半導體記憶裝置中，例如，如圖7及圖8所示，使用形成為板狀之導電體42作為字元線WL。此種構造之字元線WL有RC延遲變大之傾向，當自字元線WL之一端施加電壓時，距離驅動器較近之區域(Near側)與距離驅動器較遠之區域(Far側)有電壓之上升速度不同之情況。因此，有時為了輔助電壓上升速度相對較慢之字元線WL之Far側之電壓上升，半導體記憶裝置會執行例如突跳動作。 此處，使用圖13對第1實施形態之比較例之半導體記憶裝置之讀出動作的一例進行說明。圖13係表示Near側及Far側之字元線WL之波形、各種控制信號及位元線BL之波形之一例，且相對於使用圖12所說明之讀出動作之波形，不同點在於，於Near側與Far側使用共通之控制信號BLC。 如圖13所示，當於時刻t3執行字元線WL之突跳動作時，字元線WL之Near側之電壓高於電壓CR。於是，當與Near側對應之選擇記憶胞之閾值電壓為電壓CR以上時，對應之記憶胞誤接通。與誤接通之記憶胞對應之位元線BL之電壓下降(過放電)，且利用藉由控制信號BLC之突跳動作所進行之位元線BL之充電，恢復為電壓VBLoff。考慮到該過放電之影響之位元線BL之穩定時間可實現控制信號BLC之突跳量越大則越短。 另一方面，於時刻t3，字元線WL之Far側之電壓不超過電壓CR而達到電壓CR。當與Far側對應之選擇記憶胞之閾值電壓未達電壓CR時，與自斷開狀態變化為接通狀態之記憶胞對應之位元線BL自電壓VBLoff下降至電壓VBLon。此時，受到控制信號BLC之突跳動作之影響，對應之位元線BL被充電(過充電)，故而位元線BL之電壓例如於針對控制信號BLC之突跳動作結束之後下降至電壓VBLon。考慮到該過充電之影響之位元線BL之穩定時間可實現控制信號BLC之突跳量越小則越短。 如此，當對字元線WL執行突跳動作時，於Near側與Far側，最適於控制信號BLC之突跳量不同。但，於比較例中，由於在Near側與Far側使用共通之控制信號BLC，故而Near側之過放電之影響與Far側之過充電之影響折衷。因此，對於比較例之針對控制信號BLC之突跳動作，例如以與Near側對應之位元線BL和與Far側對應之位元線BL分別成為相同程度之穩定時間之方式，應用較最適於Near側之控制信號BLC之突跳量BLkickh小之突跳量BLkick。 與此相對，就第1實施形態之半導體記憶裝置10而言，與字元線WL之Near側對應之感測放大器單元SAU和與字元線WL之Far側對應之感測放大器單元SAU中使用不同之控制信號BLC。而且，第1實施形態之半導體記憶裝置10係以如下方式進行控制：當於讀出動作中對字元線WL執行突跳動作時，例如對供給至與字元線WL之Near側對應之感測放大器單元SAU之控制信號BLC執行突跳動作，且不對供給至與字元線WL之Far側對應之感測放大器單元SAU之控制信號BLC執行突跳動作。 藉此，第1實施形態之半導體記憶裝置10例如可對與Near側對應之控制信號BLC應用較通常之突跳動作高之突跳電壓，故而可抑制與Near側對應之位元線BL之過放電。又，第1實施形態之半導體記憶裝置10例如不對與Far側對應之控制信號BLC執行突跳動作，故而可抑制與Far側對應之位元線BL之過充電。因此，第1實施形態之半導體記憶裝置10可使對字元線WL執行突跳動作時之位元線BL之電壓之穩定時間變短，且可使讀出動作高速化。 再者，於以上之說明中，以當對字元線WL執行突跳動作時，利用與Near側對應之BLC驅動器DR1執行突跳動作，且不利用與Far側對應之BLC驅動器DR2執行突跳動作之情形為例進行了說明，但並不限定於此。例如，亦可利用與Near側對應之BLC驅動器DR1、及與Far側對應之BLC驅動器DR2一起執行突跳動作，且對突跳量設定差。於此情形時，例如將與Near側對應之BLC驅動器DR1之突跳電壓設定得高於與Far側對應之BLC驅動器DR2之突跳電壓。即使於此種情形時，半導體記憶裝置10亦可獲得與以上所說明之效果相同之效果。 [2]第2實施形態 第2實施形態之半導體記憶裝置10係將感測放大器模組13分為3個區域，針對每個區域對控制信號BLC進行控制。以下，關於第2實施形態之半導體記憶裝置10，說明與第1實施形態不同之方面。 [2-1]構成 圖14係表示第2實施形態之半導體記憶裝置10中所包含之記憶胞陣列11及列解碼器模組12之構成例之方塊圖，相對於在第1實施形態中使用圖4所說明之構成，所定義之區域之範圍不同。 具體而言，如圖14所示，第2實施形態之記憶胞陣列11係於區域AR1與區域AR2之間定義有區域AR3。區域AR3例如係以與偶數區塊BLK之列解碼器RDA相距之距離和與奇數區塊BLK之列解碼器RDB相距之距離相同之方式設置。即，於各區塊BLK中，區域AR3之位置例如係以與對應之列解碼器RD相距之距離包含“Near”與“Far”之中間位置之方式定義。 圖15係表示第2實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細之構成例之方塊圖，相對於在第1實施形態中使用圖5所說明之構成，感測放大器模組13進而包含感測放大器區段SEG3，電壓產生電路19進而包含BLC驅動器DR3。 如圖15所示，區段SEG3係設置於區段SEG1與區段SEG3之間。區段SEG3中所包含之感測放大器單元SAU係連接於與設置於區域AR3之NAND串NS對應之位元線BL。BLC驅動器DR3係基於未圖示之電荷泵所產生之電壓，而產生控制信號BLC3。繼而，BLC驅動器DR3係將所產生之控制信號BLC3供給至區段SEG3中所包含之感測放大器單元SAU。 圖16係第2實施形態之半導體記憶裝置10中所包含之感測放大器模組13的截面構造之一例之圖，相對於在第1實施形態中使用圖10所說明之構成，追加有與區域AR3對應之構成。 具體而言，如圖16所示，於第2實施形態中，於P型阱區域50上，介隔未圖示之閘極絕緣膜而設置有導電體55C。導電體55C係於X方向上遍及區域AR3延伸，且於配線層GC中配置於導電體55A及55B之間。導電體55C與導電體55A及55B之間分別藉由狹縫ST而絕緣。於導電體55C上設置有通孔接點TRC，於該通孔接點TRC上設置有導電體56C。導電體56C例如形成於配線層M2，於未圖示之區域與BLC驅動器DR3連接。即，BLC驅動器DR3係經由導電體56C及通孔接點TRC，對導電體55C施加與控制信號BLC3對應之電壓。第2實施形態之半導體記憶裝置10之其他構成與第1實施形態之半導體記憶裝置10之構成相同，故而省略說明。 [2-2]動作 第2實施形態之半導體記憶裝置10之讀出動作和對第1實施形態之半導體記憶裝置10之讀出動作追加與感測放大器區段SEG3對應之動作而得者相同。具體而言，第2實施形態之半導體記憶裝置10係與第1實施形態之半導體記憶裝置10同樣地，於對字元線WL執行突跳動作之期間，針對每個感測放大器區段SEG對控制信號BLC之突跳動作之有無進行控制。第2實施形態之每個區段SEG之突跳動作之控制方法的一例係示於圖17。 如圖17所示，當選擇區塊為偶數區塊BLK時，對於控制信號BLC1執行突跳動作，對於控制信號BLC2及BLC3不執行突跳動作。另一方面，當選擇區塊為奇數區塊時，對於控制信號BLC2執行突跳動作，對於控制信號BLC1及BLC3不執行突跳動作。即，半導體記憶裝置10之定序器17係以如下方式控制BLC驅動器DR1〜DR3，即，對與選擇區塊之Near側之字元線WL對應之區段SEG執行突跳動作，不對與選擇區塊之Far側之字元線WL對應之區段SEG、及與區塊BLK之中央部之字元線WL對應之區段SEG3執行突跳動作。第2實施形態之半導體記憶裝置10之其他動作與第1實施形態之半導體記憶裝置10之動作相同，故而省略說明。 [2-3]第2實施形態之效果 如上所述，第2實施形態之半導體記憶裝置10係與第1實施形態之半導體記憶裝置10同樣地，控制與對應於Near側或Far側之區段SEG1及SEG2對應之控制信號BLC，進而控制區段SEG1與區段SEG2之間之區段SEG3之控制信號BLC3。具體而言，第2實施形態之半導體記憶裝置10例如可以如下方式控制BLC驅動器DR3，即，對於與區段SEG3對應之控制信號BLC3，進行與Near側及Far側中之任一側相同之動作。 如此，第2實施形態之半導體記憶裝置10可根據與列解碼器模組12相距之距離，較第1實施形態更細緻地控制突跳動作之有無。因此，第2實施形態之半導體記憶裝置10可與第1實施形態同樣地使對字元線WL執行突跳動作時之位元線BL之電壓之穩定時間變短，且可使讀出動作高速化。 再者，於以上之說明中，以於讀出動作中對與區段SEG3對應之控制信號BLC3進行與Near側及Far側中之任一側相同之動作之情形為例進行說明，但並不限定於此。例如，定序器17亦可不依存於選擇區塊地對控制信號BLC3執行突跳動作，且使針對控制信號BLC3之突跳動作時之突跳量未達與Near側之區段SEG對應之控制信號BLC之突跳量。即使於此種情形時，第2實施形態之半導體記憶裝置10亦可獲得以上所說明之效果。 [3]第3實施形態 第3實施形態之半導體記憶裝置10係藉由於供給控制信號BLC之配線設置可變電阻部，而調整每個感測放大器區段之控制信號BLC之突跳量。以下，對於第3實施形態之半導體記憶裝置10，說明與第1及第2實施形態不同之方面。 [3-1]構成 圖18係表示第3實施形態之半導體記憶裝置10中所包含之記憶胞陣列11及列解碼器模組12之構成例之方塊圖，且相對於在第1實施形態中使用圖4所說明之構成，所定義之區域之範圍不同。 具體而言，如圖18所示，對於第2實施形態之記憶胞陣列11，定義區域AR1〜AR5。具體而言，區域AR1〜AR5係沿著區塊BLK之延伸方向定義之區域，區域AR1對應於列解碼器模組12A側之區域，區域AR5對應於列解碼器模組12B側之區域。即，例如於區塊BLK0中，區域AR1對應於Near側，區域AR5對應於Far側。同樣地，於區塊BLK1中，區域AR5對應於Near側，區域AR1對應於Far側。 圖19係第3實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細的構成例之方塊圖。如圖19所示，於第3實施形態中，感測放大器模組13例如包含感測放大器區段SEG1〜SEG5、選擇電晶體60及61、以及可變電阻部62A〜62D。 感測放大器群組SAG1〜SAG5分別包含感測放大器單元SAU，該放大器單元SAU係連接於與設置於區域AR1〜AR5之NAND串NS對應之位元線BL。對選擇電晶體60之一端，藉由BLC驅動器DR1而供給控制信號BLC1，對選擇電晶體61之一端，藉由BLC驅動器DR2而供給控制信號BLC2。對選擇電晶體60及61之閘極分別輸入控制信號SELL及SELR。於選擇電晶體60之另一端與選擇電晶體61之另一端之間，串聯連接有可變電阻部62A〜62D。可變電阻部62A包含在節點ND1及ND2間並聯連接之電晶體63A及電阻元件64A。可變電阻部62B包含在節點ND2及ND3間並聯連接之電晶體63B及電阻元件64B。可變電阻部62C包含在節點ND3及ND4間並聯連接之電晶體63C及電阻元件64C。可變電阻部62D包含在節點ND4及ND5間並聯連接之電晶體63D及電阻元件64D。對於電晶體63A〜63D之閘極，分別輸入控制信號S1〜S4。 於以上之構成中，就第3實施形態之感測放大器模組13而言，節點ND1〜ND5之電壓分別以區段SEG1〜SEG5之控制信號BLC之形式被供給至區段SEG1〜SEG5內之感測放大器單元SAU。又，以上所說明之各種控制信號例如由定序器17產生。 [3-2]動作 第3實施形態之半導體記憶裝置10之讀出動作之各種控制信號的波形係與於第1實施形態中使用圖12所說明之各種控制信號的波形相同。即，於第3實施形態中，定序器17係與第1實施形態之和Near側之字元線WL對應之區段SEG同樣地，對控制信號BLC進行控制。 而且，於第3實施形態之讀出動作中，定序器17係基於所選擇之區塊BLK而變更施加控制信號BLC之方向，且基於所選擇之字元線WL之位址而調整每個區段SEG之突跳量。於以下之說明中，將複數條字元線WL分類為2個群組，例如，複數條字元線WL被分類為RC(Resistor Capacitor，電阻電容)時間常數相對大之第1群組、及RC時間常數相對小之第2群組。 將第3實施形態之突跳動作之控制方法之一例示於圖20。再者，於以下之說明中，於讀出動作時，定序器17係將控制信號S1〜S4維持於“H”位準，於突跳動作時以如下所示之方式對控制信號S1〜S4進行控制。 如圖20所示，當選擇區塊為偶數區塊時，定序器17使控制信號SELL及SELR分別為“H”位準及“L”位準，且使電晶體60及61分別為接通狀態及斷開狀態。於是，控制信號BLC1經由電晶體60而被供給至感測放大器模組13內之各模組。進而，當選擇第1群組之字元線WL時，定序器17例如使控制信號S1、S2、S3及S4分別為“H”位準、“H”位準、“L”位準及“L”位準，且使電晶體63A及63B為接通狀態，使電晶體63C及63D為斷開狀態。於是，經由電晶體60所供給之控制信號BLC1係於可變電阻部62A及62B中分別經過電晶體63A及63B，於可變電阻部62C及62D中分別經過電阻元件64C及64D。另一方面，當選擇第2群組之字元線WL時，定序器17例如使控制信號S1、S2、S3及S4分別為“H”位準、“L”位準、“L”位準及“L”位準，且使電晶體63A為接通狀態，使電晶體63B、63C及63D為斷開狀態。於是，經由電晶體60所供給之控制信號BLC係於可變電阻部62A中經過電晶體63A，於可變電阻部62B、62C及62D中分別經過電阻元件64B、64C及64D。 當選擇區塊為奇數區塊時，定序器17使控制信號SELL及SELR分別為“L”位準及“H”位準，且使電晶體60及61分別為斷開狀態及接通狀態。於是，控制信號BLC2經由電晶體61被供給至感測放大器模組13內之各模組。進而，當選擇第1群組之字元線WL時，定序器17例如使控制信號S1、S2、S3及S4分別為“L”位準、“L”位準、“H”位準及“H”位準，且使電晶體63C及63D為接通狀態，使電晶體63A及63B為斷開狀態。於是，經由電晶體61而供給之控制信號BLC2係於可變電阻部62D及62C中分別經過電晶體63D及63C，於可變電阻部62B及62A中分別經過電阻元件64B及64A。另一方面，當選擇第2群組之字元線WL時，定序器17例如使控制信號S1、S2、S3及S4分別為“L”位準、“L”位準、“L”位準及“H”位準，且使電晶體63D為接通狀態，使電晶體63A、63B及63C為斷開狀態。於是，經由電晶體61所供給之控制信號BLC2在可變電阻部62D中經過電晶體63D，於可變電阻部62C、62B及62A中分別經過電阻元件64C、64B及64A。 如上所述，當選擇區塊為偶數區塊時，經由電晶體60對自節點ND1朝向節點ND5之方向供給控制信號BLC1，當選擇區塊為奇數區塊時，經由電晶體61對自節點ND5朝向節點ND1之方向供給控制信號BLC2。而且，基於所選擇之字元線WL之位址而變更節點ND1〜ND5間之控制信號BLC之路徑。 圖21係表示於第3實施形態之半導體記憶裝置10之讀出動作中選擇偶數區塊及第1群組之字元線WL之情形時之波形的一例，且表示Near側及Far側之字元線WL之波形、節點ND1〜ND5之控制信號BLC1之波形、及控制信號STB之波形。 如圖21所示，Near側及Far側之字元線WL之波形、及控制信號STB之波形係與於第1實施形態中使用圖12所說明之波形相同。節點ND1之控制信號BLC1之波形係與於第1實施形態中使用圖12所說明之控制信號BLC1之波形相同。節點ND2之控制信號BLC1之波形係因自節點ND1經由電晶體63A供給信號而衰減，時刻t3之突跳量變小。節點ND3之控制信號BLC1之波形係因自節點ND2經由電晶體63B供給信號而衰減，時刻t3之突跳量進一步變小，例如突跳動作之影響消失。節點ND4及ND5之控制信號BLC1之波形係因經由電晶體63C及63D供給信號，而例如與節點ND3之控制信號BLC1之波形相同。如此，控制信號BLC係於各節點ND使突跳量變化，且被供給至對應之區段SEG之感測放大器單元SAU。第3實施形態之半導體記憶裝置10之其他動作係與第1實施形態之半導體記憶裝置10之動作相同，故而省略說明。 再者，於以上之說明中，列舉於讀出動作時定序器17將控制信號S1〜S4維持於“H”位準，且於突跳動作時對控制信號S1〜S4進行控制之情形為例，但並不限定於此。例如，定序器17亦可於整個讀出動作中，如圖20所示般對控制信號S1〜S4進行控制。 [3-3]第3實施形態之效果 如上所述，第3實施形態之半導體記憶裝置10與第1實施形態之半導體記憶裝置10相比被分割為更細小之感測放大器區段SEG，基於所選擇之區塊BLK之位址而變更施加控制信號BLC之方向。具體而言，例如定序器17係當選擇偶數區塊時，以自與字元線WL相同之方向供給控制信號BLC之方式，使電晶體60及61分別成為接通狀態及斷開狀態。 又，第3實施形態之感測放大器模組13包含可變電阻部62A〜62D，基於所選擇之字元線WL之特性而調整各區段SEG之控制信號BLC之突跳量。具體而言，定序器17係於Near側之區域中使可變電阻部62內之電晶體63為斷開狀態，於Far側之區域中使可變電阻部62內之電晶體63為接通狀態。當電晶體63為斷開狀態時，控制信號BLC經過電阻元件64，因此衰減且突跳量減少，當電晶體63為接通狀態時，控制信號BLC經過電晶體63，因此得以抑制電壓之變化。 藉此，第3實施形態之半導體記憶裝置10可調整供給至各區段SEG之控制信號BLC之突跳量。因此，第3實施形態之半導體記憶裝置10可與第1及第2實施形態同樣地，使對字元線WL執行突跳動作時之位元線BL之電壓之穩定時間變短，且使讀出動作高速化。 再者，於以上之說明中，以將記憶胞陣列11分成區域AR1〜AR5，且感測放大器模組13包含4個可變電阻部62之情形為例進行了說明，但並不限定於此。例如，感測放大器模組13所包含之可變電阻部62之個數係基於記憶胞陣列11中被分割控制之區域AR之個數而設計。 又，於以上說明中以使用BLC驅動器DR1及DR2之情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置10亦可藉由控制連接於共通之BLC驅動器DR之電晶體60及61，而變更對感測放大器模組13供給控制信號BLC之方向。 [4]第4實施形態 第4實施形態之半導體記憶裝置10係於感測放大器模組13內共有供給控制信號BLC之配線，且自所排列之感測放大器群組SAG之一方及另一方施加不同之控制信號BLC。以下，對於第4實施形態之半導體記憶裝置10，說明與第1〜第3實施形態不同之方面。 [4-1]構成 圖22係第4實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細的構成例之方塊圖，相對於在第1實施形態中使用圖5所說明之構成，BLC驅動器DR1及DR2共通連接於感測放大器模組13內之感測放大器單元SAU。 具體而言，如圖22所示，例如藉由與位元線BL交叉之方向之配線，而將各感測放大器群組SAG之感測放大器單元SAU0〜SAU7分別共通連接。而且，該等配線之一端共通連接於BLC驅動器DR1，另一端共通連接於BLC驅動器DR2。換言之，對感測放大器模組13內之各感測放大器單元SAU供給控制信號BLC之配線之一端連接於BLC驅動器DR1，另一端連接於BLC驅動器DR2。而且，BLC驅動器DR1係自感測放大器模組13之一方施加與控制信號BLC1對應之電壓，BLC驅動器DR2係自感測放大器模組13之另一方施加與控制信號BLC2對應之電壓。 圖23係第4實施形態之半導體記憶裝置10中所包含之感測放大器模組13的截面構造之一例之圖，於在第1實施形態中使用圖10所說明之構成中，導電體55及56一體地形成。 具體而言，如圖23所示，於配線層GC中一體地形成有導電體55，於配線層M2中一體地形成有導電體56，於導電體55與導電體56之間設置有複數個通孔接點TRC。而且，於未圖示之區域中，導電體56之一端連接於BLC驅動器DR1，導電體56之另一端連接於BLC驅動器DR1。而且，自導電體56之一端及另一端分別施加與控制信號BLC1及BLC2對應之電壓，該電壓係經由通孔接點TRC而被施加至導電體55。由於第4實施形態之半導體記憶裝置10之其他構成與第1實施形態之半導體記憶裝置10之構成相同，故而省略說明。 [4-2]動作 第4實施形態之半導體記憶裝置10係與第1實施形態中使用圖11所說明之半導體記憶裝置10之動作同樣地，基於所選擇之區塊BLK而對控制信號BLC1及BLC2之突跳動作之有無進行控制。具體而言，例如當選擇區塊為偶數區塊時，對於控制信號BLC1執行突跳動作，對於控制信號BLC2不執行突跳動作。另一方面，當選擇區塊為奇數區塊時，對於控制信號BLC2執行突跳動作，對於控制信號BLC1不執行突跳動作。 圖21係表示於第4實施形態之半導體記憶裝置10之讀出動作中選擇偶數區塊及第1群組之字元線WL之情形時的波形之一例，且表示Near側及Far側之字元線WL之波形、控制信號BLC1及BLC2之波形、及控制信號STB之波形。 如圖21所示，Near側及Far側之字元線WL之波形與控制信號STB之波形係與於第1實施形態中使用圖12所說明之波形相同。控制信號BLC1之波形係與於第1實施形態中使用圖12所說明之控制信號BLC1之波形相同，控制信號BLC2之波形係與於第1實施形態中使用圖12所說明之控制信號BLC2之波形相同。而且，於第4實施形態之半導體記憶裝置10中，於在時刻t3對字元線WL執行突跳動作時，BLC驅動器DR1暫時施加比電壓Vblc高出電壓BLkickh之電壓，BLC驅動器DR2維持電壓Vblc。由於第4實施形態之半導體記憶裝置10之其他動作與第1實施形態之半導體記憶裝置10之動作相同，故而省略說明。 [4-3]第4實施形態之效果 如上所述，第4實施形態之半導體記憶裝置10包含BLC驅動器DR1及DR2，該BLC驅動器DR1及DR2可自對感測放大器模組12供給控制信號BLC之配線之一端及另一端分別施加電壓。而且，BLC驅動器DR1及DR2係於執行字元線WL之突跳動作時，自該配線之一端及另一端施加不同之電壓。 具體而言，第4實施形態之半導體記憶裝置10係以如下方式進行控制，即，於字元線WL之突跳動作時，例如於自Near側施加控制信號BLC之BLC驅動器DR中執行突跳動作，於自Far側施加控制信號BLC之BLC驅動器DR中不執行突跳動作。 藉此，第4實施形態之半導體記憶裝置10可與第1〜第3實施形態同樣地，對照與和列解碼器模組12相距之距離相應之字元線WL之突跳量的變化，而調整控制信號BLC之突跳量。因此，第4實施形態之半導體記憶裝置10可與第1〜第3實施形態同樣地，使執行突跳動作之情形時之位元線BL之電壓之穩定時間變短，故而可使讀出動作高速化。 [5]第5實施形態 第5實施形態之半導體記憶裝置10係當列解碼器模組12A及12B自兩側驅動各區塊BLK時，針對所設定之每個區域對控制信號BLC進行控制。以下，對於第5實施形態之半導體記憶裝置10，說明與第1〜第4實施形態不同之方面。 [5-1]構成 圖25係表示第5實施形態之半導體記憶裝置10中所包含之記憶胞陣列11及列解碼器模組12之構成例之方塊圖，相對於在第2實施形態中使用圖15所說明之構成，列解碼器模組12A及12B之構成不同。 具體而言，如圖25所示，第5實施形態之列解碼器模組12A包含與區塊BLK0〜BLKn對應之列解碼器RDA，列解碼器模組12B包含與區塊BLK0〜BLKn對應之列解碼器RDB。即，於第5實施形態中，各區塊BLK成為由列解碼器模組12A及12B自區塊BLK之兩側驅動之構成。具體而言，例如，列解碼器RDA係自與字元線WL對應之導電體42之一端側供給電壓，列解碼器RDB係自另一端側供給電壓。於以下之說明中，將於各區塊BLK中距離列解碼器RDA及RDB較近之區域稱為“Edge(邊緣)”，將包含區塊BLK之中央部分之區域稱為“Center(中心)”。即，區域AR1及AR2對應於Edge部(邊緣部)，區域AR3對應於Center部(中心部)。 圖26係表示第4實施形態之半導體記憶裝置10中所包含之感測放大器模組13及電壓產生電路19之詳細的構成例之方塊圖，相對於在第2實施形態中使用圖15所說明之構成，省略BLC驅動器DR3，BLC驅動器DR1及DR2與各感測放大器區段SEG之連接關係不同。 具體而言，如圖26所示，於第5實施形態中，BLC驅動器DR1係將所產生之控制信號BLC1供給至區段SEG1及SEG2中所包含之感測放大器單元SAU，BLC驅動器DR2係將所產生之控制信號BLC2供給至區段SEG3中所包含之感測放大器單元SAU。第5實施形態之半導體記憶裝置10之其他構成與第1實施形態之半導體記憶裝置10之構成相同，故而省略說明。 [5-2]動作 第5實施形態之半導體記憶裝置10係於讀出動作中對字元線WL執行突跳動作時，例如於控制信號BLC1下執行突跳動作，於控制信號BLC2下不執行突跳動作。 圖27係表示第5實施形態之半導體記憶裝置10之讀出動作之波形的一例，且表示Center部及Edge部之字元線WL之波形、控制信號BLC1及BLC2之波形及控制信號STB之波形。 如圖27所示，Center部之字元線WL之波形及控制信號BLC1之波形係與第1實施形態中使用圖12所說明之Near側之字元線WL之波形及控制信號BLC1相同，Edge部之字元線WL之波形及控制信號BLC2之波形係與第1實施形態中使用圖12所說明之Far側之字元線WL之波形及控制信號BLC2之波形相同。換言之，定序器17對於與Edge部對應之感測放大器區段SEG1及SEG2，與第1實施形態中所說明之Near側同樣地對控制信號BLC進行控制，對於與Center部對應之感測放大器區段SEG3，與第1實施形態中所說明之Far側同樣地對控制信號BLC進行控制。第5實施形態之半導體記憶裝置10之其他動作與第1實施形態之半導體記憶裝置10之動作相同，故而省略說明。 [5-3]第5實施形態之效果 如上所述，第5實施形態之半導體記憶裝置10具有由列解碼器模組12A及12B自兩側驅動字元線WL之構成。如此，當自兩側驅動字元線WL時，例如圖25所示之2個Edge部之字元線WL之波形與第1實施形態中所說明之Near側之字元線WL之波形相同，Center部之字元線WL之波形與第1實施形態中所說明之Far側之字元線WL之波形相同。 因此，於第5實施形態之半導體記憶裝置10中，當對字元線WL執行突跳動作時，定序器17係對於與Edge部對應之控制信號BLC，與第1實施形態中所說明之Near側同樣地進行控制，對於與Center部對應之控制信號BLC，與第1實施形態中所說明之Far側同樣地進行控制。 藉此，第5實施形態之半導體記憶裝置10可將Edge部及Center部之控制信號BLC之突跳量最佳化，且可將位元線BL之電壓之穩定時間縮短。因此，第5實施形態之半導體記憶裝置10可與第1實施形態同樣地，使讀出動作高速化。 再者，於以上之說明中，列舉當執行對字元線WL之突跳動作時，於Center部之控制信號BLC2下不執行突跳動作之情形為例，但並不限定於此。例如亦可為定序器17亦對控制信號BLC2執行突跳動作，且將與Center部對應之控制信號BLC2之突跳量設為小於與Edge部對應之控制信號BLC1之突跳量。即使於此種情形時，第5實施形態之半導體記憶裝置10亦可獲得以上所說明之效果。 [6]第6實施形態 第6實施形態之半導體記憶裝置10係關於第1〜第5實施形態中使突跳量變化之感測放大器模組13之構成例。以下，對於第6實施形態之半導體記憶裝置10，說明與第1〜第5實施形態之不同點。 [6-1]構成 圖28係表示第6實施形態之半導體記憶裝置中所包含之感測放大器模組13之構成例，且表示1個感測放大器單元SAU之電路構成之一例。如圖28所示，第6實施形態之感測放大器單元SAU相對於在第1實施形態中使用圖6所說明之感測放大器單元SAU之構成，感測放大器部SA之構成不同。 具體而言，第6實施形態之感測放大器模組13包含電晶體22A及22B。電晶體22A及22B係於節點COM與對應之位元線BL之間並聯連接。對電晶體22A之閘極輸入控制信號BLCa，對電晶體22B之閘極輸入控制信號BLCb。換言之，第6實施形態之感測放大器部SA構成為包含並聯連接之複數個電晶體22，且可藉由定序器17而獨立地控制該並聯連接之複數個電晶體22。 再者，關於並聯連接之複數個電晶體22，例如任一個電晶體對應於通常動作中所使用之電晶體，其他電晶體對應於僅突跳動作時所使用之電晶體。並不限定於此，亦可於通常動作時，使用並聯連接之複數個電晶體22。 [6-2]動作 於第6實施形態中，感測放大器單元SAU係藉由定序器17控制電晶體22A及22B而變更突跳量。第6實施形態之電晶體22A及22B之控制方法之一例係示於圖29。 如圖29所示，當使突跳量變大時，定序器17例如使控制信號BLCa及BLCb均為“H”位準，且使電晶體22A及22B為接通狀態。於是，流經節點COM與對應之位元線BL之間之電流量增加，故而位元線BL之充電速度變快。另一方面，當使突跳量變小時，定序器17使控制信號BLCa及BLCb分別為“H”位準及“L”位準，且使電晶體22A及22B分別為接通狀態及斷開狀態。於是，流經節點COM與對應之位元線BL之間之電流量變小，故而位元線BL之充電速度變慢。第6實施形態之半導體記憶裝置10之其他動作與第1實施形態之半導體記憶裝置10之動作相同，故而省略說明。 [6-3]第6實施形態之效果 如上所述，第6實施形態之感測放大器模組13可於字元線WL之突跳動作時，細緻地調整控制信號BLC之突跳量。藉此，第6實施形態之半導體記憶裝置10可於各種動作時，對控制信號BLC應用最佳之突跳量。 [7]變化例等 實施形態之半導體記憶裝置10包含第1及第2記憶胞＜MT，圖2＞、第1字元線＜WL，圖2＞、第1及第2感測放大器＜SAU，圖5＞、以及第1及第2位元線＜BL，圖2＞。第1字元線連接於第1及第2記憶胞。第1及第2感測放大器分別包含第1及第2電晶體＜22，圖6＞。第1位元線將第1記憶胞與第1電晶體之間連接。第2位元線將第2記憶胞與第2電晶體之間連接。於讀出動作中，於第1及第2感測放大器分別對第1及第2記憶胞中所記憶之資料進行判定時，對第1及第2電晶體之閘極施加第1電壓＜Vblc，圖12、13＞。對於第1字元線，於施加讀出電壓之前，施加高於讀出電壓之突跳電壓＜CR＋CGkick，圖12＞。對於第1電晶體之閘極，於對第1字元線施加突跳電壓之第1期間，施加高於第1電壓之第2電壓＜Vblc+BLkick，圖12＞。於第1期間施加至第2電晶體之閘極之電壓低於第2電壓＜Vblc，圖13＞。藉此，可提供可高速地動作之半導體記憶裝置。 再者，於上述實施形態中，以於讀出動作中自較低之讀出電壓開始施加之情形為例進行了說明，但並不限定於此。例如亦可如圖30所示，自較高之讀出電壓開始施加，並對記憶胞電晶體MT之閾值電壓進行判定。圖30係表示第1實施形態之變化例之半導體記憶裝置10之讀出動作之波形的一例，且表示所選擇之字元線WL、與Near側對應之控制信號BLC1、與Far側對應之控制信號BLC2及控制信號STB之波形。 如圖30所示，列解碼器模組12係對所選擇之字元線WL，於時刻t0施加讀出電壓CR，於時刻t1施加讀出電壓AR。又，由於執行突跳動作，故而對於字元線WL之Near側，於成為讀出電壓CR之前暫時施加高出電壓CGKick之電壓。另一方面，對於字元線WL之Far側，因RC時間常數之影響而直接達到讀出電壓CR。與Near側對應之控制信號BLC1於對字元線WL施加讀出電壓CR時執行突跳動作，與Far側對應之控制信號BLC2於對字元線WL施加讀出電壓CR時不執行突跳動作。而且，當施加各讀出電壓後斷定控制信號STB時，感測放大器單元SAU對記憶胞電晶體MT之閾值電壓進行判定，於時刻t3結束讀出動作。如此，上述實施形態可應用於對字元線WL執行突跳動作之所有情形。 再者，於上述實施形態中，以將所有位元線BL設為對象執行讀出動作之情形為例進行了說明，但並不限定於此。例如，半導體記憶裝置10亦可為如讀出動作分為奇數位元線與偶數位元線執行之構成。於此情形時，感測放大器模組13例如分別對應於奇數位元線與偶數位元線而設置。而且，對於分別對應於奇數位元線與偶數位元線之感測放大器模組13，例如供給不同之控制信號BLC。上述實施形態亦可應用於此種構成之半導體記憶裝置10。 再者，於上述實施形態中，以Upper頁資料之讀出動作為例進行了說明，但並不限定於此。例如，對於Lower頁資料之讀出動作，亦可應用上述實施形態中所說明之動作。又，於上述實施形態中，以針對1個記憶胞記憶2位元之資料之情形為例進行了說明，但並不限定於此。例如，亦可針對1個記憶胞記憶1位元或3位元以上之資料。即使於此種情形時，亦可執行於第1〜第6實施形態中所說明之讀出動作。 再者，於上述實施形態中，以對突跳動作中之字元線WL施加之電壓及與控制信號BLC對應之電壓之突跳量大致固定之情形為例進行了說明，但並不限定於此。例如，該等電壓亦可基於所選擇之字元線WL之位址而變更。具體而言，當記憶胞為三維地積層之構造時，例如有上層與下層之字元線WL之RC時間常數不同，且適當之突跳量不同之情形。於此種情形時，半導體記憶裝置10可藉由對各層之字元線WL應用最佳化之突跳量，而提高讀出動作之速度。 再者，於上述實施形態中，以列解碼器模組12設置於記憶胞陣列11下部之情形為例進行了說明，但並不限定於此。例如，亦可將記憶胞陣列11形成於半導體基板上，且以夾著記憶胞陣列11之方式配置列解碼器模組12A及12B。即使於此種情形時，亦可執行在上述實施形態中所說明之動作。 再者，於上述實施形態中，以半導體記憶裝置10針對每頁讀出資料之情形為例進行了說明，但並不限定於此。例如，亦可使半導體記憶裝置10一次讀出記憶胞中所記憶之複數個位元之資料。即使於此種情形時，由於存在於施加讀出動作時應用突跳動作之情況，故而半導體記憶裝置10亦可應用上述實施形態中所說明之動作。 再者，於上述實施形態中，使用關於讀出動作表示出字元線WL之波形之時序圖進行了說明，但該字元線WL之波形例如成為與對列解碼器模組12供給電壓之信號線之波形相同之波形。即，於上述實施形態中，對字元線WL施加之電壓及對字元線WL施加電壓之期間可藉由研究對應之信號線之電壓而粗略地瞭解。再者，亦有如下情況，即，字元線WL之電壓因列解碼器模組12中所包含之傳輸電晶體之電壓降低，而變得較對應之信號線更低。 再者，於上述實施形態中，以對記憶胞使用MONOS膜之情形為例進行了說明，但並不限定於此。例如，當使用利用浮動閘極之記憶胞時，亦可藉由執行上述實施形態中所說明之讀出動作及寫入動作而獲得相同之效果。 再者，於上述實施形態中，列舉電性連接有各導電體42之通孔接點VC穿過該導電體42之情形為例，但並不限定於此。例如，亦可使與各導電體42對應之通孔接點VC自不同之配線層之導電體42穿過導電體40，並連接於對應之擴散區域52。又，於以上之說明中，以通孔接點BC、VC、HU、TRC由1段支柱形成之情形為例進行了說明，但並不限定於此。例如，該等通孔接點亦可將2段以上之支柱連結而形成。又，當如此將2段以上之支柱連結時，亦可經過不同之導電體。 再者，於上述實施形態中，記憶胞陣列11之構成亦可為其他構成。關於其他記憶胞陣列11之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月19日提出申請之美國專利申請12/407,403號。又，記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月18日提出申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日提出申請之美國專利申請12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日提出申請之美國專利申請12/532,030號。該等專利申請之全部內容係藉由參照而引用於本申請之說明書中。 再者，於上述實施形態中，以區塊BLK為資料之刪除單位之情形為例進行了說明，但並不限定於此。關於其他刪除動作，記載於題為“非揮發性半導體記憶裝置”之於2011年9月18日提出申請之美國專利申請13/235,389號、題為“非揮發性半導體記憶裝置”之於2010年1月27日提出申請之美國專利申請12/694,690號。該等專利申請之全部內容係藉由參照而引用於本申請之說明書中。 再者，於本說明書中，所謂“連接”，表示電性連接，例如包括中間介有其他元件。又，於本說明書中，所謂“阻斷”，表示該開關成為斷開狀態，例如包括流通如電晶體之漏電流般之微少電流。 再者，於上述各實施形態中， (1)於讀出動作中，對在“A”位準之讀出動作中所選擇之字元線施加之電壓例如為0〜0.55 V之間。並不限定於此，亦可設為0.1〜0.24 V、0.21〜0.31 V、0.31〜0.4 V、0.4〜0.5 V、及0.5〜0.55 V中之任一範圍之間。 對在“B”位準之讀出動作中所選擇之字元線施加之電壓例如為1.5〜2.3 V之間。並不限定於此，亦可設為1.65〜1.8 V、1.8〜1.95 V、1.95〜2.1 V、及2.1〜2.3 V中之任一範圍之間。 對在“C”位準之讀出動作中所選擇之字元線施加之電壓例如為3.0 V〜4.0 V之間。並不限定於此，亦可設為3.0~3.2 V、3.2〜3.4 V、3.4〜3.5 V、3.5〜3.6 V、及3.6〜4.0 V中之任一範圍之間。 作為讀出動作之時間(tRead)，例如亦可設為25〜38 µs、38〜70 µs、及70〜80 µs之間。 (2)寫入動作如上所述包含編程動作及驗證動作。於編程動作時對所選擇之字元線最初施加之電壓例如為13.7〜14.3 V之間。並不限定於此，例如亦可為13.7〜14.0 V及14.0〜14.6 V之任一範圍之間。作為於編程動作時施加至非選擇之字元線之電壓，例如亦可設為6.0〜7.3 V之間。並不限定於該情形，例如可設為7.3〜8.4 V之間，亦可設為6.0 V以下。 於寫入動作中，於選擇第奇數條字元線時最初施加至所選擇之字元線之電壓與於選擇第偶數條字元線時最初施加至所選擇之字元線之電壓不同。於寫入動作中，亦可根據非選擇之字元線為第奇數條字元線亦或第偶數條字元線，而改變所施加之導通電壓。 當將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈衝編程)時，作為編程電壓之升壓幅度，例如可以列舉0.5 V左右。 作為寫入動作之時間(tProg)，例如亦可設為1700〜1800 µs、1800〜1900µs、及1900〜2000 µs之間。 (3)於刪除動作中，最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之阱之電壓例如為12.0~13.6 V之間。並不限定於該情形，例如亦可設為13.6〜14.8 V、14.8〜19.0 V、19.0〜19.8 V、及19.8〜21.0 V之間。 作為刪除動作之時間(tErase)，例如亦可設為3000〜4000 µs、4000〜5000 µs、及4000〜9000 µs之間。 (4)記憶胞之構造具有介隔膜厚為4〜10 nm之隧道絕緣膜配置於半導體基板(矽基板)上之電荷儲存層。該電荷儲存層可設為膜厚為2〜3 nm之SiN或SiON等絕緣膜與膜厚為3〜8 nm之多晶矽之積層構造。又，亦可對多晶矽添加Ru等金屬。於電荷儲存層之上具有絕緣膜。該絕緣膜例如具有被膜厚為3〜10 nm之下層High-k(高k)膜與膜厚為3〜10 nm之上層High-k膜夾著之膜厚為4〜10 nm之氧化矽膜。作為High-k膜，可以列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3〜10 nm之材料，形成有膜厚為30〜70 nm之控制電極。此處，材料為TaO等金屬氧化膜及TaN等金屬氮化膜。控制電極可以使用W(鎢)等。又，於記憶胞間可形成氣隙。 已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-176641號(申請日：2017年9月14日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
10‧‧‧半導體記憶裝置
11‧‧‧記憶胞陣列
12‧‧‧列解碼器模組
12A‧‧‧列解碼器模組
12B‧‧‧列解碼器模組
13‧‧‧感測放大器模組
14‧‧‧輸入輸出電路
15‧‧‧暫存器
15A‧‧‧狀態暫存器
15B‧‧‧位址暫存器
15C‧‧‧命令暫存器
16‧‧‧邏輯控制器
17‧‧‧定序器
18‧‧‧就緒/忙碌控制電路
19‧‧‧電壓產生電路
20‧‧‧p通道MOS電晶體
21〜27‧‧‧n通道MOS電晶體
22A‧‧‧電晶體
22B‧‧‧電晶體
28‧‧‧電容器
30‧‧‧反相器
31‧‧‧反相器
32‧‧‧n通道MOS電晶體
33‧‧‧n通道MOS電晶體
40〜43‧‧‧導電體
44‧‧‧導電體
45‧‧‧區塊絕緣膜
46‧‧‧絕緣膜(電荷儲存層)
47‧‧‧隧道氧化膜
48‧‧‧半導體材料
50‧‧‧P型阱區域
51‧‧‧擴散區域
52‧‧‧擴散區域
53‧‧‧導電體
54‧‧‧導電體
55‧‧‧導電體
55A‧‧‧導電體
55B‧‧‧導電體
55C‧‧‧導電體
56‧‧‧導電體
56A‧‧‧導電體
56B‧‧‧導電體
56C‧‧‧導電體
60‧‧‧選擇電晶體
61‧‧‧選擇電晶體
62A〜62D‧‧‧可變電阻部
63A〜63D‧‧‧電晶體
64A‧‧‧電阻元件
64B‧‧‧電阻元件
64C‧‧‧電阻元件
64D‧‧‧電阻元件
ADD‧‧‧位址資訊
ALE‧‧‧位址鎖存賦能信號
AR‧‧‧讀出電壓
AR1〜AR5‧‧‧區域
BC‧‧‧通孔接點
BL‧‧‧位元線
BL0〜BLm‧‧‧位元線
BLC‧‧‧控制信號
BLC1‧‧‧控制信號
BLC2‧‧‧控制信號
BLC3‧‧‧控制信號
BLCa‧‧‧控制信號
BLCb‧‧‧控制信號
BLK‧‧‧區塊
BLK0〜BLKn‧‧‧區塊
BLkick‧‧‧電壓
BLkickh‧‧‧電壓
BLX‧‧‧控制信號
BR‧‧‧讀出電壓
CGkick‧‧‧突跳量
CLE‧‧‧命令鎖存賦能信號
CLK‧‧‧時脈
CMD‧‧‧命令
COM‧‧‧節點
CR‧‧‧讀出電壓
CR‧‧‧區域
DAT‧‧‧資料
DR‧‧‧BLC驅動器
DR1‧‧‧BLC驅動器
DR2‧‧‧BLC驅動器
DR3‧‧‧BLC驅動器
GC‧‧‧配線層
HLL‧‧‧控制信號
HR‧‧‧區域
HU‧‧‧通孔接點
I/O(I/O1〜I/O8)‧‧‧輸入輸出信號
INV‧‧‧節點
LAT‧‧‧節點
LBUS‧‧‧匯流排
LI‧‧‧接觸插塞
M1‧‧‧配線層
M2‧‧‧配線層
MH‧‧‧半導體支柱
MT‧‧‧記憶胞電晶體
MT0〜MT7‧‧‧記憶胞電晶體
ND1〜ND5‧‧‧節點
NS‧‧‧NAND串
RBn‧‧‧就緒/忙碌信號
RDA‧‧‧列解碼器
RDB‧‧‧列解碼器
S1〜S4‧‧‧控制信號
SA‧‧‧感測放大器部
SAG‧‧‧感測放大器群組
SAU‧‧‧感測放大器單元
SAU0〜SAU7‧‧‧感測放大器單元
SDL、LDL、UDL、XDL‧‧‧鎖存電路
SEG1〜SEG5‧‧‧區段
SELL‧‧‧控制信號
SELR‧‧‧控制信號
SEN‧‧‧節點
SGD‧‧‧選擇閘極線
SGD0〜SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
SRC‧‧‧節點
ST‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
STI‧‧‧控制信號
STL‧‧‧控制信號
STS‧‧‧狀態資訊
SU‧‧‧串單元
SU0〜SU3‧‧‧串單元
t0‧‧‧時刻
t1‧‧‧時刻
t2‧‧‧時刻
t3‧‧‧時刻
t4‧‧‧時刻
t5‧‧‧時刻
TR‧‧‧電晶體
TRC‧‧‧通孔接點
Vblc‧‧‧電壓
VblcL‧‧‧電壓
VBLL‧‧‧電壓
VBLoff‧‧‧電壓
VBLon‧‧‧電壓
Vblx‧‧‧電壓
VblxL‧‧‧電壓
VC‧‧‧通孔接點
Vdd‧‧‧電壓
Vread‧‧‧讀出導通電壓
Vss‧‧‧電壓
WL‧‧‧字元線
WL0〜WL7‧‧‧字元線
XXL‧‧‧控制信號
/CE‧‧‧晶片賦能信號
/RE‧‧‧讀取賦能信號
/WE‧‧‧寫入賦能信號
/WP‧‧‧寫入保護信號
圖1係表示第1實施形態之半導體記憶裝置之整體構成之一例的方塊圖。 圖2係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之構成例的電路圖。 圖3係表示第1實施形態之半導體記憶裝置中所包含之記憶胞電晶體之閾值分佈及資料分配之一例的圖。 圖4係表示第1實施形態之半導體記憶裝置中所包含之列解碼器模組之詳細的構成例之方塊圖。 圖5係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細的構成例之方塊圖。 圖6係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組之構成例的電路圖。 圖7係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之平面佈局之一例的圖。 圖8係沿著圖7所示之VIII-VIII之記憶胞陣列之剖視圖。 圖9係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列及列解碼器模組之截面構造之一例的圖。 圖10係表示第1實施形態之半導體記憶裝置中所包含之感測放大器模組之截面構造之一例的圖。 圖11係表示第1實施形態之半導體記憶裝置之讀出動作之一例的表格。 圖12係表示第1實施形態之半導體記憶裝置之讀出動作之波形之一例的圖。 圖13係表示第1實施形態之比較例之讀出動作之波形之一例的圖。 圖14係表示第2實施形態之半導體記憶裝置中所包含之記憶胞陣列及列解碼器模組之詳細的構成例之方塊圖。 圖15係表示第2實施形態之半導體記憶裝置中所包含之感測放大器模組之構成例的電路圖。 圖16係表示第2實施形態之半導體記憶裝置中所包含之感測放大器模組的截面構造之一例之圖。 圖17係表示第2實施形態之半導體記憶裝置之讀出動作之一例的表格。 圖18係表示第3實施形態之半導體記憶裝置中所包含之記憶胞陣列及列解碼器模組之詳細的構成例之方塊圖。 圖19係表示第3實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細的構成例之方塊圖。 圖20係表示第3實施形態之半導體記憶裝置之讀出動作之一例的表格。 圖21係表示第3實施形態之半導體記憶裝置之讀出動作之波形之一例的圖。 圖22係表示第4實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細的構成例之方塊圖。 圖23係表示第4實施形態之半導體記憶裝置中所包含之感測放大器模組的截面構造之一例之圖。 圖24係表示第4實施形態之半導體記憶裝置之讀出動作之波形之一例的圖。 圖25係表示第5實施形態之半導體記憶裝置中所包含之記憶胞陣列及列解碼器模組之詳細的構成例之方塊圖。 圖26係表示第5實施形態之半導體記憶裝置中所包含之感測放大器模組及電壓產生電路之詳細的構成例之方塊圖。 圖27係表示第5實施形態之半導體記憶裝置之讀出動作之波形之一例的圖。 圖28係表示第6實施形態之半導體記憶裝置中所包含之感測放大器模組之構成例的電路圖。 圖29係表示第6實施形態之半導體記憶裝置之讀出動作之一例的表格。 圖30係表示第1實施形態之變化例之半導體記憶裝置之讀出動作的波形之一例之圖。

Claims (8)

  1. 一種半導體記憶裝置，其具備： 第1及第2記憶胞； 第1字元線，其連接於上述第1及第2記憶胞； 第1及第2感測放大器，其等分別包含第1及第2電晶體； 第1位元線，其連接上述第1記憶胞與上述第1電晶體之間；以及 第2位元線，其連接上述第2記憶胞與上述第2電晶體之間；且 於讀出動作中， 於上述第1及第2感測放大器分別對上述第1及第2記憶胞中記憶之資料進行判定時，對上述第1及第2電晶體之閘極施加第1電壓， 對於上述第1字元線，於施加讀出電壓之前，施加高於上述讀出電壓之突跳電壓， 對於上述第1電晶體之閘極，於對上述第1字元線施加上述突跳電壓之第1期間，施加高於上述第1電壓之第2電壓， 於上述第1期間施加於上述第2電晶體之閘極之電壓低於上述第2電壓。
  2. 如請求項1之半導體記憶裝置，其進而具備： 第1導電體，其於第1方向上延伸設置，且作為上述第1字元線發揮功能； 第1及第2支柱，其等穿過上述第1導電體而設置，且其等與上述第1導電體之交叉部分作為上述第1及第2記憶胞分別發揮功能；以及 第3支柱，其設置於上述第1導電體上，且與上述第1導電體電性連接；且 上述第3支柱與上述第1支柱之上述第1方向上之間隔，短於上述第3支柱與上述第2支柱之上述第1方向上之間隔。
  3. 如請求項1之半導體記憶裝置，其進而具備： 第3及第4記憶胞，其等分別連接於上述第1及第2位元線，且包含於與上述第1及第2記憶胞不同之區塊；以及 第2字元線，其連接於上述第3及第4記憶胞；且 於上述讀出動作中， 對於上述第2字元線，於施加上述讀出電壓之前施加上述突跳電壓， 對於上述第2電晶體之閘極，於對上述第2字元線施加上述突跳電壓之第2期間，施加上述第2電壓， 於上述第2期間施加於上述第1電晶體之閘極之電壓低於上述第2電壓。
  4. 如請求項3之半導體記憶裝置，其進而具備： 第1導電體，其於第1方向上延伸而設置，且作為上述第1字元線發揮功能； 第2導電體，其於上述第1方向上延伸而設置，且作為上述第2字元線發揮功能； 第1及第2支柱，其等穿過上述第1導電體而設置，且其等與上述第1導電體之交叉部分作為上述第1及第2記憶胞分別發揮功能；以及 第3及第4支柱，其等穿過上述第2導電體而設置，且其等與上述第2導電體之交叉部分作為上述第3及第4記憶胞分別發揮功能； 第5支柱，其設置於上述第1導電體上，且與上述第1導電體電性連接；以及 第6支柱，其設置於上述第2導電體上，且與上述第2導電體電性連接；且 上述第5支柱與上述第1支柱之上述第1方向上之間隔，短於上述第5支柱與上述第2支柱之上述第1方向上之間隔； 上述第6支柱與上述第4支柱之上述第1方向上之間隔，短於上述第6支柱與上述第3支柱之上述第1方向上之間隔。
  5. 如請求項3之半導體記憶裝置，其進而具備： 第5及第6記憶胞，其等分別連接於上述第1及第2字元線； 第3感測放大器，其包含第3電晶體；以及 第3位元線，其連接上述第5及第6記憶胞與上述第3電晶體之間；且 於上述讀出動作中， 於上述第3感測放大器對上述第5或第6記憶胞中記憶之資料進行判定時，對上述第3電晶體之閘極施加上述第1電壓， 於上述第1期間及上述第2期間施加於上述第3電晶體之閘極之電壓低於上述第2電壓。
  6. 如請求項1之半導體記憶裝置，其進而具備： 導電體，其作為上述第1及第2電晶體之閘極發揮功能，且於第1方向延伸； 第1驅動器，其連接於上述導電體之上述第1方向上之一端側；以及 第2驅動器，其連接於上述導電體之上述第1方向上之另一端側；且 於上述讀出動作中， 於上述第1期間，上述第1驅動器對上述導電體施加上述第2電壓，上述第2驅動器對上述導電體施加上述第1電壓。
  7. 如請求項1之半導體記憶裝置，其中 上述第1感測放大器包含連接於上述第1電晶體之第3電晶體， 上述第2感測放大器包含連接於上述第2電晶體之第4電晶體， 於上述讀出動作中， 於對上述資料進行判定時，對上述第3及第4電晶體之閘極施加第3電壓， 於上述第1期間，對上述第3及第4電晶體之閘極施加高於上述第3電壓之第4電壓。
  8. 一種半導體記憶裝置，其具備： 複數個記憶胞，其等設置於沿著第1方向排列之第1區域及第2區域； 字元線，其於上述第1方向延伸且連接於上述複數個記憶胞，自上述第1區域朝上述第2區域之方向施加電壓；以及 複數個感測放大器，其等連接於上述複數個記憶胞，且對應於上述第1區域及上述第2區域而分別被輸入第1信號及第2信號；且 於讀出動作中， 於上述複數個感測放大器對上述複數個記憶胞中記憶之資料進行判定時，上述第1信號及上述第2信號之電壓為第1電壓， 對於上述字元線，於施加讀出電壓之前，施加高於上述讀出電壓之突跳電壓， 於對上述字元線施加上述突跳電壓之期間，上述第1信號之電壓包含高於上述第1電壓之第2電壓，上述第2信號之電壓低於上述第2電壓。
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