TWI841813B

TWI841813B - 半導體記憶裝置

Info

Publication number: TWI841813B
Application number: TW109145021A
Authority: TW
Inventors: 柳平康輔; 坪内洋
Original assignee: 日商鎧俠股份有限公司
Priority date: 2019-07-08
Filing date: 2019-12-18
Publication date: 2024-05-11

Abstract

實施形態提供一種可使讀出動作高速化之半導體記憶裝置。實施形態之半導體記憶裝置包含連接於位元線與源極線之間之記憶胞、連接於記憶胞之閘極之字元線、以及執行讀出動作之控制器。於讀出動作中，控制器對字元線WLsel施加第1讀出電壓NR與第2讀出電壓BR，於施加第1讀出電壓之第1時刻與施加第2讀出電壓之第2時刻分別讀出資料。控制器於第1時刻與第2時刻，分別對源極線施加第1電壓Vsrc，於對字元線施加第1讀出電壓之期間且於第1時刻之前對源極線施加高於第1電壓之第2電壓，於對字元線施加第2讀出電壓之期間且於第2時刻之前對源極線施加低於第1電壓之第3電壓。

Description

半導體記憶裝置

實施形態係關於一種半導體記憶裝置。

已知有可非揮發地記憶資料之NAND(Not and，與非)型快閃記憶體。

實施形態提供一種可使讀出動作高速化之半導體記憶裝置。

實施形態之半導體記憶裝置包含位元線、源極線、連接於位元線與源極線之間之記憶胞、連接於記憶胞之閘極之字元線、以及執行讀出動作之控制器。於讀出動作中，控制器對字元線施加第1讀出電壓與第2讀出電壓，於施加第1讀出電壓之第1時刻與施加第2讀出電壓之第2時刻分別讀出資料。控制器於第1時刻與第2時刻，分別對源極線施加第1電壓，於對字元線施加第1讀出電壓之期間且於第1時刻之前對源極線施加高於第1電壓之第2電壓，於對字元線施加第2讀出電壓之期間且於第2時刻之前對源極線施加低於第1電壓之第3電壓。

以下，參照圖式對實施形態進行說明。各實施形態例示了用以使發明之技術思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等來特定。

再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字元之後之數字係藉由包含相同字元之參照符號來參照，且用以區分具有相同構成之要素彼此。於無需將由包含相同字元之參照符號表示之要素相互加以區分之情形時，該等要素分別藉由僅包含字元之參照符號來參照。

[1]第1實施形態

以下，對第1實施形態之半導體記憶裝置1進行說明。

[1-1]半導體記憶裝置1之構成

[1-1-1]半導體記憶裝置1之整體構成

圖1表示第1實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係可非揮發地記憶資料之NAND型快閃記憶體，且可由外部之記憶體控制器2來控制。

如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。

記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK包含可非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。又，於記憶胞陣列10設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文敍述。

指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。

位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，區塊位址BAd、頁位址PAd、及行位址CAd分別用以選擇區塊BLK、字元線、及位元線。

定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保存在指令暫存器11中之指令CMD控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、刪除動作等。

驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組14例如基於保存在位址暫存器12中之頁位址PAd，對與所選擇之字元線對應之信號線施加產生之電壓。

列解碼器模組15基於保存在位址暫存器12中之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15將例如施加至與所選擇之字元線對應之信號線之電壓傳送給所選擇之區塊BLK內之所選擇之字元線。

感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，並將判定結果作為讀出資料DAT傳送給記憶體控制器2。

以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Secure Digital，安全數字)^TM 卡般之記憶卡或SSD(solid state drive，固態驅動器)等。

[1-1-2]半導體記憶裝置1之電路構成

(關於記憶胞陣列10之電路構成)

圖2係將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。

各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。

於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於被建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線CELSRC。

於相同之區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。相同之區塊BLK中所包含之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。

於以上所說明之記憶胞陣列10之電路構成中，位元線BL由於各串單元SU中分配有相同之行位址之NAND串NS共有。源極線CELSRC例如於複數個區塊BLK間共有。

於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。

再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各區塊BLK所包含之串單元SU之個數或各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數亦可分別為任意之個數。

(關於列解碼器模組15之電路構成)

圖3表示了第1實施形態之半導體記憶裝置1所具備之列解碼器模組15之電路構成之一例。如圖3所示，列解碼器模組15例如經由信號線CG0～CG7、SGDD0～SGDD3、SGSD、USGD、及USGS連接於驅動器模組14。

以下，著眼於與區塊BLK0對應之列解碼器RD0，對列解碼器RD之詳細電路構成進行說明。列解碼器RD例如包含區塊解碼器BD、傳送閘極線TG及bTG、以及電晶體TR0～TR17。

區塊解碼器BD將區塊位址BAd解碼。而且，區塊解碼器BD基於解碼結果對傳送閘極線TG及bTG分別施加規定之電壓。施加至傳送閘極線TG之電壓與施加至傳送閘極線bTG之電壓存在互補之關係。換言之，對傳送閘極線TGb輸入傳送閘極線TG之反轉信號。

電晶體TR0～TR17分別為高耐壓之N型之MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體。電晶體TR0～TR12之各閘極共通連接於傳送閘極線TG。電晶體TR13～TR17之各閘極共通連接於傳送閘極線bTG。又，各電晶體TR連接於自驅動器模組14配線之信號線與設置於對應之區塊BLK之配線之間。

具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8之各汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8之各源極分別連接於字元線WL0～WL7。電晶體TR9～TR12之各汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12之各源極分別連接於選擇閘極線SGD0～SGD3。電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17之各汲極共通連接於信號線USGD。電晶體TR14～TR17之各源極分別連接於選擇閘極線SGD0～SGD3。

例如，信號線CG0～CG7作為全局字元線發揮功能，字元線WL0～WL7作為局部字元線發揮功能。又，信號線SGDD0～SGDD3、及SGSD作為全局傳送閘極線發揮功能，選擇閘極線SGD0～SGD3、及SGS作為局部傳送閘極線發揮功能。

根據以上之構成，列解碼器模組15可選擇區塊BLK。具體而言，於各種動作時，與已選擇之區塊BLK對應之區塊解碼器BD將“H”電平及“L”電平之電壓分別施加至傳送閘極線TG及bTG，與非選擇之區塊BLK對應之區塊解碼器BD將“L”電平及“H”電平之電壓分別施加至傳送閘極線TG及bTG。

再者，以上所說明之列解碼器模組15之電路構成只不過為一例，可適當變更。例如，列解碼器模組15所包含之電晶體TR之個數可設計為基於設置於各區塊BLK之配線之條數之個數。

(關於感測放大器模組16之電路構成)

圖4表示了第1實施形態之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例。如圖4所示，各感測放大器單元SAU例如包含位元線連接部BLHU、感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL、CDL、DDL及XDL。

位元線連接部BLHU包含連接於被建立關聯之位元線BL與感測放大器部SA之間之高耐壓之電晶體。感測放大器部SA、邏輯電路LC、以及鎖存電路SDL、ADL、BDL、CDL、DDL及XDL共通連接於匯流排LBUS。鎖存電路SDL、ADL、BDL、CDL、DDL及XDL可相互收發資料。

對各感測放大器部SA例如輸入由定序器13產生之控制信號STB。而且，感測放大器部SA基於確立控制信號STB之時序，判定讀出至被建立關聯之位元線BL之資料為“0”還是為“1”。即，感測放大器部SA基於位元線BL之電壓，判定已選擇之記憶胞所記憶之資料。

邏輯電路LC使用保存在連接於共通之匯流排LBUS之鎖存電路SDL、ADL、BDL、CDL、DDL及XDL中之資料執行各種邏輯運算。具體而言，邏輯電路LC可使用保存在2個鎖存電路中之資料，執行AND運算、OR運算、NAND運算、NOR運算、EXNOR運算等。

鎖存電路SDL、ADL、BDL、CDL、DDL及XDL分別暫時保存資料。鎖存電路XDL用於半導體記憶裝置1之輸入輸出電路與感測放大器單元SAU之間之資料DAT之輸入輸出。又，鎖存電路XDL例如亦可用作半導體記憶裝置1之快取記憶體。半導體記憶裝置1只要至少鎖存電路XDL空出則可成為待命狀態。

圖5表示了第1實施形態之半導體記憶裝置1中之感測放大器單元SAU之電路構成之一例。如圖5所示，例如，感測放大器部SA包含電晶體20～27以及電容器28，位元線連接部BLHU包含電晶體29。電晶體20為P型之MOS電晶體。電晶體21～27分別為N型之MOS電晶體。電晶體29為較電晶體20～27之各自更高耐壓之N型之MOS電晶體。

電晶體20之源極連接於電源線。電晶體20之汲極連接於節點ND1。電晶體20之閘極例如連接於鎖存電路SDL內之節點SINV。電晶體21之汲極連接於節點ND1。電晶體21之源極連接於節點ND2。對電晶體21之閘極輸入控制信號BLX。電晶體22之汲極連接於節點ND1。電晶體22之源極連接於節點SEN。對電晶體22之閘極輸入控制信號HLL。

電晶體23之汲極連接於節點SEN。電晶體23之源極連接於節點ND2。對電晶體23之閘極輸入控制信號XXL。電晶體24之汲極連接於節點ND2。對電晶體24之閘極輸入控制信號BLC。電晶體25之汲極連接於節點ND2。電晶體25之源極連接於節點SRC。電晶體25之閘極例如連接於鎖存電路SDL內之節點SINV。

電晶體26之源極接地。電晶體26之閘極連接於節點SEN。電晶體27之汲極連接於匯流排LBUS。電晶體27之源極連接於電晶體26之汲極。對電晶體27之閘極輸入控制信號STB。電容器28之一個電極連接於節點SEN。對電容器28之另一個電極輸入時脈CLK。

電晶體29之汲極連接於電晶體24之源極。電晶體29之源極連接於位元線BL。對電晶體29之閘極輸入控制信號BLS。

鎖存電路SDL例如包含反相器60及61、以及n通道MOS電晶體62及63。反相器60之輸入節點連接於節點SLAT，反相器60之輸出節點連接於節點SINV。反相器61之輸入節點連接於節點SINV，反相器61之輸出節點連接於節點SLAT。電晶體62之一端連接於節點SINV，電晶體62之另一端連接於匯流排LBUS，對電晶體62之閘極輸入控制信號STI。電晶體63之一端連接於節點SLAT，電晶體63之另一端連接於匯流排LBUS，對電晶體63之閘極輸入控制信號STL。例如，於節點SLAT中保存之資料相當於保存在鎖存電路SDL中之資料，於節點SINV中保存之資料相當於保存在節點LAT中之資料之反轉資料。

鎖存電路ADL、BDL、CDL、DDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同。例如，鎖存電路ADL於節點ALAT中保存資料，於節點AINV中保存它之反轉資料。又，例如，對鎖存電路ADL之電晶體62之閘極輸入控制信號ATI，對鎖存電路ADL之電晶體63之閘極輸入控制信號ATL。省略鎖存電路BDL、CDL、DDL及XDL之說明。

於以上所說明之感測放大器單元SAU之電路構成中，對連接於電晶體20之源極之電源線例如施加電源電壓VDD。對節點SRC例如施加接地電壓VSS。控制信號BLX、HLL、XXL、BLC、STB、及BLS、以及時脈CLK分別例如由定序器13產生。

再者，第1實施形態之半導體記憶裝置1所具備之感測放大器模組16並不限定於以上所說明之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數可基於1個胞單元CU所記憶之頁數適當變更。感測放大器單元SAU內之邏輯電路LC只要可利用僅感測放大器單元SAU內之鎖存電路執行邏輯運算則亦可省略。

[1-1-3]半導體記憶裝置1之構造

以下，對實施形態中之半導體記憶裝置1之構造之一例進行說明。

再者，於以下參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於用作形成半導體記憶裝置1之半導體層之半導體基板之表面之鉛直方向對應。於俯視圖中，為了容易觀察圖而適當附加了影線。附加於俯視圖中之影線未必與附加了影線之構成要素之原材料或特性關聯。於本說明書中，為了容易觀察圖而適當省略了配線、觸點等構成要素。

(關於記憶胞陣列10之平面佈局)

圖6係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局之一例，且將與1個區塊BLK(即，串單元SU0～SU3)對應之區域抽出表示。如圖6所示，記憶胞陣列10包含複數個狹縫SLT。又，記憶胞陣列10之平面佈局例如於X方向，分割為複數個單元區域CA與引出區域HA。

複數個狹縫SLT分別沿著X方向延伸而設置，且於X方向橫穿記憶胞陣列10之區域。又，複數個狹縫SLT排列於Y方向。狹縫SLT具有於內部埋入有絕緣構件及導電構件之構造，設置於相同之配線層且經由該狹縫SLT將相鄰之導電體層間分斷。具體而言，狹縫SLT例如將與字元線WL0～WL7、以及選擇閘極線SGD及SGS分別對應之複數個配線層分斷。

單元區域CA為形成NAND串NS之區域。引出區域HA為形成用以將連接於NAND串NS之字元線WL以及選擇閘極線SGS及SGD與列解碼器模組15之間電性地連接之觸點之區域。引出區域HA例如配置於記憶胞陣列10之X方向上之一側，與單元區域CA相鄰。於本說明書中，於單元區域CA內，將與引出區域HA之距離近之部分稱為“近端(Near)”，將與引出區域HA之距離遠之部分稱為“遠端(Far)”，用於以下之說明。

於以上所說明之實施形態中之記憶胞陣列10之平面佈局中，由狹縫SLT隔開之區域分別與1個串單元SU對應。即，於本例中，分別於X方向延伸之串單元SU0～SU3排列於Y方向。而且，於記憶胞陣列10中，例如圖6所示之佈局重複配置於Y方向。

(關於單元區域CA中之記憶胞陣列10之構造)

圖7表示第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之單元區域CA中之詳細平面佈局之一例，且將與1個串單元SU對應之區域之一部分抽出表示。如圖7所示，於單元區域CA中，記憶胞陣列10例如包含複數個記憶體柱MP、複數個觸點CV、及複數條位元線BL。又，狹縫SLT例如包含觸點LI及間隔件SP。

記憶體柱MP分別例如作為1個NAND串NS發揮功能。複數個記憶體柱MP例如於相鄰之2個狹縫SLT間之區域中，配置為4行鋸齒狀。並不限定於此，相鄰之2個狹縫SLT間之記憶體柱MP之個數及配置可適當變更。

複數條位元線BL各至少一部分於Y方向延伸，且排列於X方向。各位元線BL以針對每個串單元SU與至少1個記憶體柱MP重疊之方式配置。於本例中，於各記憶體柱MP中，重疊配置有2條位元線BL。於與記憶體柱MP重疊之複數條位元線BL中1條位元線BL與該記憶體柱MP之間設置觸點CV。各記憶體柱MP經由觸點CV而與對應之位元線BL電性地連接。而且，於1條位元線BL，例如於由狹縫SLT隔開之各個空間中連接1個觸點CV。

於各狹縫SLT內，觸點LI之至少一部分於X方向延伸而設置。間隔件SP設置於觸點LI之側面。觸點LI與鄰接於狹縫SLT之複數個配線層之間由間隔件SP來絕緣。觸點LI用作源極線CELSRC。觸點LI既可為半導體，亦可為金屬。作為間隔件SP，使用氧化矽(SiO₂ )或氮化矽(SiN)等絕緣體。

圖8係沿著圖7之VIII-VIII線之剖視圖，表示了第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之單元區域CA中之剖面構造之一例。如圖8所示，記憶胞陣列10進而包含P型阱區域30、絕緣體層32、37及38、以及導電體層33～36。

P型阱區域30設置於半導體基板之表面附近，包含N型半導體區域31。N型半導體區域31係設置於P型阱區域30之表面附近之N型雜質之擴散區域。N型半導體區域31中例如摻雜有磷(P)。

於P型阱區域30上設置絕緣體層32。於絕緣體層32上，交替地積層導電體層33與絕緣體層37。導電體層33例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層33用作選擇閘極線SGS。導電體層33例如包含鎢(W)。

於最上層之導電體層33之上方，交替地積層導電體層34與絕緣體層37。導電體層34例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層34自P型阱區域30側起依次分別用作字元線WL0～WL7。導電體層34例如包含鎢(W)。

於最上層之導電體層34之上方，交替地積層導電體層35與絕緣體層37。導電體層35例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層35用作選擇閘極線SGD。導電體層35例如包含鎢(W)。

於最上層之導電體層35之上方，介隔絕緣體層38設置導電體層36。導電體層36例如形成為於Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中複數個導電體層36沿著X方向排列。導電體層36例如包含銅(Cu)。

記憶體柱MP分別沿著Z方向延伸而設置，且貫通絕緣體層32及37、以及導電體層33～35。記憶體柱MP之底部與P型阱區域30相接。又，記憶體柱MP分別包含例如半導體層40、隧道絕緣膜41、絕緣膜42、及阻擋絕緣膜43。

半導體層40沿著Z方向延伸而設置。例如，半導體層40之上端包含於較最上層之導電體層35更靠上層，半導體層40之下端與P型阱區域30接觸。隧道絕緣膜41覆蓋半導體層40之側面。絕緣膜42覆蓋隧道絕緣膜41之側面。阻擋絕緣膜43覆蓋絕緣膜42之側面。隧道絕緣膜41及阻擋絕緣膜43分別例如包含氧化矽(SiO₂ )。絕緣膜42例如包含氮化矽(SiN)。

於記憶體柱MP內之半導體層40上，設置柱狀之觸點CV。於圖示之區域中，顯示了與2根記憶體柱MP中之1根記憶體柱MP對應之觸點CV。於該區域中未連接觸點CV之記憶體柱MP，於未圖示之區域中連接有觸點CV。

於觸點CV之上表面，接觸有1個導電體層36、即1條位元線BL。如上所述，於1個導電體層36(1條位元線BL)，於由狹縫SLT隔開之各個空間中，連接有1個觸點CV。即，於導電體層36分別電連接有相鄰之2條狹縫SLT間之1根記憶體柱MP。

狹縫SLT例如形成為沿著XZ平面擴展之形狀，且將絕緣體層32及37、以及導電體層33～35分斷。狹縫SLT之上端包含於最上層之導電體層35與導電體層36之間之層。狹縫SLT之下端與P型阱區域30內之N型半導體區域31接觸。具體而言，狹縫SLT內之觸點LI形成為沿著XZ平面擴展之板狀。觸點LI之底部與N型半導體區域31電性地連接。狹縫SLT內之間隔件SP覆蓋觸點LI之側面。觸點LI與導電體層33～35各自之間由間隔件SP分離。

圖9係沿著圖8之IX-IX線之剖視圖，表示第1實施形態之半導體記憶裝置1中之記憶體柱MP之剖面構造之一例，且將與半導體基板之表面平行且包含導電體層34之層中之記憶體柱MP之剖面抽出表示。如圖9所示，於包含導電體層34之層中，半導體層40例如設置於記憶體柱MP之中央部。隧道絕緣膜41包圍半導體層40之側面。絕緣膜42包圍隧道絕緣膜41之側面。阻擋絕緣膜43包圍絕緣膜42之側面。導電體層34包圍阻擋絕緣膜43之側面。

於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層33交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層34交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層35交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層40作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之各通道發揮功能。絕緣膜42作為記憶胞電晶體MT之電荷儲存層發揮功能。

(關於引出區域HA中之記憶胞陣列10之構造)

圖10係第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之詳細平面佈局之一例，且將與1個串單元SU對應之區域抽出表示。又，於圖10中亦顯示了位於引出區域HA附近之單元區域CA之端部。如圖10所示，於引出區域HA中，選擇閘極線SGS、字元線WL0～WL7、以及選擇閘極線SGD分別具有於端部中不與上層之導電體層重疊之階面部分。

階面部分例如具有如階梯(step)、階地(terrace)或邊石(rimstone)般之形狀。具體而言，選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、・・・、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間分別具有階差。又，選擇閘極線SGS、字元線WL0～WL7、以及選擇閘極線SGD之各端部配置於相鄰之2條狹縫SLT間。引出區域HA內之狹縫SLT之構造與單元區域CA內相同。

又，於引出區域HA中記憶胞陣列10進而包含複數個觸點CC。複數個觸點CC分別配置於選擇閘極線SGS、字元線WL0～WL7、以及選擇閘極線SGD之各階面部分。即，複數個觸點CC分別與字元線WL0～WL7以及選擇閘極線SGD及SGS電性地連接。而且，字元線WL0～WL7以及選擇閘極線SGD及SGS分別經由對應之觸點CC而與列解碼器模組15電性地連接。

圖11係沿著圖10之XI-XI線之剖視圖，表示了第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10之引出區域HA中之剖面構造之一例。如圖11所示，於引出區域HA中，與字元線WL以及選擇閘極線SGD及SGS分別對應之複數個導電體層之端部設置為階梯狀。又，於引出區域HA中記憶胞陣列10進而包含複數個導電體層50。

具體而言，於與選擇閘極線SGS對應之複數個導電體層33、與字元線WL0～WL7分別對應之複數個導電體層34、以及與選擇閘極線SGD對應之複數個導電體層35之各階面部分上，分別設置1個觸點CC。於各觸點CC上設置1個導電體層50，且該觸點CC及導電體層50間電性地連接。

再者，引出區域HA中之記憶胞陣列10之構成並不限定於以上所說明之構成。例如，已積層之字元線WL以及選擇閘極線SGD及SGS之端部亦可於Y方向形成階差。引出區域HA中之已積層之字元線WL以及選擇閘極線SGD及SGS之端部亦可為任意行數之階梯狀。所形成之階梯構造亦可於選擇閘極線SGS、字元線WL、以及選擇閘極線SGD之間不同。

[1-1-4]記憶胞電晶體MT之記憶方式

圖12表示了應用使1個記憶胞電晶體MT記憶4位元資料之QLC(Quadruple-Level Cell)方式之情形時之記憶胞電晶體MT之閾值電壓之分佈(閾值分佈)、及資料分配之一例。於圖12所示之閾值分佈中，縱軸與記憶胞電晶體MT之數量NMTs對應，橫軸與記憶胞電晶體MT之閾值電壓Vth對應。

如圖12所示，應用QLC方式之記憶胞電晶體MT之閾值分佈被分類為16種類。QLC方式中之16種閾值分佈自閾值電壓低之一側起依次例如被稱為“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態、“G”狀態、“H”狀態、“I”狀態、“J”狀態、“K”狀態、“L”狀態、“M”狀態、“N”狀態、“O”狀態。而且，對16種閾值分佈分別例如分配以下所示之4位元資料。

(例)狀態名：“(下位位元/中位位元/上位位元/最上位位元)”資料

“Er”狀態：“1111”資料

“A”狀態：“0111”資料

“B”狀態：“0101”資料

“C”狀態：“0001”資料

“D”狀態：“1001”資料

“E”狀態：“1000”資料

“F”狀態：“0000”資料

“G”狀態：“0100”資料

“H”狀態：“0110”資料

“I”狀態：“0010”資料

“J”狀態：“0011”資料

“K”狀態：“1011”資料

“L”狀態：“1010”資料

“M”狀態：“1110”資料

“N”狀態：“1100”資料

“O”狀態：“1101”資料。

於相鄰之閾值分佈之間分別設定讀出電壓。例如，於“Er”狀態與“A”狀態之間設定讀出電壓AR。於“A”狀態與“B”狀態之間設定讀出電壓BR。於“B”狀態與“C”狀態之間設定讀出電壓CR。以下，相同地，讀出電壓DR、ER、FR、GR、HR、IR、JR、KR、LR、MR、NR、及OR分別設定於相鄰之2個狀態間。而且，讀出路徑電壓VREAD設定為高於“O”狀態之電壓。對控制閘極施加有讀出路徑電壓VREAD之記憶胞電晶體MT不依賴於記憶資料成為導通狀態。

於應用以上所說明之資料分配之情形時，由下位位元構成之1頁資料(下位頁資料)由使用讀出電壓AR、DR、FR、及KR之讀出動作來確定。由中位位元構成之1頁資料(中位頁資料)由使用讀出電壓CR、GR、IR、及MR之讀出動作來確定。由上位位元構成之1頁資料(上位頁資料)由使用讀出電壓BR、HR、及NR之讀出動作來確定。由最上位位元構成之1頁資料(最上位頁資料)由使用讀出電壓ER、JR、LR、及OR之讀出動作來確定。

此種資料分配由於下位頁資料、中位頁資料、上位頁資料、及最上位頁資料分別由4次、4次、3次、及4次之讀出來確定，故而例如被稱為“4-4-3-4代碼”。於本說明書中，以記憶胞電晶體MT之資料分配應用“4-4-3-4代碼”之情況為例進行說明。

[1-2]半導體記憶裝置1之動作

第1實施形態之半導體記憶裝置1於讀出動作中執行突跳動作。所謂突跳動作，係指於對規定之配線施加目標之電壓之前，暫時地施加較目標之電壓低或高之電壓之動作。突跳動作例如以信號線CG、控制信號BLX及BLC、以及源極線CELSRC之各個作為對象而執行。以下，將於突跳動作中施加目標之電壓之前施加之電壓稱為突跳電壓，將突跳電壓與目標之電壓之差分稱為突跳量。將施加低於目標之電壓之突跳電壓之動作，即突跳量為負之值之突跳動作稱為負突跳(Negative kick)。將施加高於目標之電壓之突跳電壓之動作，即突跳量為正之值之突跳動作稱為正突跳(Positive kick)。將執行突跳動作之期間稱為突跳期間。

例如，於以信號線CG作為對象執行突跳動作之情形時，字元線WL之遠端之電壓較不執行信號線CG之突跳動作之情形時更快地到達目標之電壓值。對信號線CG執行突跳動作之情況與對字元線WL執行突跳動作之情況同義。因此，於本說明書中，亦將信號線CG之突跳動作稱為字元線WL之突跳動作。

於以控制信號BLC作為對象執行正突跳之情形時，自感測放大器單元SAU供給至位元線BL之電流量變多。於以控制信號BLC作為對象執行負突跳之情形時，自感測放大器單元SAU供給至位元線BL之電流量變少。對控制信號BLC執行突跳動作之情況與對位元線BL執行突跳動作之情況同義。因此，於本說明書中，亦將控制信號BLC之突跳動作稱為位元線BL之突跳動作。

於以源極線CELSRC作為對象執行正突跳之情形時，記憶胞電晶體MT變得難以導通，自位元線BL向源極線CELSRC之放電得到抑制。於以源極線CELSRC作為對象執行負突跳之情形時，記憶胞電晶體MT變得容易導通，自位元線BL向源極線CELSRC之放電得到促進。

圖13表示第1實施形態之半導體記憶裝置1之讀出動作中之突跳動作之設定之一例，表示了分別針對控制信號BLX、控制信號BLC、及源極線CELSRC之突跳動作之設定例。如圖13所示，例如，將讀出電壓分類為3個組，應用針對每個組不同之突跳動作之設定。再者，於以下參照之圖式中，“NEG”與負突跳對應，“POS”與正突跳對應。

於第1實施形態中，於使用第1組之讀出電壓之情形時，例如對控制信號BLX及BLC、以及源極線CELSRC分別執行負突跳。於使用第2組之讀出電壓之情形時，例如對控制信號BLX及BLC分別執行正突跳，對源極線CELSRC執行負突跳。於使用第3組之讀出電壓之情形時，例如對控制信號BLX及BLC、以及源極線CELSRC分別例如執行正突跳。

以下，以上位頁資料之讀出動作為代表，對第1實施形態之半導體記憶裝置1之讀出動作之具體例進行說明。圖14表示了第1實施形態之半導體記憶裝置之上位頁資料之讀出動作中之時序圖之一例。於本例中，假設上位頁資料之讀出動作中所使用之讀出電壓BR、HR、及NR分別與第1、第2、及第3組對應。

再者，以下，關於施加至各種配線之電壓僅適當利用參照符號記載。將讀出對象之胞單元CU中所包含之記憶胞電晶體MT稱為選擇記憶胞。將連接於選擇記憶胞之字元線WL稱為選擇字元線WLsel。將連接於選擇字元線WLsel之信號線CG稱為選擇信號線CGsel。於讀出動作中，經由列解碼器模組15對選擇信號線CGsel施加驅動器模組14產生之電壓，對源極線CELSRC施加驅動器模組14產生之電壓。假設節點SEN於施加各讀出電壓之期間中被適當充電。

又，以下參照之時序圖所示之位元線BL之電壓表示了基於該電壓之電壓施加至位元線BL。例如，對位元線BL施加由電晶體21及24箝位之電壓。假設讀出資料不確定之感測放大器單元SAU內之節點SINV之電壓設定為“L”電平。即，於讀出資料不確定之感測放大器單元SAU內，電晶體20為導通狀態，且電晶體25為斷開狀態。

如圖14所示，於讀出動作之開始時，選擇信號線CGsel、選擇字元線WLsel、控制信號BLX、BLC及XXL、源極線CELSRC、以及位元線BL之各電壓例如為接地電壓VSS。控制信號STB之電壓例如為“L”電平。於讀出動作中，定序器13例如於時刻t0～t1之期間中執行將通道內之殘留電子去除之動作，於時刻t1～t4之期間中執行使用讀出電壓NR之讀出處理，於時刻t4～t7之期間中執行使用讀出電壓HR之讀出處理，於時刻t7～t10之期間中執行使用讀出電壓BR之讀出處理。以下，對該等動作之詳細情況進行說明。

於時刻t0中，對選擇信號線CGsel施加讀出路徑電壓VREAD，對源極線CELSRC施加電壓Vsrc。當對選擇信號線CGsel施加VREAD時，選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓上升。具體而言，例如，選擇字元線WLsel之近端中之電壓(圖14，“近”)與選擇信號線CGsel相同地上升至VREAD，選擇字元線WLsel之遠端之電壓(圖14，“遠”)較選擇信號線CGsel更延遲地上升至VREAD。雖然省略了圖示，但於時刻t0亦對非選擇之字元線WL施加VREAD，與選擇字元線WLsel相同地電壓變化。

又，於時刻t0中，定序器13例如使控制信號BLX之電壓自VSS上升至VblxL，使控制信號BLC之電壓自VSS上升至VblcL。VblcL之電壓值例如低於VblxL。於是，位元線BL之電壓例如基於控制信號BLC之電壓與電晶體24之閾值電壓Vth，自VSS上升至VblcL－Vth。再者，於本說明書中，讀出動作中之位元線BL之電壓忽視由電晶體29所致之電壓降等而記載。實際之位元線BL之電壓成為低於VblcL－Vth之電壓。當選擇及非選擇之字元線WL之電壓上升至VREAD，且控制信號BLC之電壓上升至VblcL時，NAND串NS內之所有電晶體成為導通狀態，而將該NAND串NS之通道之殘留電子去除。

接下來，於時刻t1中，對選擇信號線CGsel施加讀出電壓NR。於是，選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。具體而言，例如，選擇字元線WLsel之近端中之電壓與選擇信號線CGsel相同地下降至讀出電壓NR，選擇字元線WLsel之遠端之電壓較選擇信號線CGsel延遲地下降至讀出電壓NR。

又，於時刻t1中，定序器13執行以控制信號BLX及BLC、以及源極線CELSRC作為對象之突跳動作。具體而言，對控制信號BLX及BLC、以及源極線CELSRC分別執行正突跳，施加針對每條配線設定之突跳電壓。於是，基於突跳動作之結果而位元線BL之電壓變化。與時刻t1對應之突跳電壓之施加例如於時刻t2結束。

於時刻t2之後，控制信號BLX之電壓下降至Vblx，控制信號BLC之電壓下降至Vblc，源極線CELSRC之電壓下降至Vsrc。Vblc之電壓值例如低於Vblx。而且，於對選擇字元線WLsel施加讀出電壓NR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。具體而言，於選擇記憶胞為導通狀態之情形時，連接於該記憶胞之位元線BL之電壓下降(圖14，導通單元)。於選擇記憶胞為斷開狀態之情形時，連接於該記憶胞之位元線BL之電壓維持基於Vblc－Vth之電壓(圖14，斷開單元)。

接下來，於時刻t3中，定序器13使控制信號XXL之電壓自VSS上升至Vxxl。當控制信號XXL之電壓上升至Vxxl時，電晶體23成為導通狀態，節點SEN之電壓根據位元線BL之電壓而變化。於位元線BL之電壓反映至節點SEN之後，定序器13使控制信號XXL之電壓自Vxxl下降至VSS。當控制信號XXL之電壓下降至VSS時，電晶體23成為斷開狀態，節點SEN之電壓固定。然後，定序器13確立控制信號STB，判定選擇記憶胞所記憶之資料。具體而言，感測放大器單元SAU判定選擇記憶胞之閾值電壓是否為讀出電壓NR以上，將判定結果保存在內部之鎖存電路中。

接下來，於時刻t4中，對選擇信號線CGsel施加讀出電壓HR。於是，選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。具體而言，例如，選擇字元線WLsel之近端中之電壓與選擇信號線CGsel相同地下降至讀出電壓NR，選擇字元線WLsel之遠端之電壓較選擇信號線CGsel延遲地下降至讀出電壓HR。

又，於時刻t4中，定序器13執行以控制信號BLX及BLC、以及源極線CELSRC作為對象之突跳動作。具體而言，對控制信號BLX及BLC執行正突跳，對源極線CELSRC執行負突跳，基於突跳動作之結果而位元線BL之電壓變化。具體而言，隨著選擇字元線WLsel之電壓變化而自導通狀態變化為斷開狀態之選擇記憶胞上所連接之位元線BL之電壓上升至Vblc－Vth。與時刻t4對應之突跳電壓之施加例如於時刻t5結束。

於時刻t5之後，控制信號BLX之電壓下降至Vblx，控制信號BLC之電壓下降至Vblc，源極線CELSRC之電壓上升至Vsrc。而且，於對選擇字元線WLsel施加讀出電壓HR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。該位元線BL之電壓變化與於時刻t2中所說明之讀出電壓NR之讀出處理相同。又，由於之後之時刻t6中之動作亦與時刻t3中之動作相同，故而省略說明。藉由時刻t6中之動作，判定選擇記憶胞之閾值電壓是否為讀出電壓HR以上，將判定結果保存在感測放大器單元SAU之內部之鎖存電路中。

接下來，於時刻t7中，對選擇信號線CGsel施加讀出電壓BR。於是，選擇字元線WLsel之電壓基於施加至選擇信號線CGsel之電壓下降。具體而言，例如，選擇字元線WLsel之近端中之電壓與選擇信號線CGsel相同地下降至讀出電壓BR，選擇字元線WLsel之遠端之電壓較選擇信號線CGsel延遲地下降至讀出電壓BR。

又，於時刻t7中，定序器13執行以控制信號BLX及BLC、以及源極線CELSRC作為對象之突跳動作。具體而言，對控制信號BLX及BLC以及源極線CELSRC分別執行負突跳，基於突跳動作之結果而位元線BL之電壓變化。具體而言，自導通狀態變化為斷開狀態之選擇記憶胞上所連接之位元線BL之電壓上升至Vblc－Vth。與時刻t7對應之突跳電壓之施加例如於時刻t8結束。

於時刻t8之後，控制信號BLX之電壓上升至Vblx，控制信號BLC之電壓上升至Vblc，源極線CELSRC之電壓上升至Vsrc。而且，於對選擇字元線WLsel施加讀出電壓BR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。該位元線BL之電壓變化與於時刻t2中所說明之讀出電壓NR之讀出處理相同。又，由於之後之時刻t9中之動作亦與時刻t3中之動作相同，故而省略說明。藉由時刻t9中之動作，判定選擇記憶胞之閾值電壓是否為讀出電壓BR以上，將判定結果保存在感測放大器單元SAU之內部之鎖存電路中。

接下來，於時刻t10中，定序器13基於保存在各感測放大器單元SAU內之鎖存電路中之資料，確定上位頁資料。而且，定序器13使選擇信號線CGsel、控制信號BLX、BLC及XXL、源極線CELSRC之各電壓返回至讀出動作前之狀態，結束讀出動作。

如以上所述，第1實施形態之半導體記憶裝置1可執行上位頁資料之讀出動作。第1實施形態之半導體記憶裝置1於下位、中位、及最上位之各讀出動作中，與上位頁資料之讀出動作相同地，可根據圖13所示之分組適當執行突跳動作。

[1-3]第1實施形態之效果

根據以上所說明之實施形態之半導體記憶裝置1，可使半導體記憶裝置1之讀出動作高速化。以下，對第1實施形態之半導體記憶裝置1之詳細效果進行說明。

半導體記憶裝置藉由形成貫通已積層之字元線WL之記憶體柱MP，可具有記憶胞三維地積層之構造，從而可實現大容量。例如，已積層之字元線WL例如於記憶胞陣列之端部中階梯狀地引出。而且，經由連接於已形成之階梯之階面部分之觸點對字元線WL施加電壓。

然而，由於字元線WL具有電阻值，故而存在根據字元線WL與記憶體柱MP之位置關係無法忽視RC延遲之影響之危險。具體而言，於自驅動器模組14施加至信號線CG之電壓變化之情形時，相對於信號線CG之電壓之變化速度之字元線WL之電壓之變化速度於電接近驅動器模組14之區域與電遠離驅動器模組14之區域之間不同。換個說法，於字元線WL中之接近觸點CC之區域與字元線WL中之遠離觸點CC之區域之間電壓之變化速度不同。因此，設想字元線WL之遠端之電壓較字元線WL之近端中之電壓延遲地到達目標之電壓。

例如，於不準備字元線WL之遠端之電壓之穩定充分之時間而使讀出時序提前之情形時，存在讀出錯誤變多之危險。另一方面，於將讀出時序結合字元線WL之遠端之電壓之穩定時間設定之情形時，存在讀出時間變長之危險。即，於讀出動作中，較佳為考慮字元線WL之遠端之電壓穩定為止之時間，決定動作時序。

又，於半導體記憶裝置之讀出動作中，於使用多種讀出電壓之情形時，已知有按照自高之狀態到低之狀態之順序讀出之方法。於選擇字元線WLsel之電壓自高向低位移之情形時，字元線WL之近端中之電壓馬上降低，但字元線WL之遠端之電壓之降低延遲。因此，有於配置於字元線WL之遠端部分之NAND串NS上所連接之位元線BL中產生過放電，而位元線BL之電壓之穩定時間變長之可能性。

作為對位元線BL之過放電之對策，考慮藉由執行位元線BL之突跳動作而對產生過放電之位元線BL進行充電。藉此，輔助對產生過放電之位元線BL之充電，可使位元線BL之電壓以短時間穩定。然而，由於位元線BL之突跳動作亦可成為位元線BL之雜訊之因素，故而存在誤讀出增加之危險。

又，作為對位元線BL之過放電之對策，亦考慮藉由源極線CELSRC之突跳動作而對產生過放電之位元線BL進行充電。然而，源極線CELSRC之突跳動作與位元線BL之突跳動作相比動作負載更大。

以上所說明之突跳動作亦可發揮藉由改變電壓之突跳方向而不同之效果。又，如以上所說明，突跳動作由於同時具有優點與副作用，故而較佳為考慮改善效果與副作用之平衡而實施。

此處，使用圖15，對半導體記憶裝置1中之失效位元(誤讀出之資料)之種類進行說明。圖15表示第1實施形態之半導體記憶裝置1中之相鄰之2個狀態間之失效位元之一例。於圖15所示之閾值分佈中，縱軸與記憶胞電晶體MT之數量NMTs對應，橫軸與記憶胞電晶體MT之閾值電壓Vth對應。圖15所示之2個狀態中一個與“1”資料對應，另一個與“0”資料對應。又，VCG為設定於“1”資料之狀態與“0”資料之狀態之間之讀出電壓。

如圖15(a)所示，於相鄰之2個狀態間可形成重疊之部分。於圖15(a)中，於相鄰之2個狀態間將重疊之部分相加表示。另一方面，於圖15(b)及(c)中，於相鄰之2個狀態間將重疊之部分獨立表示，分別由實線表示與“1”資料及“0”資料對應之狀態，由虛線表示另一個狀態。

如圖15(b)所示，於與“1”資料對應之狀態中，閾值電壓為讀出電壓VCG以上之記憶胞電晶體MT之資料成為失效位元。該失效位元藉由錯誤訂正處理檢測自“1”資料變化為“0”資料，訂正為“1”資料。

如圖15(c)所示，於與“0”資料對應之狀態中，閾值電壓小於讀出電壓VCG之記憶胞電晶體MT之資料成為失效位元。該失效位元藉由錯誤訂正處理檢測自“0”資料變化為“1”資料，訂正為“0”資料。

圖15所示之相鄰之2個狀態中之資料之定義亦可替換。以下，將相鄰之2個狀態中於閾值電壓低之狀態之上麓產生之失效位元稱為上麓失效位元TFB，將於閾值電壓高之狀態之下麓產生之失效位元稱為下麓失效位元BFB。又，將上麓失效位元TFB之數量稱為上麓失效位元數量TFBC，將下麓失效位元BFB之數量稱為下麓失效位元數量BFBC。

對上麓失效位元TFB有效之突跳動作與對下麓失效位元BFB有效之突跳動作不同。例如，於執行位元線BL之負突跳、及/或源極線CELSRC之負突跳之情形時，位元線BL之充電得到抑制，上麓失效位元數量TFBC得到抑制。另一方面，於執行位元線BL之正突跳、及/或源極線CELSRC之正突跳之情形時，位元線BL之充電得到促進，下麓失效位元數量BFBC得到抑制。

抑制上麓失效位元數量TFBC之突跳動作使下麓失效位元數量BFBC上升，TFBC之抑制效果與BFBC之上升量可根據狀態之形狀成為非對稱。相同地，抑制下麓失效位元數量BFBC之突跳動作使上麓失效位元數量TFBC上升，BFBC之抑制效果與TFBC之上升量可根據狀態之形狀成為非對稱。

因此，上麓失效位元數量TFBC與下麓失效位元數量BFBC之平衡可藉由位元線BL之突跳動作與源極線CELSRC之突跳動作來調整。而且，存在具有TFBC與BFBC之偏向之狀態間之失效位元數量FBC可藉由TFBC與BFBC之平衡調整來抑制之情況。

圖16表示了利用QLC方式記憶資料之情形時之記憶胞電晶體MT之閾值分佈之一例。如圖16所示，於QLC方式中之16種閾值分佈中，於閾值電壓低之狀態與閾值電壓高之狀態中閾值分佈之形狀不同。具體而言，例如，於閾值電壓低之狀態中，有閾值分佈朝正方向大幅度擴展之傾向，即有閾值分佈之上麓較大之傾向。於閾值電壓高之狀態中，有閾值分佈朝負方向大幅度擴展之傾向，即有閾值分佈之下麓較大之傾向。又，下麓及上麓之擴展量有隨著接近與中間之閾值電壓對應之狀態而變小之傾向。

QLC方式中之16種閾值分佈例如被分類為上麓之擴展較大之組(以下，稱為第1組)、上麓與下麓之擴展較小之組(以下，稱為第2組)、及下麓之擴展較大之組(以下，稱為第3組)這3個組。於第1組中，有上麓失效位元數量TFBC多於下麓失效位元數量BFBC之傾向。於第2組中，有下麓失效位元數量BFBC與上麓失效位元數量TFBC為相同程度之傾向。於第3組中，有下麓失效位元數量BFBC多於上麓失效位元數量TFBC之傾向。

因此，第1實施形態之半導體記憶裝置1於讀出動作中，針對每個讀出電壓變更突跳動作之設定。換言之，根據閾值分佈之形狀、即想要抑制之錯誤種類，將突跳動作之設定最佳化。

具體而言，於第1實施形態之半導體記憶裝置1中，例如，於使用與第1組對應之讀出電壓之情形時，藉由位元線BL之負突跳與源極線CELSRC之負突跳來抑制上麓失效位元數量TFBC。於使用與第3組對應之讀出電壓之情形時，藉由位元線BL之正突跳與源極線CELSRC之正突跳來抑制下麓失效位元數量BFBC。如此，存在如下情況：於第1實施形態之半導體記憶裝置1之讀出動作中，針對每個狀態選擇最佳之突跳動作，位元線BL之正突跳與負突跳混合存在，且源極線CELSRC之正突跳與負突跳混合存在。

其結果為，第1實施形態之半導體記憶裝置1可執行字元線WL之突跳動作，且達成上麓失效位元數量TFBC與下麓失效位元數量BFBC之平衡。換言之，第1實施形態之半導體記憶裝置1可抑制字元線WL之RC延遲之影響，並且抑制失效位元數量FBC。因此，第1實施形態之半導體記憶裝置1可使讀出動作高速化且提高讀出資料之可靠性。

再者，例示了如下情況：於第1實施形態之半導體記憶裝置1之讀出動作中，使用與第2組對應之讀出電壓之情形時，執行位元線BL之正突跳與源極線CELSRC之負突跳。於該情形時，於該位元線BL中，可獲得例如位元線BL之正突跳之效果與源極線CELSRC之負突跳之效果抵消之效果。該效果例如和省略了位元線BL與源極線CELSRC兩者之突跳動作之情況相同。又，亦可將位元線BL之負突跳與源極線CELSRC之正突跳組合。於該情形時，亦可獲得和省略了位元線BL與源極線CELSRC兩者之突跳動作之情況相同之效果。

[2]第2實施形態

第2實施形態之半導體記憶裝置1具有與第1實施形態相同之構成，執行施加讀出電壓之次序相對於第1實施形態不同之讀出動作。以下，關於第2實施形態之半導體記憶裝置1，說明與第1實施形態不同之方面。

[2-1]半導體記憶裝置1之動作

圖17表示第2實施形態之半導體記憶裝置1之讀出動作中之突跳動作之設定之一例，表示了分別針對控制信號BLX、控制信號BLC、及源極線CELSRC之突跳動作之設定例。如圖17所示，於第2實施形態中，使用第2組之讀出電壓之情形時，省略分別針對控制信號BLX及BLC之突跳動作，對源極線CELSRC執行負突跳。其他設定與第1實施形態中所說明之圖13相同。

以下，以上位頁資料之讀出動作為代表，對第2實施形態之半導體記憶裝置1之讀出動作之具體例進行說明。圖18表示了第2實施形態之半導體記憶裝置之上位頁資料之讀出動作中之時序圖之一例。於本例中，假設上位頁資料之讀出動作所使用之讀出電壓BR、HR、及NR分別與第3、第2、及第3組對應。

再者，於第2實施形態之半導體記憶裝置1之讀出動作中，與第1實施形態不同，與閾值電壓低之狀態對應之讀出電壓BR對應於第3組。關於與該分組對應之模型，將於接下來之第3實施形態中進行說明。

如圖18所示，於讀出動作中，定序器13例如於時刻t0～t1之期間中執行將通道內之殘留電子去除之動作，於時刻t1～t4之期間中執行使用讀出電壓BR之讀出處理，於時刻t4～t7之期間中執行使用讀出電壓HR之讀出處理，於時刻t7～t10之期間中執行使用讀出電壓NR之讀出處理。即，第2實施形態中之讀出動作以與第1實施形態相反之次序施加讀出電壓。

由於時刻t0～t1之期間中之動作與圖14之時刻t0～t1中之動作相同，故而省略說明。

於時刻t1中，對選擇信號線CGsel施加讀出電壓BR。於是，與第1實施形態相同地，選擇字元線WLsel之近端中之電壓例如與選擇信號線CGsel相同地下降至讀出電壓BR，選擇字元線WLsel之遠端之電壓較選擇信號線CGsel延遲地下降至讀出電壓BR。

又，於時刻t1中，定序器13執行以控制信號BLX及BLC，以及源極線CELSRC作為對象之突跳動作。具體而言，對控制信號BLX及BLC、以及源極線CELSRC分別執行正突跳，施加針對每條配線設定之突跳電壓。於是，基於突跳動作之結果而位元線BL之電壓變化。與時刻t1對應之突跳電壓之施加例如於時刻t2結束。

於時刻t2之後，控制信號BLX之電壓下降至Vblx，控制信號BLC之電壓下降至Vblc，源極線CELSRC之電壓下降至Vsrc。而且，於對選擇字元線WLsel施加讀出電壓BR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。該位元線BL之電壓變化與圖14之時刻t2中所說明之讀出電壓NR之讀出處理相同。又，由於之後之時刻t3中之動作亦與圖14之時刻t3中之動作相同，故而省略說明。藉由時刻t3中之動作，判定選擇記憶胞之閾值電壓是否為讀出電壓BR以上，將判定結果保存在感測放大器單元SAU之內部之鎖存電路中。

接下來，於時刻t4中，對選擇信號線CGsel應用突跳動作施加讀出電壓HR。具體而言，定序器13於施加讀出電壓HR之前，暫時施加高於讀出電壓HR之突跳電壓。於是，選擇字元線WLsel之近端中之電壓例如與選擇信號線CGsel相同地，於施加突跳電壓之後下降至讀出電壓HR，選擇字元線WLsel之遠端之電壓例如不超過讀出電壓HR而上升至讀出電壓HR。

又，於時刻t4中，定序器13省略以控制信號BLX及BLC作為對象之突跳動作，執行以源極線CELSRC作為對象之突跳動作。具體而言，於時刻t4及t5間中，控制信號BLX之電壓維持為Vblx，控制信號BLC之電壓維持為Vblc，對源極線CELSRC執行負突跳，基於突跳動作之結果而位元線BL之電壓變化。與時刻t4對應之突跳電壓之施加例如於時刻t5結束。

於時刻t5之後，源極線CELSRC之電壓上升至Vsrc。而且，於對選擇字元線WLsel施加讀出電壓HR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。該位元線BL之電壓變化與於時刻t2中所說明之讀出電壓NR之讀出處理相同。又，由於之後之時刻t6中之動作亦與時刻t3中之動作相同，故而省略說明。藉由時刻t6中之動作，判定選擇記憶胞之閾值電壓是否為讀出電壓HR以上，將判定結果保存在感測放大器單元SAU之內部之鎖存電路中。

接下來，於時刻t7中，對選擇信號線CGsel應用突跳動作施加讀出電壓NR。具體而言，定序器13於施加讀出電壓NR之前，暫時施加高於讀出電壓NR之突跳電壓。於是，選擇字元線WLsel之近端中之電壓例如與選擇信號線CGsel相同地，於施加突跳電壓之後下降至讀出電壓NR，選擇字元線WLsel之遠端之電壓例如不超過讀出電壓NR而上升至讀出電壓NR。

又，於時刻t7中，定序器13執行以控制信號BLX及BLC、以及源極線CELSRC作為對象之突跳動作。具體而言，對控制信號BLX及BLC以及源極線CELSRC分別執行正突跳，基於突跳動作之結果而位元線BL之電壓變化。與時刻t7對應之突跳電壓之施加例如於時刻t8結束。

於時刻t8之後，控制信號BLX之電壓下降至Vblx，控制信號BLC之電壓下降至Vblc，源極線CELSRC之電壓下降至Vsrc。而且，於對選擇字元線WLsel施加讀出電壓NR之期間，位元線BL之電壓根據選擇記憶胞之狀態而變化。該位元線BL之電壓變化與於時刻t2中所說明之讀出電壓NR之讀出處理相同。又，由於之後之時刻t9中之動作亦與時刻t3中之動作相同，故而省略說明。藉由時刻t9中之動作，判定選擇記憶胞之閾值電壓是否為讀出電壓NR以上，將判定結果保存在感測放大器單元SAU之內部之鎖存電路中。

如以上所述，第2實施形態之半導體記憶裝置1可執行上位頁資料之讀出動作。第2實施形態之半導體記憶裝置1於下位、中位、及最上位之各讀出動作中，與上位頁資料之讀出動作相同地，可根據圖17所示之分組適當執行突跳動作。

[2-2]第2實施形態之效果

於第2實施形態之半導體記憶裝置1之讀出動作中，於使用多種讀出電壓之情形時，按照自低之狀態到高之狀態之順序執行讀出。而且，第2實施形態之半導體記憶裝置1為了輔助字元線WL之遠端之電壓上升，執行字元線WL之突跳動作。於該情形時，有於配置於字元線WL之近端部分之NAND串NS上所連接之位元線BL中產生過放電，而位元線BL之電壓之穩定時間變長之可能性。

相對於此，第2實施形態之半導體記憶裝置1與第1實施形態相同地，針對每個讀出電壓變更突跳動作之設定。藉此，第2實施形態之半導體記憶裝置1與第1實施形態相同地，可抑制字元線WL之RC延遲之影響，且抑制失效位元數量FBC。即，第2實施形態之半導體記憶裝置1與第1實施形態相同地，可使讀出動作高速化且提高讀出資料之可靠性。

再者，於第2實施形態之半導體記憶裝置1之讀出動作中，與第1實施形態不同，與閾值電壓低之狀態對應之讀出電壓BR與第3組對應。關於與該分組對應之模型將於以下之第3實施形態中進行說明。

[3]第3實施形態

第3實施形態之半導體記憶裝置1具有與第1實施形態相同之構成，基於讀出電壓之變化量實施突跳動作之分組。以下，關於第3實施形態之半導體記憶裝置1，對與第1及第2實施形態不同之方面進行說明。

[3-1]關於突跳動作之設定

圖19表示第3實施形態之半導體記憶裝置1中之讀出電壓之設定之一例，與4-4-3-4代碼對應。如圖19所示，於下位、中位、上位、及最上位頁資料之各讀出動作中，所使用之讀出電壓之變化量存在複數個變化。以下，將相鄰之讀出電壓間之電壓設為Δ，對各頁之讀出動作中之讀出動作之變化量進行說明。

於下位頁資料之讀出動作中，讀出電壓AR及DR之電壓差為3Δ，讀出電壓DR及FR之電壓差為2Δ，讀出電壓FR及KR之電壓差為5Δ。於中位頁資料之讀出動作中，讀出電壓CR及GR之電壓差為4Δ，讀出電壓GR及IR之電壓差為2Δ，讀出電壓IR及MR之電壓差為4Δ。於上位頁資料之讀出動作中，讀出電壓BR及HR之電壓差為6Δ，讀出電壓HR及NR之電壓差為6Δ。於最上位頁資料之讀出動作中，讀出電壓ER及JR之電壓差為5Δ，讀出電壓JR及LR之電壓差為2Δ，讀出電壓LR及OR之電壓差為3Δ。

如此，於本例中讀出動作之變化量存在2Δ、3Δ、4Δ、5Δ、6Δ之6種類。於第3實施形態之半導體記憶裝置1中，基於該讀出電壓之變化量(轉變量)，實施讀出電壓之分組。

圖20表示第3實施形態之半導體記憶裝置1之讀出動作中之突跳動作之設定之一例，表示了分別針對控制信號BLX、控制信號BLC、及源極線CELSRC之突跳動作之設定例。如圖20所示，例如基於讀出電壓之變化量將讀出電壓分類為3個組，應用針對每個組不同之突跳動作之設定。應用於各組之突跳動作之設定與第1實施形態中所說明之圖13相同。

第1組與讀出電壓之變化量為1～2Δ之讀出電壓，即讀出電壓之轉變量小之讀出電壓對應。第2組與讀出電壓之變化量為3～4Δ之讀出電壓，即讀出電壓之轉變量為中等程度之讀出電壓對應。第3組與讀出電壓之變化量為5～6Δ之讀出電壓，即讀出電壓之轉變量大之讀出電壓對應。

例如，於如第1實施形態般，將讀出電壓按照自高到低之次序施加之情形時，讀出電壓LR藉由自讀出電壓OR下降3Δ來施加，故而包含於第2組中。另一方面，於如第2實施形態般，將讀出電壓按照自低到高之次序施加之情形時，讀出電壓LR藉由自讀出電壓JR上升2Δ來施加，故而包含於第2組中。關於其他之讀出電壓亦相同。再者，於施加讀出路徑電壓VREAD之後最初施加之讀出電壓之組例如根據VREAD與該讀出電壓之電壓差來決定。

[3-2]第3實施形態之效果

於半導體記憶裝置1之讀出動作中，存在上麓失效位元數量TFBC及下麓失效位元數量BFBC基於讀出電壓之轉變量及轉變方向而變化之情況。圖21表示利用QLC方式記憶資料之情形時之記憶胞電晶體MT之閾值分佈之一例，且將第1實施形態中所說明之上位頁資料之讀出動作中之讀出電壓之變化一起表示。如圖21所示，於上位頁資料之讀出動作中，讀出電壓之轉變量包含3種類。

於讀出電壓自KR轉變為FR之情形時，跨5個狀態(“F”～“J”狀態)而讀出電壓變化。於讀出電壓自FR轉變為DR之情形時，跨2個狀態(“D”及“E”狀態)而讀出電壓變化。於讀出電壓自DR轉變為AR之情形時，跨3個狀態(“A”～“C”狀態)而讀出電壓變化。即，讀出電壓之轉變量越大，自導通狀態轉變為斷開狀態之記憶胞電晶體MT之數量越多。

然而，於實際之讀出動作中，基於選擇字元線WLsel之電壓變化之記憶胞電晶體MT之狀態變化會產生延遲。即，存在藉由讀出電壓之轉變自導通狀態轉變為斷開狀態之記憶胞電晶體MT之數越多，則下麓失效位元數量BFBC越多之危險，存在實質性之讀出電壓變高之傾向。

又，記憶胞電晶體MT當對控制閘極施加高電壓時，例如會產生向該記憶胞電晶體MT之通道界面之電子之捕獲或電荷儲存層內之電子之偏向。於該情形時，存在看上去記憶胞電晶體MT之閾值電壓變高，上麓失效位元TFB變多之傾向。

如以上所說明，存在基於讀出電壓之轉變量等而上麓失效位元數量TFBC、下麓失效位元數量BFBC、以及TFBC及BFBC之平衡變化之可能性。因此，第3實施形態之半導體記憶裝置1基於讀出電壓之轉變量實施讀出電壓之分組。

例如，於讀出電壓之轉變量小之情形時，由於容易產生上麓失效位元TFB，故而執行與第1組(優先地抑制TFB之組)對應之突跳動作。於讀出電壓之轉變量為中等程度之情形時，由於上麓失效位元TFB與下麓失效位元BFB之平衡為相同程度，故而執行與第2組(例如，取得TFB與BFB之平衡之組)對應之突跳動作。於讀出電壓之轉變量大之情形時，由於容易產生下麓失效位元BFB，故而執行與第3組(優先地抑制BFB之組)對應之突跳動作。

其結果，第3實施形態之半導體記憶裝置1可抑制字元線WL之RC延遲之影響，且抑制失效位元數量FBC。即，第3實施形態之半導體記憶裝置1與第1實施形態相同地，可使讀出動作高速化且提高讀出資料之可靠性。

再者，以上所說明之失效位元之產生模型只不過為一例。上麓失效位元TFB及下麓失效位元BFB之偏向會基於各種現象產生。於第3實施形態中，只要至少基於讀出電壓之轉變量實施突跳動作之分組即可。

又，於突跳動作之分組中，讀出電壓之變化量亦可於組間重疊。於該情形時，例如，第1組與1～3Δ對應，第2組與3～5Δ對應，第3組與5～6Δ對應。而且，重疊之部分例如根據狀態之高度來決定。例如，由於閾值電壓低之狀態容易產生上麓失效位元TFB，故而與抑制上麓之效果大之組建立關聯。於閾值電壓高之狀態中由於容易產生下麓失效位元BFB，故而與抑制下麓之效果大之組建立關聯。如此，藉由不僅考慮讀出電壓之轉變量而且亦考慮針對每個狀態之麓之擴展，半導體記憶裝置1可更高精度地抑制失效位元數量FBC。

[4]第4實施形態

第4實施形態之半導體記憶裝置1具有與第1實施形態相同之構成，且細緻地控制突跳動作之時間與突跳量。以下，關於第4實施形態之半導體記憶裝置1，對與第1～第3實施形態不同之方面進行說明。

[4-1]關於突跳動作之設定

上述實施形態中所說明之突跳動作之最佳之設定於抑制上麓失效位元TFB之情形時與抑制下麓失效位元BFB之情形時不同。又，上麓失效位元TFB之抑制效果、或下麓失效位元BFB之抑制效果亦根據突跳量或突跳期間而變化。因此，第4實施形態之半導體記憶裝置1例如基於讀出電壓之轉變量，細緻地控制突跳動作之時間與突跳量(電壓)。以下，依次說明抑制上麓失效位元TFB之情形時之讀出動作之具體例與抑制下麓失效位元BFB之情形時之讀出動作之具體例。

(抑制上麓失效位元TFB之情形時)

圖22係表示第4實施形態之半導體記憶裝置1中之讀出動作之一例之時序圖，表示了抑制上麓之突跳動作(NEG)之設定例。圖22中之時刻t0～t10之動作分別與第1實施形態中所說明之圖14之時刻t0～t10之動作對應。VCG1、VCG2、VCG3分別為讀出電壓，且VCG1＞VCG2＞VCG3。

如圖22所示，自VREAD向VCG1之電壓之轉變量大(轉變大)，自VCG1向VCG2之電壓之轉變量為中等程度(轉變中等)，自VCG2向VCG3之電壓之轉變量小(轉變小)。又，於時刻t1及t2間，執行與讀出電壓VCG1對應之突跳動作，於時刻t4及t5間，執行與讀出電壓VCG2對應之突跳動作，於時刻t7及t8間，執行與讀出電壓VCG3對應之突跳動作。

而且，於抑制上麓之突跳動作中，例如應用負突跳。於與讀出電壓VCG1對應之負突跳中，由於讀出電壓之轉變量大，故而突跳量小，且突跳期間設定得較短。於與讀出電壓VCG2對應之負突跳中，由於讀出電壓之轉變量為中等程度，故而突跳量為中等程度，且突跳期間設定為中等程度。於與讀出電壓VCG3對應之負突跳中，由於讀出電壓之轉變量小，故而突跳量大，且突跳期間設定得較長。換言之，突跳量按照VCG1、VCG2、VCG3之順序變大。與VCG1對應之突跳期間(即，時刻t1及t2之間隔)較與VCG2對應之突跳期間(即，時刻t4及t5之間隔)短。與VCG2對應之突跳期間較與VCG3對應之突跳期間(即，時刻t7及t8之間隔)短。

於本例中，假設讀出電壓之轉變量越小，則上麓失效位元數量TFBC越多。又，於本例中之負突跳中，假設突跳量越大則上麓失效位元TFB之抑制效果越大，突跳期間越長則上麓失效位元TFB之抑制效果越大。

(抑制下麓失效位元BFB之情形時)

圖23係表示第4實施形態之半導體記憶裝置1中之讀出動作之一例之時序圖，表示了抑制下麓之突跳動作(POS)之設定例。圖23中之時刻t0～t10之動作分別與第1實施形態中所說明之圖14之時刻t0～t10之動作對應。VCG1～VCG與圖22相同。

如圖23所示，於時刻t1及t2間，執行與讀出電壓VCG1對應之突跳動作，於時刻t4及t5間，執行與讀出電壓VCG2對應之突跳動作，於時刻t7及t8間，執行與讀出電壓VCG3對應之突跳動作。

而且，於抑制下麓之突跳動作中，例如應用正突跳。於與讀出電壓VCG1對應之正突跳中，由於讀出電壓之轉變量大，故而突跳量大，且突跳期間設定得較長。於與讀出電壓VCG2對應之正突跳中，由於讀出電壓之轉變量為中等程度，故而突跳量為中等程度，且突跳期間設定為中等程度。於與讀出電壓VCG3對應之正突跳中，由於讀出電壓之轉變量小，故而突跳量小，且突跳期間設定得較短。換言之，突跳量按照VCG1、VCG2、VCG3之順序變小。與VCG1對應之突跳期間(即，時刻t1及t2之間隔)較與VCG2對應之突跳期間(即，時刻t4及t5之間隔)長。與VCG2對應之突跳期間較與VCG3對應之突跳期間(即，時刻t7及t8之間隔)長。

於本例中，假設讀出電壓之轉變量越大，則下麓失效位元數量BFBC越多。於本例中之正突跳中，假設突跳量越大則下麓失效位元BFB之抑制效果越大，突跳期間越長則下麓失效位元BFB之抑制效果越大。

[4-2]第4實施形態之效果

如以上所述，第4實施形態之半導體記憶裝置1可根據抑制之失效位元之種類，細緻地控制突跳動作。其結果，第4實施形態之半導體記憶裝置1與第1實施形態相同或者較第1實施形態更加可抑制字元線WL之RC延遲之影響，且抑制失效位元數量FBC。即，第4實施形態之半導體記憶裝置1與第1實施形態相同或者較第1實施形態更加可使讀出動作高速化且提高讀出資料之可靠性。

再者，於第4實施形態中，對改變突跳量及突跳期間之兩者之情況進行了例示，但亦可個別地變更突跳量及突跳期間。例如，既可於突跳量固定之狀態下變更突跳期間，亦可於突跳期間固定之狀態下變更突跳量。如此，第4實施形態之半導體記憶裝置1可適當變更突跳動作中之突跳量及突跳期間。

[5]其他變化例等

實施形態之半導體記憶裝置包含位元線、源極線、連接於位元線與源極線之間之記憶胞、連接於記憶胞之閘極之字元線、以及執行讀出動作之控制器。於讀出動作中，控制器對字元線施加第1讀出電壓與第2讀出電壓，於施加第1讀出電壓之第1時刻與施加第2讀出電壓之第2時刻分別讀出資料。控制器於第1時刻與第2時刻，分別對源極線施加第1電壓，於對字元線施加第1讀出電壓之期間且於第1時刻之前對源極線施加高於第1電壓之第2電壓，於對字元線施加第2讀出電壓之期間且於第2時刻之前對源極線施加低於第1電壓之第3電壓。藉此，可使半導體記憶裝置之讀出動作高速化。

上述實施形態中所說明之突跳動作之應用模型只不過為一例。例如，設想對於位元線BL之突跳動作之效果亦根據於執行該突跳動作之讀出處理中被施加讀出電壓之記憶胞為導通狀態還是斷開狀態而變化。例如，於被施加讀出電壓之記憶胞之閾值電壓大於該讀出電壓之情形時，定序器13使位元線BL之電壓反映於節點SEN時，位元線BL之電壓必須為“H”電平之電壓。因此，於被施加讀出電壓之記憶胞為斷開狀態之情形時，較佳為於位元線BL之電壓以高之狀態維持。

即，於各讀出處理中，於連接於成為斷開狀態之記憶胞(以下，稱為斷開單元)之位元線BL中，由位元線BL之過放電所致之影響大，會成為誤讀出之原因。因此，較佳為對連接於明確成為斷開狀態之記憶胞之位元線BL執行突跳動作。

另一方面，於被施加讀出電壓之記憶胞之閾值電壓為該讀出電壓以下之情形時，使位元線BL之電壓反映於節點SEN時，位元線BL之電壓必須為“L”電平之電壓。因此，於被施加讀出電壓之記憶胞為導通狀態之情形時，較佳為轉變為位元線BL之電壓低之狀態。

因此，於各讀出處理中，於連接於成為導通狀態之記憶胞(以下，稱為導通單元)之位元線BL中，由位元線BL之過放電所致之影響小。因此，較佳為對連接於明確成為導通狀態之記憶胞之位元線BL省略突跳動作。

又，於各讀出處理中，於對連接於導通單元之位元線BL執行突跳動作之情形時，位元線BL之電壓之變動變大。於該情形時，可設想與連接於導通單元之位元線BL鄰接之位元線BL之電壓藉由電容耦合而壓下。例如，於連接於導通單元之位元線BL與連接於斷開單元之位元線BL鄰接之情形時，連接於斷開單元之位元線BL之電壓被壓下，於連接於該斷開單元之位元線BL中會產生誤讀出。

上述實施形態中之半導體記憶裝置1亦可如此根據導通單元數量為優越地位還是斷開單元數量為優越地位，來變更突跳動作之設定。例如，半導體記憶裝置1亦可選擇性地省略對於可提前判斷為導通狀態之位元線BL之突跳動作。於該情形時，半導體記憶裝置1可抑制由對連接於導通單元之位元線BL執行突跳動作所導致之誤讀出。又，藉由適當地執行位元線BL之突跳動作，來縮短位元線BL之穩定時間，可使讀出動作高速化。

於上述實施形態中，省略言及字元線WL、源極線CELSRC、位元線BL之各突跳動作中之突跳量，但突跳量可針對突跳動作之對象之每條配線而適當設定。於位元線BL之突跳動作中，例示了對控制信號BLX與控制信號BLC應用相同方向之突跳動作之情況，但控制信號BLX與控制信號BLC之突跳動作之設定亦可不同。

於上述實施形態中，例示了突跳動作之開始及結束之時序於控制信號BLC與源極線CELSRC中相同之情況，但並不限定於此。例如，可藉由改變控制信號BLC之突跳動作結束之時序與源極線CELSRC之突跳動作結束之時序來獲得不同之效果。

圖24表示了第1實施形態之第1變化例之半導體記憶裝置1之突跳動作中之控制信號BLC及源極線CELSRC之動作時序之一例。如圖24所示，突跳動作之結束時序例如考慮正突跳且源極線CELSRC之突跳動作先結束之情況(條件1)，正突跳且控制信號BLC之突跳動作先結束之情況(條件2)，負突跳且源極線CELSRC之突跳動作先結束之情況(條件3)，以及負突跳且控制信號BLC之突跳動作先結束之情況(條件4)。

於條件1中，當使源極線CELSRC之電壓下降時，記憶胞電晶體MT之閘極-源極間電壓(Vgs)變大，產生自斷開狀態轉變為導通狀態之記憶胞。因此，產生藉由鄰接之位元線BL之耦合而斷開單元之位元線BL變為導通單元之可能性。相對於此，半導體記憶裝置1藉由使控制信號BLC較源極線CELSRC靠後地下降，可抑制由源極線CELSRC引起之自斷開狀態向導通狀態之資料變化。

於條件2中，控制信號BLC之突跳動作與源極線CELSRC相比使接近感測放大器單元SAU之節點之電壓變化，故而容易對讀出結果帶來雜訊。因此，半導體記憶裝置1藉由使控制信號BLC之突跳電壓較源極線CELSRC更快地下降，可抑制雜訊之影響，且抑制由控制信號BLC之突跳動作引起之資料變化。

於條件3中，當使源極線CELSRC之電壓上升時，記憶胞電晶體MT之閘極-源極間電壓(Vgs)變小，產生自導通狀態轉變為斷開狀態之記憶胞。因此，藉由鄰接之位元線BL之耦合，產生導通單元之位元線BL變為斷開單元之可能性。相對於此，半導體記憶裝置1藉由使控制信號BLC較源極線CELSRC更後地上升，可抑制由源極線CELSRC引起之自導通狀態向斷開狀態之資料變化。

於條件4中，控制信號BLC之突跳動作與較源極線CELSRC相比使接近感測放大器單元SAU之節點之電壓變化，故而容易對讀出結果帶來雜訊。因此，半導體記憶裝置1藉由使控制信號BLC之突跳電壓較源極線CELSRC更快地上升，可抑制雜訊之影響，且抑制由控制信號BLC之突跳動作引起之資料變化。

如以上所述，條件1～4之突跳動作之設定係優點與副作用不同。上述實施形態之半導體記憶裝置1藉由將條件1～4適當靈活運用，可有效果地抑制所需之失效位元，且可使讀出動作高速化。再者，圖24之設定亦可對第2～第4實施形態應用，可獲得與第1實施形態之第1變化例相同之效果。

圖25表示了第1實施形態之第2變化例之半導體記憶裝置1之讀出動作中之突跳動作之設定之一例。如圖25所示，控制信號BLC之突跳動作之設定與源極線CELSRC之突跳動作之設定考慮9種組合(設定1～9)。

設定1係執行控制信號BLC之負突跳與源極線CELSRC之負突跳之組合。設定2係執行控制信號BLC之負突跳且省略源極線CELSRC之突跳動作之組合。設定3係執行控制信號BLC之負突跳與源極線CELSRC之正突跳之組合。

設定4係省略控制信號BLC之突跳動作且執行源極線CELSRC之負突跳之組合。設定5係省略控制信號BLC之突跳動作與源極線CELSRC之突跳動作之組合。設定6係省略控制信號BLC之突跳動作且執行源極線CELSRC之正突跳之組合。

設定7係執行控制信號BLC之正突跳與源極線CELSRC之負突跳之組合。設定8係執行控制信號BLC之正突跳且省略源極線CELSRC之突跳動作之組合。設定9係執行控制信號BLC之正突跳與源極線CELSRC之正突跳之組合。

如以上所述，控制信號BLC之突跳動作與源極線CELSRC之突跳動作之組合可適當變更。又，對於第1實施形態之第1變化例，亦能將第4實施形態及第1實施形態之第1變化例組合。

例如，控制信號BLC之突跳動作之效果較源極線CELSRC之突跳動作之效果大。另一方面，控制信號BLC之突跳動作之副作用較源極線CELSRC之突跳動作之副作用大。因此，半導體記憶裝置1例如想要大幅度抑制特定之失效位元之情形時，有效的是執行控制信號BLC之突跳動作與源極線CELSRC之突跳動作這兩者。又，半導體記憶裝置1根據失效位元之抑制效果所需之程度選擇性地執行控制信號BLC之突跳動作或源極線CELSRC之突跳動作亦有效。如此，較佳為於讀出動作中，根據所需之效果，將控制信號BLC之突跳動作與源極線CELSRC之突跳動作適當組合，或者適當變更各突跳動作之突跳量及突跳期間。

上述實施形態中所說明之讀出動作亦可應用於寫入動作中之驗證讀出。於驗證讀出中應用上述實施形態之情形時，半導體記憶裝置1亦能獲得與上述實施形態相同之效果。

於上述實施形態中，開始突跳動作之時序可設定為任意時序。開始突跳動作之時序只要包含於至少對應之讀出電壓開始施加後至穩定為該讀出電壓為止之期間即可。

於上述實施形態中，例示了於讀出電壓自高向低轉變之情形時，省略對選擇信號線CGsel之突跳動作之情況，但並不限定於此。例如，於讀出電壓自高向低轉變之情形時，亦可執行對選擇信號線CGsel之突跳動作。於該情形時，突跳動作中之突跳量例如可設定為負值。又，說明了於對選擇信號線CGsel之突跳動作中應用之突跳量固定之情況，但並不限定於此。例如，與選擇信號線CGsel對應之突跳量亦可針對每個讀出電壓進行變更。

於上述實施形態中，用於讀出動作之說明之時序圖只不過為一例。例如，於各時刻控制信號及配線各自之電壓之時序亦可錯開。於讀出動作中，只要至少各時刻之動作之前後關係不替換即可。於讀出動作中，亦可省略將通道內之殘留電子去除之動作。

於上述實施形態中，對應用QLC(Quadruple-Level Cell)作為資料之記憶方法之情況進行了例示，但並不限定於此。例如，於記憶胞電晶體MT記憶2位元、3位元、或5位元以上之資料之情形時，半導體記憶裝置1亦能執行上述實施形態中所說明之讀出動作，亦能獲得與上述實施形態相同之效果。又，不論對記憶胞電晶體應用何種資料分配，均可執行上述實施形態。

於上述實施形態中，對於為自X方向之一側對字元線WL等積層配線施加電壓之構造之情況進行了例示，但並不限定於此。例如，記憶胞陣列10亦可具有可自X方向之兩側對字元線WL等施加電壓之構造。於此種情形時，例如亦會於字元線WL之中央部分中產生RC延遲之影響，故而藉由應用上述實施形態之任一者可獲得相同之效果。

於上述實施形態中，對於選擇字元線WLsel之電壓為與選擇信號線CGsel之電壓相同之電壓之情況進行了例示，但並不限定於此。選擇字元線WLsel之電壓亦可與選擇信號線CGsel之電壓不同，只要基於選擇信號線CGsel之變化而變化即可。

於上述實施形態中，記憶體柱MP亦可為複數個柱於Z方向連結而成之構造。例如，記憶體柱MP亦可為貫通導電體層35(選擇閘極線SGD)之柱與貫通複數個導電體層34(字元線WL)之柱連結而成之構造。又，記憶體柱MP亦可為分別貫通複數個導電體層34之複數個柱於Z方向連結而成之構造。

於上述實施形態中，對於半導體記憶裝置1具有於半導體基板上形成有記憶胞陣列10之構造之情況進行了例示，但並不限定於此。例如，半導體記憶裝置1亦可具有於記憶胞陣列10下配置有感測放大器模組16等電路之構造。又，上述實施形態亦可對記憶胞電晶體MT二維地配置之平面NAND快閃記憶體應用。

於本說明書中，“控制器施加讀出電壓之期間”例如於圖14中，相當於與讀出電壓NR對應之時刻t1至時刻t4為止之期間、或與讀出電壓HR對應之時刻t4至時刻t7為止之期間等。即，於本說明書中施加各讀出電壓之期間亦可包含開始施加讀出電壓之時間點與執行突跳動作之期間而表達。

於本說明書中，“H”電平之電壓為對閘極施加該電壓之N型之MOS電晶體成為導通狀態，對閘極施加該電壓之P型之MOS電晶體成為斷開狀態之電壓。“L”電平之電壓為對閘極施加該電壓之N型之MOS電晶體成為斷開狀態，對閘極施加該電壓之P型之MOS電晶體成為導通狀態之電壓。

於本說明書中，所謂“連接”表示電性地連接，例如不將於之間介置其他元件之情況除外。又，於本說明書中，所謂“斷開狀態”，表示對所對應之電晶體之閘極施加小於該電晶體之閾值電壓之電壓，例如不將流通如電晶體之漏電流般之微小之電流之情況除外。

對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。 [相關申請案]

本申請案享有以日本專利申請案2019-126990號(申請日：2019年7月8日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

1:半導體記憶裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20~27,29:電晶體 28:電容器 30:P型阱區域 31:N型半導體區域 32,37,38:絕緣體層 33~36:導電體層 40:半導體層 41:隧道絕緣膜 42:絕緣膜 43:阻擋絕緣膜 50:導電體層 60,61:反相器 62,63:電晶體 BLK:區塊 BL:位元線 CG,SGDD,USGD,SGSD,USGS:信號線 MT:記憶胞電晶體 RD:列解碼器 SGD,SGS:選擇閘極線 SU:串單元 ST1,ST2:選擇電晶體 TR0~TR17:電晶體 WL:字元線

圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。圖2係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。圖3係表示第1實施形態之半導體記憶裝置所具備之列解碼器模組之電路構成之一例之電路圖。圖4係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路構成之一例之電路圖。圖5係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組中所包含之感測放大器單元之電路構成之一例之電路圖。圖6係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。圖7係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之單元區域內之詳細平面佈局之一例之俯視圖。圖8係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之單元區域內之剖面構造之一例之沿著圖7之VIII-VIII線之剖視圖。圖9係表示第1實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之沿著圖8之IX-IX線之剖視圖。圖10係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之引出區域內之詳細平面佈局之一例之俯視圖。圖11係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之引出區域內之剖面構造之一例之沿著圖10之XI-XI線之剖視圖。圖12係表示適用於第1實施形態之半導體記憶裝置中之記憶胞電晶體之資料分配之一例之圖。圖13係表示第1實施形態之半導體記憶裝置之讀出動作中之突跳動作之設定之一例之表格。圖14係表示第1實施形態之半導體記憶裝置中之讀出動作之一例之時序圖。圖15(a)～(c)係表示第1實施形態之半導體記憶裝置中之相鄰2個狀態間之失效位元之一例之閾值分佈圖。圖16係表示第1實施形態之半導體記憶裝置中之記憶胞電晶體之閾值電壓之分佈之一例之閾值分佈圖。圖17係表示第2實施形態之半導體記憶裝置之讀出動作中之突跳動作之設定之一例之表格。圖18係表示第2實施形態之半導體記憶裝置中之讀出動作之一例之時序圖。圖19係表示第3實施形態之半導體記憶裝置中之讀出電壓之設定之一例之閾值分佈圖。圖20係表示第3實施形態之半導體記憶裝置之讀出動作中之突跳動作之設定之一例之表格。圖21係表示第3實施形態之半導體記憶裝置中之記憶胞電晶體之閾值電壓與實質性之讀出電壓之一例之閾值分佈圖。圖22係表示第4實施形態之半導體記憶裝置中之讀出動作之一例之時序圖。圖23係表示第4實施形態之半導體記憶裝置中之讀出動作之一例之時序圖。圖24係表示第1實施形態之第1變化例之半導體記憶裝置之突跳動作中之BLC及CELSRC之動作時序之一例之時序圖。圖25係表示第1實施形態之第2變化例之半導體記憶裝置之讀出動作中之突跳動作之設定之一例之表格。

Claims

一種半導體記憶裝置，其具備：位元線；源極線記憶胞，其連接於上述位元線與上述源極線之間；字元線，其連接於上述記憶胞之閘極；感測放大器，其包含：第1電晶體，其連接於電源節點與上述位元線之間，第2電晶體，其連接於上述第1電晶體與感測節點之間，第3電晶體，其具有連接於上述感測節點之閘極，及第4電晶體，其與上述第3電晶體串聯連接；及控制器，其構成為執行讀出動作，其中自上述記憶胞讀出資料之上述讀出動作包含：第1期間(period)，其中對上述字元線施加第1讀出電壓，對上述第4電晶體之閘極輸入第1信號，對上述第1電晶體之閘極施加第1電壓，且對上述源極線施加第2電壓；第2期間，其中對上述字元線施加第2讀出電壓，對上述第4電晶體之上述閘極輸入上述第1信號，對上述第1電晶體之上述閘極施加上述第1電壓，且對上述源極線施加上述第2電壓；上述第1期間之前之第3期間，對上述第1電晶體之上述閘極施加第3電壓，且對上述源極線施加第4電壓；及上述第1期間之後且於上述第2期間之前之第4期間，對上述第1電晶體之上述閘極施加第5電壓，且對上述源極線施加第6電壓；且其中上述第3電壓與上述第4電壓之間之差與上述第5電壓與上述第6電壓之間之差不同。
如請求項1之半導體記憶裝置，其中上述第3電壓及上述第5電壓之至少一者與上述第1電壓不同，且上述第5電壓及上述第6電壓之至少一者與上述第2電壓不同。
如請求項1之半導體記憶裝置，其中於上述第1期間，於對上述第4電晶體之上述閘極輸入上述第1信號之前對上述第2電晶體之閘極輸入第2信號；且於上述第2期間，於對上述第4電晶體之上述閘極輸入上述第1信號之前對上述第2電晶體之上述閘極輸入上述第2信號。
如請求項1之半導體記憶裝置，其中上述第1讀出電壓高於上述第2讀出電壓，上述第3電壓高於上述第1電壓，上述第5電壓高於上述第1電壓，上述第4電壓高於上述第2電壓，且上述第6電壓低於上述第2電壓。
如請求項4之半導體記憶裝置，其中上述第3電壓與上述第5電壓相同。
如請求項4之半導體記憶裝置，其中上述讀出動作進而包含：上述第3期間之前之第5期間，對上述字元線施加讀出路徑電壓(read pass voltage)’對上述第1電晶體之上述閘極施加第7電壓，且對上述源極線施加第8電壓。
如請求項6之半導體記憶裝置，其中上述讀出路徑電壓高於上述第1讀出電壓。
如請求項7之半導體記憶裝置，其中自上述第5期間至上述第3期間，上述字元線之電壓自上述讀出路徑電壓下降至上述第1讀出電壓，且自上述第1期間至上述第4期間，上述字元線之上述電壓自上述第1讀出電壓下降至上述第2讀出電壓。
如請求項1之半導體記憶裝置，其中上述第1讀出電壓低於上述第2讀出電壓，上述第3電壓高於上述第1電壓，上述第5電壓低於上述第3電壓，上述第4電壓高於上述第2電壓，且上述第6電壓低於上述第2電壓。
如請求項9之半導體記憶裝置，其中上述第5電壓與上述第1電壓相同。
如請求項9之半導體記憶裝置，其中上述讀出動作進而包含：上述第3期間之前之第5期間，對上述字元線施加讀出路徑電壓，對上述第1電晶體之上述閘極施加第7電壓，且對上述源極線施加第8電壓。
如請求項11之半導體記憶裝置，其中上述讀出路徑電壓高於上述第2讀出電壓。
如請求項12之半導體記憶裝置，其中自上述第5期間至上述第3期間，上述字元線之電壓自上述讀出路徑電壓下降至上述第1讀出電壓，上述字元線之上述電壓自上述第1期間至上述第4期間自上述第1讀出電壓上升至突跳電壓(kick voltage)；且自上述突跳電壓下降至上述第2讀出電壓。
如請求項1之半導體記憶裝置，其中自上述記憶胞讀出資料之上述讀出動作進而包含：第6期間，其中對上述字元線施加第3讀出電壓，對上述第4電晶體之上述閘極輸入上述第1信號，對上述第1電晶體之上述閘極施加上述第1電壓，且對上述源極線施加上述第2電壓；及上述第1期間之前之第7期間，對上述第1電晶體之上述閘極施加第9電壓，且對上述源極線施加第10電壓。
如請求項4之半導體記憶裝置，其中上述字元線之上述電壓於上述第1讀出電壓與上述第2讀出電壓之間之轉變量(transition amount)不同於上述字元線之上述電壓於上述第2讀出電壓與上述第3讀出電壓之間之轉變量。
如請求項1之半導體記憶裝置，其進而具備：基板；複數個上述字元線，堆疊於上述基板上方，上述複數個字元線包括上述字元線，各字元線於第1方向上彼此分離；及半導體柱，其延伸於上述第1方向上而設置；其中分別形成上述複數個字元線與上述半導體柱之間之交叉部分(intersecting portion)。