JP2021140844A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法 - Google Patents

Abstract

【課題】閾値の補正の精度を向上させるための不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法を提供すること。【解決手段】本実施形態に係る不揮発性半導体記憶装置は、第１ドレイン側及び第１ソース側選択トランジスタと第１メモリセルトランジスタを含む第１チャネル層と、第２ドレイン側及び第２ソース側選択トランジスタと第２メモリセルトランジスタを含む第２チャネル層と、第１及び第２メモリセルトランジスタのゲート電極となるワード線と、コントローラと、を有し、コントローラは、第１メモリセルトランジスタに対する読み出し動作を実行する際、第２ドレイン側及び第２ソース側選択トランジスタをオンさせ、第１ドレイン側及び第１ソース側選択トランジスタをオフさせた状態でワード線に第１電圧を供給した後、第１ドレイン側及び第１ソース側選択トランジスタをオンさせた状態でワード線に第２電圧を供給する。【選択図】図８

Description

本開示の実施形態は不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法に関する。

不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリを大容量化するため、複数のメモリセルを三次元的に配列した三次元ＮＡＮＤ型フラッシュメモリが実用化されている。三次元ＮＡＮＤ型フラッシュメモリの形態としては、例えば、メモリストリングを縦に形成する形態と、メモリストリングを水平方向に形成する形態がある。

特開２００８−７８４０４号公報 米国特許第７３８２０１８号明細書

閾値の補正の精度を向上させるための不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法を提供する。

本実施形態に係る不揮発性半導体記憶装置は、第１方向と第１方向と交差する第２方向とに延伸する主面を有する基板と、基板の第１方向及び第２方向と交差する第３方向における一方に配置され、第３方向に延伸するビット線と、基板の第３方向における一方に配置され、第３方向に延伸するソース線と、基板の第３方向における一方に配置され、第１方向に延伸し、ビット線と接続された第１ドレイン側選択トランジスタと、ソース線と接続された第１ソース側選択トランジスタと、第１ドレイン側選択トランジスタと第１ソース側選択トランジスタの間に接続された第１メモリセルトランジスタと、を有する第１チャネル層と、第１チャネル層の第３方向における一方に配置され、第１方向に延伸し、ビット線と接続された第２ドレイン側選択トランジスタと、ソース線と接続された第２ソース側選択トランジスタと、第２ドレイン側選択トランジスタと第２ソース側選択トランジスタの間に接続された第２メモリセルトランジスタと、を有する第２チャネル層と、第１チャネル層及び第２チャネル層の第２方向における一方に配置され、第３方向に延伸し、第１メモリセルトランジスタと第２メモリセルトランジスタのゲート電極として機能する、ワード線と、コントローラと、を有し、コントローラは、第１メモリセルトランジスタに対する読み出し動作を実行する際に、第２ドレイン側選択トランジスタと第２ソース側選択トランジスタをオンさせるとともに、第１ドレイン側選択トランジスタと第１ソース側選択トランジスタをオフさせた状態でワード線に第１の電圧を供給する第１の動作と、第１の動作の後に、少なくとも第１ドレイン側選択トランジスタと第１ソース側選択トランジスタをオンさせた状態でワード線に第２の電圧を供給する第２の動作と、を実行する。

本実施形態に係る不揮発性半導体記憶装置の駆動方法は、第１方向と第１方向と交差する第２方向とに延伸する主面を有する基板と、基板の第１方向及び第２方向と交差する第３方向における一方に配置され、第３方向に延伸するビット線と、基板の第３方向における一方に配置され、第３方向に延伸するソース線と、基板の第３方向における一方に配置され、第１方向に延伸し、ビット線と接続された第１ドレイン側選択トランジスタと、ソース線と接続された第１ソース側選択トランジスタと、第１ドレイン側選択トランジスタと第１ソース側選択トランジスタの間に接続された第１メモリセルトランジスタと、を有する第１チャネル層と、第１チャネル層の第３方向における一方に配置され、第１方向に延伸し、ビット線と接続された第２ドレイン側選択トランジスタと、ソース線と接続された第２ソース側選択トランジスタと、第２ドレイン側選択トランジスタと第２ソース側選択トランジスタの間に接続された第２メモリセルトランジスタと、を有する第２チャネル層と、第１チャネル層及び第２チャネル層の第２方向における一方に配置され、第３方向に延伸し、第１メモリセルトランジスタと第２メモリセルトランジスタのゲート電極として機能する、ワード線と、コントローラと、を有する不揮発性半導体記憶装置の駆動方法であって、第１メモリセルトランジスタに対する読み出し動作をコントローラに実行させ、読み出し動作は、第２ドレイン側選択トランジスタと第２ソース側選択トランジスタをオンさせるとともに、第１ドレイン側選択トランジスタと第１ソース側選択トランジスタをオフさせた状態でワード線に第１の電圧を供給する第１の動作と、第１の動作の後に、少なくとも前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で前記ワード線に第２の電圧を供給する第２の動作と、を含む。

一実施形態に係る不揮発性半導体記憶装置のブロック図である。 一実施形態に係る不揮発性半導体記憶装置が備えるメモリセルアレイの回路図である。 一実施形態に係る不揮発性半導体記憶装置のメモリセル領域及びＳＧＤ領域を示した平面図である。 一実施形態に係る不揮発性半導体記憶装置のＳＧＤ領域の断面図である。 一実施形態に係る不揮発性半導体記憶装置のメモリセル領域及びＳＧＳ領域を示した平面図である。 一実施形態に係る不揮発性半導体記憶装置のメモリセル領域及びＳＧＳ領域を示した平面図である。 一実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。 一実施形態に係るメモリセルトランジスタの閾値分布の一例を示す閾値分布図である。 一実施形態に係る不揮発性半導体記憶装置における読み出し動作を示すタイミングチャートである。 一実施形態に係る不揮発性半導体記憶装置における読み出し動作を示すタイミングチャートである。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

本願の明細書及び特許請求の範囲（以下「本明細書等」とも表記する）において、実施形態の１つである不揮発性半導体記憶装置は、例えば、三次元ＮＡＮＤ型フラッシュメモリであり、より具体的には、メモリストリングが水平方向に延伸する三次元ＮＡＮＤ型フラッシュメモリである。

＜１．全体構成＞
はじめに、本実施形態に係る不揮発性半導体記憶装置１の全体構成を説明する。図１は、不揮発性半導体記憶装置１の基本的な全体構成を示すブロック図の一例である。図１では、各ブロック間の接続の一部が矢印線により示されているが、各ブロック間の接続は、図１に示された例に限定されない。

図１に示すように、不揮発性半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプモジュール２０、データレジスタ２１、及びカラムデコーダ２２を含む。

入出力回路１０は、外部コントローラ２から信号ＤＱを入力（受信）すること、及び、外部コントローラ２に信号ＤＱを出力（送信）することを制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０は、外部コントローラ２から受信したデータＤＡＴをデータレジスタ２１に送信し、外部コントローラ２から受信したアドレスＡＤＤをアドレスレジスタ１３に送信し、外部コントローラ２から受信したコマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、外部コントローラ２に送信する。

ロジック制御回路１１は、外部コントローラ２から各種制御信号を受信する。ロジック制御回路１１は、受信した制御信号に応じて、入出力回路１０及びシーケンサ１５を制御する。

ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部コントローラ２に各動作が正常に終了したか否かを通知する。

アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。アドレスレジスタ１３は、ロウアドレスＲＡＤＤをロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２２に転送する。

コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。

シーケンサ１５は、不揮発性半導体記憶装置１の全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプモジュール２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。本明細書等において、シーケンサ１５は、コントローラと呼ばれることもある。

レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎを外部コントローラ２に送信する。

電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプモジュール２０等に供給する。ロウデコーダ１９及びセンスアンプモジュール２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。

メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３、・・・）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０〜ＳＵ３、・・・）を含む。そして各々のストリングユニットＳＵは、複数のメモリグループＭＧ（メモリストリングペア）を含む。ここで、メモリセルアレイ１８内のブロックＢＬＫの個数、ブロックＢＬＫ内のストリングユニットＳＵの個数、及びストリングユニットＳＵ内のメモリグループＭＧの個数は任意である。メモリセルアレイ１８の詳細については後述する。

ロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、必要な電圧を印加する。

センスアンプモジュール２０は、読み出し動作のとき、メモリセルアレイ１８から読み出されたデータをセンスし、センスして読み出されたデータをデータレジスタ２１に送信する。また、センスアンプモジュール２０は、書き込み動作のとき、書き込みデータをメモリセルアレイ１８に送信する。

データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータ又は読み出しデータを一時的に保持する。

カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じて、データレジスタ２１内のラッチ回路を選択する。

＜２．メモリセルアレイの回路構成＞
次に、メモリセルアレイ１８の回路構成を説明する。図２は、メモリセルアレイ１８の回路図の一例である。なお、メモリセルアレイ１８の回路構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１８の回路構成は、図２に示された例に限定されない。図１と同一、又は類似する構成の説明は省略されることがある。

上述のように、メモリセルアレイ１８は、複数のブロックＢＬＫを含み、各ブロックＢＬＫは複数のストリングユニットＳＵを含み、各ストリングユニットＳＵは複数のメモリグループＭＧ（メモリストリングペア）を含む。図２では、Ｚ方向に積層され、ビット線コンタクトＣＢＬに共通に接続された複数の半導体層に対応する複数のメモリグループＭＧが示されている。図２に示される複数のメモリグループＭＧは、例えば、図４に示されるメモリトレンチＭＴで分離された領域（メモリ構成ＭＲ１〜ＭＲ４の各々）に対応する。本明細書等において、半導体層は、それぞれ、ストリングユニットＳＵに対応する。以下では、最上層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線のうちドレイン側をＳＧＤ１と表記し、ソース側をＳＧＳ１と表記する。最下層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線のうちドレイン側をＳＧＤｋ（ｋは２以上の自然数）と表記し、ソース側をＳＧＳｋと表記する。最下層の半導体層３１に対して一層積層された半導体層３１（メモリグループＭＧ）メモリグループＭＧ）に対応する選択ゲート線のうちドレイン側をＳＧＤｋ−１と表記し、ソース側をＳＧＳｋ−１と表記する。なお、本明細書等において、半導体層はチャネル層と表記されることもある。

図２に示すように、メモリセルアレイ１８は、複数のメモリグループＭＧを含む。より具体的には、Ｚ方向に積層された半導体層３１（ストリングユニットＳＵ）が、それぞれ、Ｙ方向に分離された複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下では、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。また、本明細書等において、選択トランジスタＳＴ１はドレイン側選択トランジスタと表記されることもあり、選択トランジスタＳＴ２はソース側選択トランジスタと表記されることもある。

メモリストリングＭＳａは、例えば４個のメモリセルトランジスタＭＣａ０〜ＭＣａ３を含む。同様に、メモリストリングＭＳｂは、例えば４個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３を限定しない場合は、メモリセルトランジスタＭＣと表記する。

メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよく、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下に示す本実施形態では、ＦＧ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、例えば、８個、１６個、３２個、４８個、６４個、９６個、又は１２８個であってもよく、その数は限定されるものではない。

メモリストリングＭＳａに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３は、その電流経路が直列に接続される。同様に、メモリストリングＭＳｂに含まれるメモリセルトランジスタＭＣｂ０〜ＭＣｂ３は、その電流経路が直列に接続される。メモリセルトランジスタＭＣａ０及びＭＣｂ０のドレインは、選択トランジスタＳＴ１のソースに共通に接続される。メモリセルトランジスタＭＣａ３及びＭＣｂ３のソースは、選択トランジスタＳＴ２のドレインに共通に接続される。なお、メモリグループＭＧに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。また、例えば、後述のチャネル層として機能する半導体層３１の寸法によっては、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３が、１つのメモリストリングとして機能してもよい。すなわち、メモリセルトランジスタＭＣｂ０、ＭＣａ０、ＭＣｂ１、ＭＣａ１、ＭＣｂ２、ＭＣａ２、ＭＣｂ３及びＭＣａ３が、直列に接続された１つのメモリストリングとして機能してもよい。

Ｚ方向に沿って配置された複数のメモリグループＭＧのメモリセルトランジスタＭＣのゲートは、コンタクトプラグＣＷＬを介して１つのワード線ＷＬに共通に接続される。より具体的には、例えば、Ｚ方向に沿って配置された複数のメモリセルトランジスタＭＣａ０のゲート（ゲート電極）は、ワード線ＷＬａ０に共通に接続される。同様に、メモリセルトランジスタＭＣａ１、ＭＣａ２、及びＭＣａ３のゲート電極は、ワード線ＷＬａ１、ＷＬａ２、及びＷＬａ３にそれぞれ接続される。メモリセルトランジスタＭＣｂ０〜ＭＣｂ３のゲートは、ワード線ＷＬｂ０〜ＷＬｂ３にそれぞれ接続される。

図３に示すように、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクトＣＢＬを介して対応するビット線ＢＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のゲート電極は、それぞれ異なる選択ゲート線ＳＧＤに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲート電極は、選択ゲート線ＳＧＤ１に接続される。最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲート電極は、選択ゲート線ＳＧＤｋに接続される。

Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグ（ソース線コンタクトプラグＣＳＬ、導電層４５、図５Ａ参照）を介して１つのソース線ＳＬ１に共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のゲート電極は、それぞれ異なる選択ゲート線ＳＧＳに接続される。

本実施形態に係る不揮発性半導体記憶装置１では、図２に示されたＺ方向に沿って配置された複数のメモリグループＭＧがＹ方向に沿っても配置される。例えば、本実施形態に係る不揮発性半導体記憶装置１は、図２に示されたＺ方向に沿って配置された複数のメモリグループＭＧを1つのメモリ構成（Ｍｅｍｏｒｙ Ｒｉｄｇｅ）として、図４に示すように、第１のメモリ構成ＭＲ１と、第１のメモリ構成ＭＲ１にＹ方向に沿って隣接して配置される第２のメモリ構成ＭＲ２と、第２のメモリ構成ＭＲ２にＹ方向に沿って隣接して配置される第３のメモリ構成ＭＲ３と、第３のメモリ構成ＭＲ３にＹ方向に沿って隣接して配置される第４のメモリ構成ＭＲ４を含む。

第１のメモリ構成ＭＲ１において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクト（コンタクトプラグＣＢＬ（導電層３７））を介して１つのビット線ＢＬ１に共通に接続される。また、第１のメモリ構成ＭＲ１において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグ（ソース線コンタクトプラグＣＳＬ、導電層４５、図５Ａ参照）を介して１つのソース線ＳＬ１（図示は省略）に共通に接続される。また、第２のメモリ構成ＭＲ２において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクト（コンタクトプラグＣＢＬ（導電層３７））を介して１つのビット線ＢＬ２に共通に接続される。また、第２のメモリ構成ＭＲ２において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグ（ソース線コンタクトプラグＣＳＬ、導電層４５、図５Ａ参照）を介して１つのソース線ＳＬ２（図示は省略）に共通に接続される。

第３のメモリ構成ＭＲ３において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクト（コンタクトプラグＣＢＬ（導電層３７））を介して１つのビット線ＢＬ３に共通に接続され、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグ（ソース線コンタクトプラグＣＳＬ、導電層４５、図５Ａ参照）を介して１つのソース線ＳＬ３（図示は省略）に共通に接続される。また、第４のメモリ構成ＭＲ４において、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクト（コンタクトプラグＣＢＬ（導電層３７））を介して１つのビット線ＢＬ４に共通に接続され、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグ（ソース線コンタクトプラグＣＳＬ、導電層４５、図５Ａ参照）を介して１つのソース線ＳＬ４（図示は省略）に共通に接続される。

半導体層３１は、Ｚ方向に層状に複数配置されている。各層の半導体層３１は、Ｘ方向に延伸するメモリトレンチＭＴによって、Ｙ方向にそれぞれ分離されている。各層においてＹ方向に分離された半導体層３１は、それぞれ、Ｚ方向及びＸ方向に延伸し、メモリグループＭＧを形成する。これにより、各層の半導体層３１は、Ｙ方向に配置された複数のメモリグループＭＧを形成する。ここで、例えば、最下層の半導体層３１はｎ（ｎはｋ未満の自然数）層目の半導体層であり、最下層の半導体層３１に対して一層積層された半導体層３１はｎ＋１層目の半導体層３１であり、最上層の半導体層３１はｋ層目の半導体層である。

図１及び図２、後述する図３及び図４に示されるように、本実施形態に係る不揮発性半導体記憶装置１は、Ｘ方向（第１方向）とＸ方向と交差するＹ方向（第２方向）とに延伸する主面を有する基板（図示は省略）と、当該基板に対して、Ｘ方向及びＹ方向と交差するＺ方向（第３方向）における一方（上側）に配置され、Ｚ方向に延伸するビット線ＢＬ１と、当該基板のＺ方向における一方に配置され、Ｚ方向に延伸するソース線ＳＬ１と、当該基板のＺ方向における一方に配置され、Ｘ方向に延伸し、ビット線ＢＬ１と接続された選択トランジスタＳＴ1-ｋ（第１ドレイン側選択トランジスタ）と、ソース線ＳＬ１と接続された選択トランジスタＳＴ２−ｋ（第１ソース側選択トランジスタ）と、選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ２−ｋの間に接続されたメモリセルトランジスタＭＣａ０（第１メモリセルトランジスタ）と、を有するｎ層目の半導体層３１（第１チャネル層）と、ｎ層目の半導体層３１に対してＺ方向における一方に配置され、Ｙ方向に延伸し、ビット線ＢＬ１と接続された選択トランジスタＳＴ１−ｋ−１（第２ドレイン側選択トランジスタ）と、ソース線ＳＬ１と接続された選択トランジスタＳＴ２−ｋ−１（第２ソース側選択トランジスタ）と、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１の間に接続されたメモリセルトランジスタ（第２メモリセルトランジスタ）と、を有するｎ＋１層目の半導体層３１（第２チャネル層）と、ｎ層目の半導体層３１及びｎ＋１層目の半導体層３１に対してＹ方向における一方(紙面右側)に配置され、Ｚ方向に延伸し、メモリセルトランジスタＭＣａ０と選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１の間に接続されたメモリセルトランジスタのゲート電極として機能するワード線ＷＬａ０と、シーケンサ（コントローラ）と、を有する。

＜３．メモリセル領域、ＳＧＤ領域、階段コンタクト領域の構造＞
次に、メモリセル領域ＭＣＡ、ＳＧＤ領域ＳＧＤＡ、及び選択ゲート線ＳＧＤに対応する階段コンタクト領域ＳＣＤＡにおけるメモリセルアレイ１８の平面構成及び断面構成の一例を説明する。図３は、メモリセルアレイ１８のメモリセル領域及びＳＧＤ領域を示した平面図の一例である。なお、図３に示す平面構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１８の平面構成は、図３に示す例に限定されない。図１及び図２と同一、又は類似する構成の説明は省略されることがある。

図３に示すように、Ｙ方向に沿って配置された２つの半導体層３１の間には、メモリトレンチＭＴが設けられている。メモリトレンチＭＴは絶縁層（図示は省略）が埋め込まれている。

メモリセル領域ＭＣＡにおいて、半導体層３１の側面には、絶縁層３２が設けられている。絶縁層３２は、後述する絶縁層３６（トンネル絶縁膜）及び電荷蓄積層３５を形成する際のエッチングストッパとして機能する。

また、メモリセル領域ＭＣＡにおいて、メモリトレンチＭＴを分離するように複数のワード線ピラーＷＬＰが設けられている。ワード線ピラーＷＬＰは、Ｚ方向に延伸する導電層３３及び導電層３３の側面に接触する絶縁層３４を含む。導電層３３は、コンタクトプラグＣＷＬとして機能する。絶縁層３４は、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。

Ｙ方向において、ワード線ピラーＷＬＰと半導体層３１との間には、絶縁層３２を分離するように、電荷蓄積層３５及び絶縁層３６が設けられている。絶縁層３６は、トンネル絶縁膜として機能する。より具体的には、ＸＹ平面において、Ｘ方向に沿った電荷蓄積層３５の一方の側面は、ワード線ピラーＷＬＰの絶縁層３４に接触し、他の側面（Ｘ方向に沿った他方の側面、及びＹ方向に沿った２つの側面）は、絶縁層３６に接触している。そして、絶縁層３６の側面の一部は、半導体層３１及び絶縁層３２に接触している。

従って、導電層３３と半導体層３１との間には、導電層３３から半導体層３１に向かって絶縁層３４、電荷蓄積層３５、及び絶縁層３６が順に形成されている。半導体層３１の一部、導電層３３の一部、絶縁層３４の一部、電荷蓄積層３５、及び絶縁層３６を含む領域（半導体層３１とワード線ピラーＷＬＰとの交差領域とも表記する）が、メモリセルトランジスタＭＣとして機能する。図３の例では、１つの半導体層３１において、半導体層３１と図３の紙面下側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣａとして機能し、半導体層３１と図３の紙面上側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣｂとして機能する。また、例えば、１つの半導体層３１に対応する複数のメモリセルトランジスタＭＣａは、ＳＧＤ領域ＳＧＤＡからＳＧＳ領域ＳＧＳＡに向かって、順にＭＣａ０、ＭＣａ１、…と表記する。メモリセルトランジスタＭＣｂ０、ＭＣｂ１、…も同様である。

ＳＧＤ領域において、半導体層３１を貫通する導電層３７が設けられている。導電層３７は、コンタクトプラグＣＢＬとして機能する。図３に示した例では、半導体層３１は、導電層３７との接続領域において、円形の形状を有している。なお、導電層３７との接続領域における半導体層３１の形状は、任意である。例えば、接続領域の形状は、多角形でもよい。接続領域は、半導体層３１を貫通するコンタクトプラグＣＢＬのホールを加工する際に、製造ばらつき等によりコンタクトプラグＣＢＬのホールが半導体層３１からはみ出さないための充分なマージンがＸＹ平面において確保できている形状であればよい。

ＳＧＤ領域ＳＧＤＡにおいて、半導体層３１の側面を囲むように、すなわち、Ｘ方向における半導体層３１の端部及びＸ方向斜め（Ｘ―Ｙ方向）に沿った半導体層３１の側面に接触する絶縁層３８が設けられている。絶縁層３８は、選択トランジスタＳＴ１−１〜ＳＴ１−ｋのゲート絶縁膜として機能する。絶縁層３８は、半導体層３１と接触している側面と対向する側面が導電層３９と接触している。導電層３９には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、不純物を添加されたＳｉ等の半導体であってもよく、より具体的には、リン（Ｐ）を添加されたポリシリコンであってもよい。また、絶縁層３８には、例えば、ＳｉＯ₂が用いられる。絶縁層３８はＳｉＯＮ膜からなることが望ましい。例えば、選択トランジスタＳＴ１−１〜ＳＴ１−ｋのしきい値調整が必要な場合、絶縁層３８はＳｉＯＮ膜に代えてＳｉＯ₂／ＳｉＮ／ＳｉＯ₂の３層構造からなるＯＮＯ膜で構成することが望ましい。

導電層３９は、選択ゲート線ＳＧＤ１〜ＳＧＤｋとして機能する。より具体的には、導電層３９は、Ｙ方向に延伸する第１部分と、ＳＧＤ領域において、Ｘ方向斜めに延伸し、Ｘ方向斜めに沿った一方の側面が絶縁層３８に接触し、端部が導電層３９の第１部分に接続される複数の第２部分とを含む。

ＳＧＤ領域において、メモリセル領域から導電層３７までの半導体層３１、絶縁層３８、及び導電層３９の第２部分を含む領域が、選択トランジスタＳＴ１として機能する。より具体的には、導電層３９の第２部分が選択トランジスタＳＴ１のゲート電極として機能し、絶縁層３８が選択トランジスタＳＴ１のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１のチャネルが形成される。従って、４連のコンタクトプラグＣＢＬに対応する選択トランジスタＳＴ１は、ゲート長がそれぞれ異なる。

階段コンタクト領域ＳＣＤＡにおいて、導電層３９の第１部分を貫通する導電層４０及び絶縁層４４が設けられている。導電層４０は、コンタクトプラグＣＳＧＤとして機能する。絶縁層４４は、ダミーピラーＨＲとして機能する。導電層４０は、Ｚ方向に積層されている導電層３９の第１部分のいずれか１つに電気的に接続される。電気的に接続されない導電層３９と導電層４０との間には絶縁層４０ｉが形成されている。絶縁層４０ｉは、絶縁層４１、４２、４３から構成される。絶縁層４１は、導電層４０の側面（以下、「外面」とも表記する）に接触するように、設けられている。絶縁層４２は、絶縁層４１の外面の一部に接触するように、設けられている。絶縁層４３は、絶縁層４２の外面に接するように、設けられている。導電層４０には、導電材料が用いられる。導電材料は、例えば、金属材料であってもよく、より具体的には、Ｗ及びＴｉＮが用いられてもよい。

＜４．ＳＧＤ領域の断面構造＞
図４は、メモリセルアレイ１８のＳＧＤ領域の断面図の一例である。なお、図４に示す断面構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１８の断面構成は、図４に示す例に限定されない。図１〜図３と同一、又は類似する構成の説明は省略されることがある。

図４では、ＳＧＤ１〜ＳＧＤｋが各メモリストリングに接続される様子が示されている。半導体基板（図示は省略）上の絶縁層５００上に絶縁層５０１が形成されている。また、絶縁層５０１上に、絶縁層５１と半導体層３１とが順に積層形成されている。これら積層体を貫通し、底面が絶縁層５２に達するホールが形成され、ホール内には導電層３７が形成される。導電層３７は、例えば、Ｐ（リン）又はＡｓ（ヒ素）を高濃度にドープしたｎ＋型のポリシリコン、Ｗ（タングステン）又はＴｉＮ（窒化チタン）等の金属又は金属窒化物で形成される。導電層３７は複数層を接続する層であるため、ＨＵ（フックアップ）層として機能する。導電層３７は、例えば、ビット線のコンタクトプラグＣＢＬを形成する。

導電層３７は、導電層５１１と接続され、導電プラグ５２１を介して、各ビット線ＢＬと接続されている。このようにして、各ビット線ＢＬはコンタクトプラグＣＢＬに接続される。図４では、ビット線ＢＬ３と導電層３７とが接続される様子のみを示しているが、ビット線ＢＬ３と同様に、他のビット線ＢＬ１、ＢＬ２及びＢＬ４も、それぞれ、対応する導電層及び導電プラグを介して、ビット線コンタクトに接続される。

＜５．メモリセル領域、ＳＧＳ領域、階段コンタクト領域の構造＞
次に、メモリセル領域ＭＣＡ、ＳＧＳ領域ＳＧＳＡ、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域ＳＣＳＡにおけるメモリセルアレイ１８の平面構成の一例を説明する。図５Ａ及び図５Ｂは、メモリセルアレイ１８のメモリセル領域及びＳＧＳ領域を示した平面図の一例である。なお、図５Ａ及び図５Ｂに示す平面構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１８の平面構成は、図５Ａ及び図５Ｂに示す例に限定されない。図１〜図４と同一、又は類似する構成の説明は省略されることがある。

メモリセルアレイ１８のメモリセル領域及びＳＧＳ領域は、例えば、図５Ａに示すように、４つ半導体層３１がＳＧＳ領域ＳＧＳＡの近傍においてそれぞれ独立に接続され、ＳＧＳ領域において、半導体層３１を貫通する導電層４５が設けられてもよく、図５Ｂに示すように、２つの半導体層３１がＳＧＳ領域ＳＧＳＡの近傍において共通に接続され、ＳＧＳ領域において、半導体層３１を貫通する導電層４５が設けられてもよい。メモリセルアレイ１８のメモリセル領域及びＳＧＳ領域において、２つの半導体層３１がＳＧＳ領域ＳＧＳＡの近傍において共通に接続されることで、本実施形態に係る不揮発性半導体記憶装置の面積が縮小される。導電層４５は、ソース線コンタクトプラグＣＳＬとして機能する。図３と同様に、図５Ａ及び図５Ｂの例では、半導体層３１は、導電層４５との接続領域において、円形の形状を有している。なお、導電層４５は、導電層３７（ビット線のコンタクトプラグＣＢＬ）と同じ導電材料により構成されてもよい。

ＳＧＳ領域ＳＧＳＡにおいて、絶縁層３８と同様に、半導体層３１の側面を囲むように、絶縁層４６が設けられている。絶縁層４６は、選択トランジスタＳＴ２のゲート絶縁膜として機能する。なお、絶縁層４６は、絶縁層３８と同じ絶縁材料により構成されてもよい。

絶縁層４６は、半導体層３１と接触している側面と対向する側面が導電層４７と接触している。導電層４７は、選択ゲート線ＳＧＳとして機能する。より具体的には、導電層４７は、Ｙ方向に延伸する第１部分と、ＳＧＳ領域において、一方の側面が絶縁層４６に接触し、端部が導電層４７の第１部分に接触する複数の第２部分とを含む。なお、導電層４７は、導電層３９（選択ゲート線ＳＧＤ１〜ＳＧＤｋ）と同じ導電材料により構成されてもよい。

ＳＧＳ領域において、メモリセル領域から導電層４５までの半導体層３１、絶縁層４６、及び導電層４７の第２部分を含む領域が、選択トランジスタＳＴ２として機能する。より具体的には、導電層４７の第２部分が選択トランジスタＳＴ２のゲート電極として機能し、絶縁層４６が選択トランジスタＳＴ２のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ２のチャネルが形成される。

階段コンタクト領域において、導電層４７の第１部分を貫通する導電層４９及び絶縁層４４が設けられている。導電層４９は、コンタクトプラグＣＳＧＳとして機能する。導電層４９は、Ｚ方向に積層されている導電層４７の第１部分のいずれか１つに電気的に接続される。選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、導電層４９を囲むように絶縁層４１〜４３が設けられている。なお、導電層４９は、導電層４０（コンタクトプラグＣＳＧＤ）と同じ導電材料により構成されてもよい。

＜６．センスアンプユニットの回路構成＞
次に、センスアンプユニットＳＡＵの回路構成の一例を説明する。図６は、センスアンプユニットＳＡＵの回路構成の一例である。なお、図６に示すセンスアンプユニットＳＡＵの回路構成は一例であって、本実施形態に係る不揮発性半導体記憶装置のセンスアンプユニットＳＡＵの回路構成は、図６に示す例に限定されない。図１〜図５と同一、又は類似する構成の説明は省略されることがある。

センスアンプモジュール２０は、ビット線ＢＬ１〜ＢＬｍ（ｍは２以上の自然数）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、１つのセンスアンプユニットＳＡＵの回路構成が抽出して示されている。

センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出されたデータを一時的に保持することが可能である。また、センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。詳細は後述するが、不揮発性半導体記憶装置１は、センスアンプモジュール２０（センスアンプユニットＳＡＵ）を用いて、本実施形態に係る読み出し動作を実行可能である。

図６に示すように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１〜１２８、及びキャパシタ１２９を含んでいる。

トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。

トランジスタ１２４の一端はノードＣＯＭに接続され、トランジスタ１２４の他端はノードＳＲＣに接続され、トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続され、トランジスタ１２５の他端はノードＳＥＮに接続され、トランジスタ１２５のゲートには制御信号ＨＬＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続され、トランジスタ１２６の他端はノードＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。

トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。

以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ１５によって生成される。また、トランジスタ１２０の一端に接続された電源線には、例えば不揮発性半導体記憶装置１の内部電源電圧である電圧ＶＤＤが印加され、ノードＳＲＣには、例えば不揮発性半導体記憶装置１の接地電圧である電圧ＶＳＳが印加される。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは、例えば、データレジスタ２１に接続され、センスアンプユニットＳＡＵと入出力回路１０との間のデータの入出力に使用される。

ラッチ回路ＳＤＬは、例えばインバータ１３０及び１３１、並びにｎチャネルＭＯＳトランジスタ１３２及び１３３を含んでいる。インバータ１３０の入力ノードはノードＬＡＴに接続され、インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

以上で説明したセンスアンプモジュール２０において、各センスアンプユニットＳＡＵがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。本明細書等において「シーケンサ１５が制御信号ＳＴＢをアサートする」とは、シーケンサ１５が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。

なお、本実施形態に係るセンスアンプモジュール２０の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ１５が制御信号ＳＴＢをアサートする」とは、シーケンサ１５が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。

また、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＣが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。

＜７．メモリセルトランジスタの閾値分布＞
次に、メモリセルトランジスタＭＣの閾値分布の一例を説明する。図７は、メモリセルトランジスタＭＣの閾値分布の一例を示す閾値分布図である。なお、図７に示すメモリセルトランジスタＭＣの閾値分布は一例であって、本実施形態に係る不揮発性半導体記憶装置のメモリセルトランジスタＭＣの閾値分布は、図７に示す例に限定されない。図１〜図６と同一、又は類似する構成の説明は省略されることがある。

本実施形態に係る不揮発性半導体記憶装置１は、メモリセルトランジスタＭＣの書き込み方式として、例えば１つのメモリセルトランジスタＭＣに３ビットデータを記憶させるＴＬＣ（Ｔｒｉｐｌｅ−ＬｅｖｅｌＣｅｌｌ）方式を使用する。

図３は、ＴＬＣ方式における、メモリセルトランジスタＭＣの閾値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示している。図３に示す閾値分布の縦軸はメモリセルトランジスタＭＣの個数に対応し、横軸はメモリセルトランジスタＭＣの閾値電圧Ｖｔｈに対応している。

ＴＬＣ方式において複数のメモリセルトランジスタＭＣは、図３に示すように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称する。”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。

“ＥＲ”レベル：”１１１”（”下位ビット／中位ビット／上位ビット”）データ
“Ａ”レベル：”０１１”データ
“Ｂ”レベル：”００１”データ
“Ｃ”レベル：”０００”データ
“Ｄ”レベル：”０１０”データ
“Ｅ”レベル：”１１０”データ
“Ｆ”レベル：”１００”データ
“Ｇ”レベル：”１０１”データ

隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。

例えば、ベリファイ電圧ＡＶは、”ＥＲ”レベルにおける最大の閾値電圧と”Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタＭＣにベリファイ電圧ＡＶが印加されると、閾値電圧が”ＥＲ”レベルに含まれるメモリセルトランジスタＭＣがオン状態になり、閾値電圧が”Ａ”レベル以上の閾値分布に含まれるメモリセルトランジスタＭＣがオフ状態になる。

また、例えば、その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶもベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、”Ａ”レベルと”Ｂ”レベルとの間に設定され、ベリファイ電圧ＣＶは、”Ｂ”レベルと”Ｃ”レベルとの間に設定され、ベリファイ電圧ＤＶは、”Ｃ”レベルと”Ｄ”レベルとの間に設定され、ベリファイ電圧ＥＶは、”Ｄ”レベルと”Ｅ”レベルとの間に設定され、ベリファイ電圧ＦＶは、”Ｅ”レベルと”Ｆ”レベルとの間に設定され、ベリファイ電圧ＧＶは、”Ｆ”レベルと”Ｇ”レベルとの間に設定される。

例えば、ベリファイ電圧ＡＶは０．８Ｖに、ベリファイ電圧ＢＶは１．６Ｖに、ベリファイ電圧ＣＶは２．４Ｖに、ベリファイ電圧ＤＶは３．１Ｖに、ベリファイ電圧ＥＶは３．８Ｖに、ベリファイ電圧ＦＶは４．６Ｖに、ベリファイ電圧ＧＶは５．６Ｖに、それぞれ設定してもよい。しかし、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、ここで示された例に限定されない。ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、例えば、０Ｖ〜７.０Ｖの範囲で、適宜、段階的に設定してもよい。

また、隣り合う閾値分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定されてもよい。例えば、メモリセルトランジスタＭＣの閾値電圧が”ＥＲ”レベルに含まれるのか、”Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、”ＥＲ”レベルにおける最大の閾値電圧と”Ａ”レベルにおける最小の閾値電圧との間に設定される。

その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に設定されてもよい。例えば、読み出し電圧ＢＲは、”Ａ”レベルと”Ｂ”レベルとの間に設定され、読み出し電圧ＣＲは、”Ｂ”レベルと”Ｃ”レベルとの間に設定され、読み出し電圧ＤＲは、”Ｃ”レベルと”Ｄ”レベルとの間に設定され、読み出し電圧ＥＲは、”Ｄ”レベルと”Ｅ”レベルとの間に設定され、読み出し電圧ＦＲは、”Ｅ”レベルと”Ｆ”レベルとの間に設定され、読み出し電圧ＧＲは、”Ｆ”レベルと”Ｇ”レベルとの間に設定される。

そして、最も高い閾値分布（例えば”Ｇ”レベル）の最大の閾値電圧よりも高い電圧に、読み出しパス電圧ＶＲＥＡＤが設定される。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＣは、記憶するデータに依らずにオン状態になる。

なお、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、例えば読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりもそれぞれ高い電圧に設定される。つまり、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルの閾値分布の下裾近傍に設定される。

例えば、以上で説明したデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。このように、下位ページデータ、中位ページデータ、及び上位ページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定するため、このデータの割り付けは”２−３−２コード”と称される。

なお、以上で説明した１つのメモリセルトランジスタＭＣに記憶するデータのビット数と、メモリセルトランジスタＭＣの閾値分布に対するデータの割り当てとは一例であり、ここで示された例に限定されない。例えば、２ビット又は４ビット以上のデータが１つのメモリセルトランジスタＭＣに記憶されてもよい。また、各読み出し電圧及び読み出しパス電圧は、各方式で同じ電圧値に設定されてもよいし、異なる電圧値に設定されてもよい。

＜８．書き込み動作及び読み出し動作の概要＞
図２に示したメモリセルアレイの動作方法について説明する。半導体層３１（ストリングユニットＳＵ）の層数をｋとすると、メモリトレンチＭＴで分離された領域（メモリ構成ＭＲ１〜ＭＲ４の各々）にはＺ方向に積層されたｋ個のメモリグループＭＧが含まれる。

具体例として、半導体層３１（ストリングユニットＳＵ）の層数ｋ＝１２である場合を例にとって説明する。この場合、１２層のメモリグループＭＧ（メモリストリングペア）が積層される。また、１２層のメメモリグループＭＧ（メモリストリングペア）にそれぞれ対応する、１２本の選択ゲート線ＳＧＤが設けられる。

各ストリングユニットＳＵは、同時に動作する１つのブロックＢＬＫを構成する。書き込み動作、読み出し動作、及び消去動作は、ブロックＢＬＫ単位で実行される。

例えば、本実施形態に係る不揮発性半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、プログラム動作及びベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＣにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＣの閾値電圧を上昇させる動作のことである。又は、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＣの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＣは、その後、書き込み禁止とされる。

本実施形態に係る不揮発性半導体記憶装置１において、以上のように説明されたプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。

電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＣの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＣの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。なお、読み出し動作はベリファイ動作を含んでもよい。また、本明細書等において、不揮発性半導体記憶装置１のそれぞれの動作は、それぞれの動作方法に含まれる。より具体的には、不揮発性半導体記憶装置１の書き込み動作は書き込み動作方法に含まれ、不揮発性半導体記憶装置１の読み出し動作は読み出し動作方法に含まれ、不揮発性半導体記憶装置１の消去動作は消去動作方法に含まれ、不揮発性半導体記憶装置１のベリファイ動作はベリファイ動作方法に含まれる。

＜９．読み出し動作の一例＞
＜９−１．本実施形態と従来例の比較＞
図８は、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。なお、図８に図示されるタイミングチャートは、種々の回路構成要素に印加される電圧を示すための概略的なタイミングチャートに過ぎず、例えばワード線に供給される電圧、選択ゲート線ＳＧＤ及びＳＧＳの電位の変化等を、必ずしも正確に図示したものではない。また、図８に示すタイミングチャートはあくまでも読み出し動作の一例を示すタイミングチャートの一例であって、本実施形態に係る不揮発性半導体記憶装置のタイミングチャートは、図８に示す例に限定されない。図１〜図７と同一、又は類似する構成の説明は省略されることがある。

以下の説明では、各メモリストリングＭＳａまたはＭＳｂにおいて選択されるメモリセルトランジスタＭＣに接続されるワード線を選択ワード線ＷＬ＿ｓｅｌと称し、それ以外のメモリセルトランジスタＭＣに接続されるワード線を非選択ワード線ＷＬ＿ｕｓｅｌと称する。選択ワード線ＷＬ＿ｓｅｌ及び非選択ワード線ＷＬ＿ｕｓｅｌは、全ての半導体層に共通（全層共通）に供給されるものとする。また、ｎ層目の半導体層３１とｎ＋１層目の半導体層３１に着目し、半導体層はチャネル層（ｃｈａｎｎｅｌ）と呼ぶものとする。ここで、ｎ層目の選択ゲート線ＳＧＤ及びＳＧＳは、選択ゲート線ＳＧＤｋ及びＳＧＳｋであり、ｎ＋１層目の選択ゲート線ＳＧＤ及びＳＧＳは、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１である。また、選択ゲート線ＳＧＤ及びＳＧＳには、図８に示された電圧が供給されるが、選択ゲート線ＳＧＤ及びＳＧＳのいずれか一方の選択ゲート線に、図８に示された電圧が供給されてもよい。また、ソース線ＳＬは、ソース線ＣＥＬＳＲＣと言い換えて説明される。なお、選択されるメモリセルトランジスタＭＣがメモリストリングＭＳａ及びＭＳｂのうち一方（例えばＭＳａ）に属する場合、当該メモリストリングと並列な電流経路ができないように、メモリストリングＭＳａ及びＭＳｂのうち他方（例えばＭＳｂ）に属するメモリセルトランジスタＭＣに接続されるワード線には、例えば、接地電圧ＶＳＳが印加される。

本実施形態に係る不揮発性半導体記憶装置１における読み出し動作では、シーケンサ１５がｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する読み出しを実行する際に、ｎ＋１層目に含まれる選択トランジスタ（第２ドレイン側選択トランジスタ）ＳＴ１−ｋ−１と選択トランジスタ（第２ソース側選択トランジスタ）ＳＴ２−ｋ−１をオン（ｏｎ）させるとともに、選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ２−ｋをオフ（ｏｆｆ）させた状態で選択ワード線ＷＬ−ｓｅｌに３つの互いに異なる読み出し電圧（読み出し電圧ＢＲ、読み出し電圧ＤＲ及び読み出し電圧ＦＲ）を供給する第１の動作を実行し、選択ワード線ＷＬ−ｓｅｌによって選択されたｎ＋１層目のメモリセルトランジスタＭＣに記憶されたデータを読み出す。

さらに、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作では、第１の動作の後に、少なくともｎ層目に含まれる選択トランジスタ（第１ドレイン側選択トランジスタ）ＳＴ１−ｋと選択トランジスタ（第１ソース側選択トランジスタ）ＳＴ２−ｋをオン（ｏｎ）させた状態で選択ワード線ＷＬ−ｓｅｌに２つの互いに異なる読み出し電圧（読み出し電圧ＡＲ、及び読み出し電圧ＥＲ）を供給する第２の動作を実行し、選択ワード線ＷＬ−ｓｅｌによって選択されたｎ層目のメモリセルトランジスタＭＣに記憶されたデータを読み出す。ここで、第２の動作は、ｘ（ｘは２以上の自然数）回繰り返される。

本実施形態に係る不揮発性半導体記憶装置１において、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣのデータ（閾値電圧）は、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する複数回の読み出しによって取得された読み出し電圧と、ｎ＋１層目のメモリセルトランジスタＭＣから読み出した複数のデータ（読み出し電圧、閾値電圧）を用いて決定される。ここで、例えば、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する複数回の読み出しによって取得された読み出し電圧（閾値電圧）と、ｎ＋１層目のメモリセルトランジスタＭＣから読み出した複数のデータ（読み出し電圧、閾値電圧）は、センスアンプユニットＳＡＵに含まれるラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬなどに一時的に保存されている。例えば、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣのデータ（閾値電圧）は、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＣＤＬなどに保存されたｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する複数回の読み出しによって取得された読み出し電圧（閾値電圧）と、ｎ＋１層目のメモリセルトランジスタＭＣから読み出した複数のデータ（読み出し電圧、閾値電圧）を用いて、センスアンプユニットＳＡＵ内で論理演算をすることで算出される。以上で説明したように、不揮発性半導体記憶装置１は、センスアンプモジュール２０（センスアンプユニットＳＡＵ）を用いて、シーケンサ１５によって、本実施形態に係る読み出し動作を実行可能である。

本明細書等では、読み出し動作に含まれる第１の動作において選択ワード線ＷＬ−ｓｅｌに供給される電圧は、第１の電圧と呼ばれることもある。本実施形態において、第１の電圧は、３つの互いに異なる読み出し電圧を含むが、第１の電圧は図８において示された例に限定されない。例えば、第１の電圧は、２つの互いに異なる読み出し電圧であればよく、読み出し電圧ＡＲ及び読み出し電圧ＢＲであってもよい。また、本明細書等では、読み出し動作に含まれる第２の動作において選択ワード線ＷＬ−ｓｅｌに供給される電圧は、第２の電圧と呼ばれることもある。本実施形態において、第２の電圧は、２つの互いに異なる読み出し電圧を含むが、第２の電圧は図８において示された例に限定されない。例えば、第２の電圧は、図７に示される読み出しデータの各レベルを区別可能な電圧であればよく、読み出し電圧ＣＲ及び読み出し電圧ＥＲであってもよい。

ここで、比較例の読み出し動作について説明する。メモリストリングが水平方向に延伸する三次元ＮＡＮＤ型フラッシュメモリでは、例えば、図２又は図４に示すように、ｎ層目のチャネル層（半導体層３１）と、ｎ＋１層目のチャネル層（半導体層３１）の間には絶縁層５１が設けられているだけである。したがって、例えば、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のＦＧとｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のＦＧの間、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のＦＧとｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のチャネルの間、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のチャネルとｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０のチャネルの間に容量性カップリングが存在する。その結果、メモリストリングが水平方向に延伸する三次元ＮＡＮＤ型フラッシュメモリでは、ｎ層目のチャネル層のメモリセルトランジスタと、ｎ＋１層目のチャネル層のメモリセルトランジスタとの干渉が大きい。すなわち、Ｚ方向に隣接するメモリセルトランジスタ間の干渉が大きい。

例えば、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０にデータを書き込んだ（電子を注入した）後に、ｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０にデータを書き込む（電子を注入する）と、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０とｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０とが、容量性カップリングを介して、干渉する。その結果、ｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０にデータを書き込んだ後にｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０に書き込まれたデータを読み出すと、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣａ０の実効的な閾値が変化し、誤読み出しが発生する可能性がある。

一方、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作では、ｎ層目のチャネル層に含まれる選択ワード線ＷＬ−ｓｅｌに接続されたメモリセルトランジスタＭＣに対する読み出しを実行する際に、はじめに、同じ選択ワード線ＷＬ−ｓｅｌに接続されたｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣに記憶されたデータを読み出す。このとき、選択ワード線ＷＬ−ｓｅｌには、複数の読み出し電圧を供給する。その結果、複数の読み出し電圧のそれぞれに対応した、ｎ＋１層目のメモリセルトランジスタＭＣに記憶されたデータを読み出すことができる。また、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作では、ｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣに記憶されたデータを読み出した後に、ｎ＋１層目のメモリセルトランジスタＭＣから読み出した複数の読み出し電圧を用いて、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する読み出しを複数回実行する。本実施形態に係る不揮発性半導体記憶装置１において、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣのデータは、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する複数回の読み出しによって取得された読み出し電圧と、ｎ＋１層目のメモリセルトランジスタＭＣから読み出した複数のデータ（電圧）を用いて決定することができる。したがって、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作では、ｎ＋１層目のチャネル層に含まれるメモリセルトランジスタに読み出し電圧を与えて得られた結果に基づいて、ｎ層目のチャネル層に含まれるメモリセルトランジスタの読み出し電圧を補正することができる。したがって、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作を用いることで、隣接するメモリセルトランジスタ間の干渉を精度よく補正できるため、誤読み出しを抑制し、閾値分布の幅を緩和する(幅を広くする)ことが可能となる。また、閾値分布の幅を緩和することで、書き込み時間を短縮することが可能となる。

なお、第１の電圧及び第２の電圧は、読み出した複数のデータ（電圧）に基づき、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに対する読み出し電圧を決定可能な電圧であればよい。

＜９−２．第１の動作の例＞
図８に戻って説明を続ける。選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、選択ゲート線ＳＧＤｋ、選択ゲート線ＳＧＳｋ、選択ゲート線ＳＧＤｋ−１、選択ゲート線ＳＧＳｋ−１、及びソース線ＣＥＬＳＲＣに対する電圧の印加は、シーケンサ１５（図１）によって、例えば、電圧発生回路１７（図１）、カラムデコーダ２２（図１）、ロウデコーダ１９（図１）、センスアンプモジュール２０（図１）を制御することで実行される。さらに、制御信号ＳＴＢは、シーケンサ１５によって制御される。

読み出し動作の開始時には、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、選択ゲート線ＳＧＤｋ及びＳＧＳｋ、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、ｎ層目のチャネル層、及びｎ＋１層目のチャネル層に印加される電圧は、各々、電圧ＶＳＳである。また、制御信号ＳＴＢの電圧はロー（Ｌｏｗ、Ｌ）レベルである。ローレベルは電圧ＶＳＳであってもよい。

シーケンサ１５によって第１の動作が実行される。第１の動作が実行される期間は、第１の動作期間である。第１の動作では、同じ選択ワード線ＷＬ−ｓｅｌに接続されたｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣに記憶されたデータの読み出しが、シーケンサ１５によって実行される。例えば、第１の動作において、シーケンサ１５は、ｎ層目のチャネル層に含まれる選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ１−ｋをオンさせた状態で選択ワード線ＷＬ−ｓｅｌに第１の電圧を供給せず、ｎ層目のチャネル層に含まれる選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ１−ｋをオフさせた状態で選択ワード線ＷＬ−ｓｅｌに第１の電圧を供給する。以下において、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作（第１の動作）の例を詳細に説明する。

第１の動作期間の時刻ｔ００から時刻ｔ０１において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。選択ゲート線ＳＧＤｋ及びＳＧＳｋに、電圧ＶＧＳが印加される。電圧ＶＧＳは、例えば、選択トランジスタＳＴ１−ｋ−１及びＳＴ１−ｋ、並びに選択トランジスタＳＴ２−ｋ−１及びＳＴ２−ｋをオン（ｏｎ）状態にする電圧である。このとき、選択ゲート線ＳＧＤｋ及びＳＧＳｋに印加される電圧ＶＧＳのパルスの幅は、選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ２−ｋをオン状態にする程度に充分に長いパルスの幅である。制御信号ＳＴＢに、ロー（Ｌｏｗ、Ｌ）レベルが印加される。なお、第１の動作期間の時刻ｔ００から時刻ｔ０４において、非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加され、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加され、ｎ＋１層目のチャネル層、及びｎ層目のチャネル層に電圧ＶＳＳが印加される。ｎ＋１層目のチャネル層及びｎ層目のチャネル層に電圧ＶＳＳが印加されることで、ｎ＋１層目のチャネル層及びｎ層目のチャネル層はブースト（ｂｏｏｓｔ）されない。ここで、ビット線ＢＬ及びソース線ＣＥＬＳＲＣは電圧ＶＳＳと同電位になる。

第１の動作期間の時刻ｔ０１から時刻ｔ０２において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＢＲが印加される。制御信号ＳＴＢに、ローレベルからハイ（Ｈｉｇｈ、Ｈ）レベルが印加される。制御信号ＳＴＢがローレベルからハイレベルになると、制御信号ＳＴＢがアサートされる。これにより、任意の読み出し電圧ＢＲに基づくｎ＋１層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。なお、第１の動作期間の時刻ｔ０２から時刻ｔ０４において、選択ゲート線ＳＧＤｋ及びＳＧＳｋに、電圧ＶＧＳから電圧ＶＳＳが印加される。このとき、選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ２−ｋはオフ（ｏｆｆ）状態になる。

第１の動作期間の時刻ｔ０２から時刻ｔ０３において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＤＲが印加される。制御信号ＳＴＢに、ローレベルからハイレベルが印加される。制御信号ＳＴＢがローレベルからハイレベルになると、制御信号ＳＴＢがアサートされる。これにより、任意の読み出し電圧ＤＲに基づくｎ＋１層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。

第１の動作期間の時刻ｔ０３から時刻ｔ０４において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＦＲが印加される。制御信号ＳＴＢに、ローレベルからハイレベルが印加される。制御信号ＳＴＢがローレベルからハイレベルになると、制御信号ＳＴＢがアサートされる。これにより、任意の読み出し電圧ＦＲに基づくｎ＋１層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。

第１の動作期間の時刻ｔ０４から時刻ｔ１０において、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、選択ゲート線ＳＧＤｋ及びＳＧＳｋ、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、ｎ層目のチャネル層、及びｎ＋１層目のチャネル層に、各々、電圧ＶＳＳが印加される。また、制御信号ＳＴＢの電圧に、ハイレベルからローレベルが印加される。制御信号ＳＴＢがハイレベルからローレベルになると、制御信号ＳＴＢがデアサートされる。

第１の動作において、シーケンサ１５は、選択ワード線ＷＬ−ｓｅｌに３つの互いに異なる読み出し電圧（読み出し電圧ＢＲ、ＤＲ、及びＦＲ）を供給する例を示すが、シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する電圧は、図８に示された例に限定されない。シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する電圧は、例えば、読み出し電圧ＣＲ、ＤＲ及びＦＲでもよく、２つの互いに異なる読み出し電圧ＣＲ及びＦＲでもよく、２つの互いに異なる読み出し電圧ＢＲ及びＥＲでもよい。シーケンサ１５が、より多くの読み出し電圧を選択ワード線ＷＬ−ｓｅｌに供給することで、隣接するメモリセルトランジスタ間の干渉を精度よく補正できるため、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣの閾値の補正精度は向上する。なお、本明細書等において、電圧を印加することは、電圧を供給することと言い換えてもよい。

＜９−３．第２の動作の例＞
本実施形態における不揮発性半導体記憶装置１の読み出しにおいて、第２の動作がｘ回繰り返し実行される。ここでは、第２の動作が３回（ｘ＝３）繰り返し実行される場合を例に説明する。

第１の動作と同様に、シーケンサ１５によって第２の動作が実行される。第２の動作では、同じ選択ワード線ＷＬ−ｓｅｌに接続されたｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣに記憶されたデータの読み出しが、シーケンサ１５によって実行される。

例えば、第２の動作において、シーケンサ１５は、ｎ層目に含まれる選択トランジスタＳＴ１−ｋと選択トランジスタＳＴ２−ｋをオン（ｏｎ）させた状態で、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧を供給し、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給した後、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１をオフ状態にする。また、例えば、１回目の第２の動作において選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅は、２回目の第２の動作において選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅と異なる。１回目の第２の動作においては、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅に応じて、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に供給される電圧は電圧ＶＧＳＨまで上昇し、２回目の第２の動作においては、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅に応じて、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に供給される電圧は電圧ＶＧＳＭまで上昇する。電圧ＶＧＳＨは、電圧ＶＧＳＭと異なる。より具体的には、１回目の第２の動作において電圧ＶＧＳを供給する際のパルス幅は、２回目の第２の動作において電圧ＶＧＳを供給する際のパルス幅よりも長い。また、電圧ＶＧＳＨは、電圧ＶＧＳＭよりも大きい。本明細書等において、電圧ＶＧＳは、第３の電圧とも呼ばれる。

また、例えば、２回目の第２の動作において選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅は、３回目の第２の動作において選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅と異なる。２回目の第２の動作においては、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅に応じて、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に供給される電圧は電圧ＶＧＳＭまで上昇し、３回目の第２の動作においては、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に電圧ＶＧＳを供給する際のパルス幅に応じて、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１に供給される電圧は電圧ＶＧＳＬまで上昇する。電圧ＶＧＳＭは、電圧ＶＧＳＬと異なる。より具体的には、２回目の第２の動作において電圧ＶＧＳを供給する際のパルス幅は、３回目の第２の動作において電圧ＶＧＳを供給する際のパルス幅よりも長い。また、電圧ＶＧＳＭは、電圧ＶＧＳＬよりも大きい。

さらに、第２の動作において、シーケンサ１５が、選択トランジスタＳＴ１−ｋ−１と選択トランジスタＳＴ２−ｋ−１をオフ状態にする電圧を供給すると、ｎ＋１層目のチャネル層の電圧はｎ＋１層目のチャネル層をブーストする電圧になり、ｎ層目のチャネル層の電圧はｎ層目のチャネル層をブーストしない電圧になる。より具体的には、１回目の第２の動作において、ｎ＋１層目のチャネル層の電圧はｎ＋１層目のチャネル層をブーストする電圧ＶＢＳＴＬになるとともに、ｎ層目のチャネル層の電圧はｎ層目のチャネル層をブーストしない電圧になり、２回目の第２の動作において、ｎ＋１層目のチャネル層の電圧はｎ＋１層目のチャネル層をブーストする電圧ＶＢＳＴＭになるとともに、ｎ層目のチャネル層の電圧はｎ層目のチャネル層をブーストしない電圧になる。ここで、ブースト電圧ＶＢＳＴＬは、ブースト電圧ＶＢＳＴＭと異なる電圧である。より具体的には、ブースト電圧ＶＢＳＴＬは、ブースト電圧ＶＢＳＴＭよりも小さい電圧である。本明細書等において、ブースト電圧ＶＢＳＴＬは、第１のブースト電圧とも呼ばれ、ブースト電圧ＶＢＳＴＭは、第２のブースト電圧とも呼ばれる。

また、３回目の第２の動作において、ｎ＋１層目のチャネル層の電圧はｎ＋１層目のチャネル層をブーストする電圧ＶＢＳＴＨを供給になるとともに、ｎ層目のチャネル層の電圧はｎ層目のチャネル層をブーストしない電圧になる。ここで、ブースト電圧ＶＢＳＴＨは、ブースト電圧ＶＢＳＴＬ及びブースト電圧ＶＢＳＴＭと異なる電圧である。より具体的には、ブースト電圧ＶＢＳＴＨは、ブースト電圧ＶＢＳＴＬ及びブースト電圧ＶＢＳＴＭよりも大きい電圧である。本明細書等において、ブースト電圧ＶＢＳＴＭは、第１のブースト電圧とも呼ばれ、ブースト電圧ＶＢＳＴＨは、第２のブースト電圧とも呼ばれ、ブースト電圧ＶＢＳＴＬは、第３のブースト電圧とも呼ばれることがある。

以下において、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作（第２の動作）の例を詳細に説明する。はじめに、１回目の第２の動作について説明する。１回目の第２の動作期間の時刻ｔ１０から時刻ｔ１１において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳＨまで上昇する。電圧ＶＧＳＨは、例えば、電圧ＶＧＳよりも小さく、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン（ｏｎ）状態にする電圧である。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧ＶＧＳパルスの幅は、選択ゲート線ＳＧＤｋ及びＳＧＳｋに印加される電圧ＶＧＳのパルスの幅よりも短い。また、ｎ＋１層目及びｎ層目のチャネル層に電圧ＶＳＳが印加される。ｎ＋１層目及びｎ層目のチャネル層に電圧ＶＳＳが印加されることで、ｎ＋１層目及びｎ層目のチャネル層はブースト（ｂｏｏｓｔ）されない。さらに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加される。電圧ＶＧＳは、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋをオン（ｏｎ）状態にする電圧である。制御信号ＳＴＢにローレベルが印加される。

１回目の第２の動作期間の時刻ｔ１１から時刻ｔ１２において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳＨから電圧ＶＳＳに変化する。ｎ＋１層目のチャネル層の電圧はブースト電圧ＶＢＳＴＬになる。ｎ＋１層目のチャネル層の電圧が電圧ＶＢＳＴＬになることで、ｎ＋１層目のチャネル層はブーストされる。選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋはオン（ｏｎ）状態になっている。ｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ層目のチャネル層はブーストされていない。制御信号ＳＴＢにローレベルが印加される。

本明細書等において、ブースト電圧とは、ワード線ＷＬまたは非選択ワード線ＷＬ＿ｕｓｅｌとチャネルとのカップリングによって上昇した電位のことである。また、本明細書等において、選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧が低下し始めてから非選択ワード線ＷＬ＿ｕｓｅｌに電圧が印加されるまでの期間は、ブースト期間と呼ばれる。選択ゲート線ＳＧＤ及びＳＧＳに印加される電圧が低下し始めてから非選択ワード線ＷＬ＿ｕｓｅｌに電圧が印加されるまでの期間は、選択ゲート線ＳＧＤ及びＳＧＳへの電圧供給を切ってから非選択ワード線ＷＬ＿ｕｓｅｌに電圧が上昇しきるまでの期間であり、ｎ＋１層目のチャネル層に電圧ＶＢＳＴＬが印加される期間であり、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン状態からオフ状態に遷移させる期間でもある。１回目の第２の動作期間においては、時刻ｔ１１から時刻ｔ１２が、ブースト期間である。

１回目の第２の動作期間の時刻ｔ１２から時刻ｔ１３において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＡＲが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＳＳが印加され、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオフ状態になる。ｎ＋１層目のチャネル層の電圧はブースト電圧ＶＢＳＴＬになっているため、ｎ＋１層目のチャネル層はブーストされた状態を維持している。選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋはオン状態を維持している。ｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ層目のチャネル層はブーストされていない。制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＡＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。

１回目の第２の動作期間の時刻ｔ１３から時刻ｔ１４においては、選択ワード線ＷＬ＿ｓｅｌに読み出し電圧ＥＲが印加される。また、制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＥＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。１回目の第２の動作期間の時刻ｔ１３から時刻ｔ１４において、選択ワード線ＷＬ＿ｓｅｌと制御信号ＳＴＢを除く信号線等に印加される電圧等は、１回目の第２の動作期間の時刻ｔ１２から時刻ｔ１３において説明された電圧等と同様であるから、ここでの説明は省略される。

１回目の第２の動作期間の時刻ｔ１４から時刻ｔ２０において、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、選択ゲート線ＳＧＤｋ及びＳＧＳｋ、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、ｎ層目のチャネル層、及びｎ＋１層目のチャネル層に、各々、電圧ＶＳＳが印加される。また、制御信号ＳＴＢの電圧に、ハイレベルからローレベルが印加される。制御信号ＳＴＢがハイレベルからローレベルになると、制御信号ＳＴＢがデアサートされる。

従来の読み出し動作では、選択ゲート線ＳＧＤｋ−１には、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１を充分にオン状態にするような電圧が印加されていた。また、ｎ＋１層目のチャネル層に電圧ＶＳＳが印加され、ｎ＋１層目のチャネル層はブーストされていなかった。一方、本実施形態に係る不揮発性半導体記憶装置１の第２の動作では、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１にパルス状に電圧を印加し、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン状態からオフ状態に遷移し、ｎ＋１層目のチャネル層の電圧をブースト電圧にするとともに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳを印加し、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋをオン状態にした状態でｎ層目のチャネル層をブーストしないため、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣをオンし易くしている。

次に、２回目の第２の動作について説明する。２回目の第２の動作期間の時刻ｔ２０から時刻ｔ２１において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１の電圧は、電圧ＶＧＳＭまで上昇する。電圧ＶＧＳＭは、例えば、電圧ＶＧＳ及びＶＧＳＨよりも小さく、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン（ｏｎ）状態にする電圧である。２回目の第２の動作期間の時刻ｔ２０から時刻ｔ２１において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧ＶＧＳのパルスの幅は、１回目の第２の動作期間の時刻ｔ１０から時刻ｔ１１において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧ＶＧＳのパルスの幅及び選択ゲート線ＳＧＤｋ及びＳＧＳｋに印加される電圧ＶＧＳのパルスの幅よりも短い。また、ｎ＋１層目及びｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ＋１層目及びｎ層目のチャネル層はブーストされない。さらに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、制御信号ＳＴＢにローレベルが印加される。

２回目の第２の動作期間の時刻ｔ２１から時刻ｔ２２において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳＭから電圧ＶＳＳに変化する。電圧ＶＧＳＭは、電圧ＶＧＳＨよりも小さい。ｎ＋１層目のチャネル層の電圧はブースト電圧ＶＢＳＴＭになる。ブースト電圧ＶＢＳＴＭは、ブースト電圧ＶＢＳＴＬより大きい。ｎ＋１層目のチャネル層に電圧が電圧ＶＢＳＴＭになることで、ｎ＋１層目のチャネル層はブーストされる。２回目の第２の動作期間の時刻ｔ２１から時刻ｔ２２においても、１回目の第２の動作期間の時刻ｔ２０から時刻ｔ２１と同様に、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋはオン状態になっており、ｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ層目のチャネル層はブーストされておらず、制御信号ＳＴＢにローレベルが印加されている。２回目の第２の動作期間においては、時刻ｔ２１から時刻ｔ２２が、ブースト期間である。

２回目の第２の動作期間の時刻ｔ２２から時刻ｔ２４においては、ｎ＋１層目のチャネル層の電圧はブースト電圧ＶＢＳＴＭになっているため、ｎ＋１層目のチャネル層はブーストされた状態を維持している。また、２回目の第２の動作期間の時刻ｔ２２から時刻ｔ２３においては、制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＡＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。さらに、２回目の第２の動作期間の時刻ｔ２３から時刻ｔ２４においては、制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＥＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。２回目の第２の動作期間の時刻ｔ２２から時刻ｔ３０においては、ｎ＋１層目のチャネル層と制御信号ＳＴＢを除く信号線等に印加される電圧等は、１回目の第２の動作期間の時刻ｔ１２から時刻ｔ２０において説明された電圧等と同様であるから、ここでの説明は省略される。

２回目の第２の動作期間においては、１回目の第２の動作期間と比較して、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧が印加される時間が短い。その結果、２回目の第２の動作期間においては、１回目の第２の動作期間と比較してブースト期間を長くすることができるため、１回目の第２の動作期間と比較してブースト電圧を大きくすることができる。したがって、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣを、よりオンし易くしている。

続いて、３回目の第２の動作について説明する。３回目の第２の動作期間の時刻ｔ３０から時刻ｔ３１において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳＬまで上昇する。電圧ＶＧＳＬは、例えば、電圧ＶＧＳＭよりも小さく、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン（ｏｎ）状態にする電圧である。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧ＶＧＳのパルスの幅は、２回目の第２の動作期間の時刻ｔ２０から時刻ｔ２１において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧ＶＧＳのパルスの幅、及び選択ゲート線ＳＧＤｋ及びＳＧＳｋに印加される電圧ＶＧＳのパルスの幅よりも短い。また、ｎ＋１層目及びｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ＋１層目及びｎ層目のチャネル層はブーストされない。さらに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、制御信号ＳＴＢにローレベルが印加される。

３回目の第２の動作期間の時刻ｔ３１から時刻ｔ３２において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳＬから電圧ＶＳＳに変化する。ｎ＋１層目のチャネル層の電圧は、ブースト電圧ＶＢＳＴＨになる。ブースト電圧ＶＢＳＴＨは、ブースト電圧ＶＢＳＴＭより大きい。ｎ＋１層目のチャネル層の電圧が電圧ＶＢＳＴＨになることで、ｎ＋１層目のチャネル層はブーストされる。３回目の第２の動作期間の時刻ｔ３１から時刻ｔ３２においても、１回目の第２の動作期間の時刻ｔ２０から時刻ｔ２１と同様に、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋはオン状態になっており、ｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ層目のチャネル層はブーストされておらず、制御信号ＳＴＢにローレベルが印加されている。３回目の第２の動作期間においては、時刻ｔ３１から時刻ｔ３２が、ブースト期間である。

３回目の第２の動作期間の時刻ｔ３２から時刻ｔ３４においては、ｎ＋１層目のチャネル層の電圧がブースト電圧ＶＢＳＴＨになっているため、ｎ＋１層目のチャネル層はブーストされた状態を維持している。また、３回目の第２の動作期間の時刻ｔ３２から時刻ｔ３３においては、制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＡＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。さらに、３回目の第２の動作期間の時刻ｔ３３から時刻ｔ３４においては、制御信号ＳＴＢに、ローレベルからハイレベルが印加され、制御信号ＳＴＢがアサートされることで、任意の読み出し電圧ＥＲに基づくｎ層目のチャネル層のメモリセルトランジスタＭＣを読み出した読み出しデータ（読み出し電圧、閾値電圧）が、センスアンプモジュール２０中のラッチ回路（ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ）に転送される。３回目の第２の動作期間の時刻ｔ３２から時刻ｔ４０においては、ｎ＋１層目のチャネル層と制御信号ＳＴＢを除く信号線等に印加される電圧等は、１回目の第２の動作期間の時刻ｔ１２から時刻ｔ２０において説明された電圧等と同様であるから、ここでの説明は省略される。

３回目の第２の動作期間においては、１回目及び２回目の第２の動作期間と比較して、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧が印加される時間が短い。その結果、３回目の第２の動作期間においては、１回目及び２回目の第２の動作期間と比較してブースト期間を長くすることができるため、１回目及び２回目の第２の動作期間と比較してブースト電圧をさらに大きくすることができる。したがって、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣを、よりオンし易くしている。

第２の動作において、シーケンサ１５は、選択ワード線ＷＬ−ｓｅｌに２つの互いに異なる読み出し電圧（読み出し電圧ＡＲ、及びＥＲ）を供給する例を示すが、シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する電圧は、図８に示された例に限定されない。シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する電圧は、例えば、読み出し電圧ＣＲ及びＦＲでもよく、１つ読み出し電圧でもよく、３つの互いに異なる読み出し電圧でもよい。

また、１回目〜３回目の第２の動作において、シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する２つの互いに異なる読み出し電圧は同じ電圧である例を示すが、１回目の第２の動作と２回目の第２の動作において、シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する読み出し電圧は異なる電圧であってもよく、１回目〜３回目のそれぞれの第２の動作において、シーケンサ１５が選択ワード線ＷＬ−ｓｅｌに供給する読み出し電圧は異なる電圧であってもよい。第２の動作において、シーケンサ１５が、より多くの読み出し電圧を選択ワード線ＷＬ−ｓｅｌに供給することで、隣接するメモリセルトランジスタ間の干渉を精度よく補正できるため、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣの閾値電圧の補正精度は向上する。

以上で説明したように、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作においては、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣのデータを読み出す場合、シーケンサ１５によって第２の動作が複数回実行され、複数回実行された第２の動作のそれぞれにおいて、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧のパルスの幅を変えている。その結果、複数回実行された第２の動作のそれぞれにおいて、チャネル層に印加されるブースト電圧を変えることができるため、メモリセルトランジスタＭＣのチャネルの形成され易さを変えて、メモリセルトランジスタＭＣのオンし易さを変えることができる。

また、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作においては、シーケンサ１５によって、選択ワード線ＷＬ−ｓｅｌに３つの互いに異なる読み出し電圧を供給する第１の動作が実行されるため、少なくとも、３つの互いに異なる読み出し結果を用いて、ｎ層目のメモリセルトランジスタＭＣのデータ（読み出し電圧、閾値電圧）を決定することができる。ｎ層目のメモリセルトランジスタＭＣのデータ（読み出し電圧、閾値電圧）を決定するにあたり、３つの互いに異なる読み出し結果（閾値電圧）のうち、何れの結果（閾値電圧）を用いて、メモリセルトランジスタＭＣのデータ（読み出し電圧、閾値電圧）を決定（補正）するのかは、メモリセルトランジスタＭＣごとにそれぞれ決めることができる。

例えば、ｎ＋１層目のチャネル層に含まれるメモリセルトランジスタＭＣの読み出し結果（閾値電圧）が、例えば、読み出し電圧ＦＲよりも大きくなっていた場合、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣはｎ＋１層目のチャネル層のメモリセルトランジスタＭＣとのカップリングによる干渉が大きいと考えられる。その結果、ｎ層目のチャネル層に含まれるメモリセルトランジスタＭＣの閾値電圧は、大幅に高く見えてしまう可能性がある。よって、ｎ＋１層目のチャネル層のメモリセルトランジスタＭＣとの大きな干渉を打ち消すため、読み出し電圧ＦＲよりも大きな読み出し電圧によって読み出されたｎ＋１層目のチャネル層のメモリセルトランジスタＭＣの読み出し電圧（閾値電圧）を用いて、ｎ層目のメモリセルトランジスタＭＣのデータ（読み出し電圧、閾値電圧）を決定すればよい。

＜１０．読み出し動作の他の例＞
図９は、本実施形態に係る不揮発性半導体記憶装置１における読み出し動作で利用される、種々の回路構成要素に印加される電圧の時間変化の他の例を示すタイミングチャートである。図９に示すタイミングチャートは、図８に示すタイミングチャートと比較して、第２の動作期間の一部において異なる。具体的には、図９に示すタイミングチャートは、図８に示すタイミングチャートと比較して、１回目の第２の動作期間の時刻ｔ１から時刻ｔ１１における動作、２回目の第２の動作期間の時刻ｔ２から時刻ｔ２１における動作、及び３回目の第２の動作期間の時刻ｔ３から時刻ｔ３１における動作が異なる。ここでは、主に、図９に示すタイミングチャートと図８に示すタイミングチャートの異なる点について説明する。図１〜図８と同一、又は類似する構成の説明は省略されることがある。

なお、図９に図示されるタイミングチャートは、図８と同様に、種々の回路構成要素に印加される電圧を示すための概略的なタイミングチャートに過ぎず、例えばワード線に供給される電圧、選択ゲート線ＳＧＤ及びＳＧＳの電位の変化等を、必ずしも正確に図示したものではない。また、図９に示すタイミングチャートはあくまでも読み出し動作の一例を示すタイミングチャートであって、本実施形態に係る不揮発性半導体記憶装置のタイミングチャートは、図９に示す例に限定されない。

以下において、本実施形態に係る不揮発性半導体記憶装置１の読み出し動作（第２の動作）の例を詳細に説明する。はじめに、１回目の第２の動作期間の時刻ｔ１から時刻ｔ１０において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、選択ゲート線ＳＧＤｋ及びＳＧＳｋ、ｎ層目のチャネル層、及びｎ＋１層目のチャネル層に、各々、電圧ＶＳＳが印加される。ｎ＋１層目及びｎ層目のチャネル層に電圧ＶＳＳが印加されることで、ｎ＋１層目及びｎ層目のチャネル層はブースト（ｂｏｏｓｔ）されない。電圧ＶＧＳを供給する際のパルス幅に応じて選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＳＳから電圧ＶＧＳになる。電圧ＶＧＳは、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン（ｏｎ）状態にする電圧である。また、制御信号ＳＴＢの電圧にローレベルが印加される。

１回目の第２の動作期間の時刻ｔ１０から時刻ｔ１１において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳである。また、ｎ層目のチャネル層、及びｎ＋１層目のチャネル層に、各々、電圧ＶＳＳが印加される。ｎ＋１層目及びｎ層目のチャネル層はブースト（ｂｏｏｓｔ）されていない。さらに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加される。電圧ＶＧＳは、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋをオン（ｏｎ）状態にする電圧である。制御信号ＳＴＢにローレベルが印加される。制御信号ＳＴＢにローレベルが印加される。

２回目の第２の動作期間の時刻ｔ１１から時刻ｔ１２において、各信号線に印加される電圧等を説明する。選択ワード線ＷＬ＿ｓｅｌに電圧ＶＳＳが印加される。非選択ワード線ＷＬ＿ｕｓｅｌに読み出しパス電圧ＶＲＥＡＤが印加される。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳから電圧ＶＳＳに変化する。ｎ＋１層目のチャネル層の電圧はブースト電圧ＶＢＳＴＬになる。ｎ＋１層目のチャネル層に電圧が電圧ＶＢＳＴＬになることで、ｎ＋１層目のチャネル層はブーストされる。選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳが印加され、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋはオン状態になっており、ｎ層目のチャネル層に電圧ＶＳＳが印加され、ｎ層目のチャネル層はブーストされておらず、制御信号ＳＴＢにローレベルが印加されている。２回目の第２の動作期間においては、時刻ｔ１１から時刻ｔ１２が、ブースト期間である。

図９に示されるタイミングチャートの１回目の第２の動作期間の時刻ｔ１２から時刻ｔ２において信号線等に印加される電圧等は、図８に示されるタイミングチャートの１回目の第２の動作期間の時刻ｔ１２から時刻ｔ２０において説明された電圧等と同様であるから、ここでの説明は省略される。

次に、２回目の第２の動作について説明する。２回目の第２の動作期間の時刻ｔ２から時刻ｔ２１において各信号線に印加される電圧等は、１回目の第２の動作期間の時刻ｔ１から時刻ｔ１１において各信号線に印加される電圧等と同様であるから、ここでの説明は省略される。

２回目の第２の動作期間の時刻ｔ２１から時刻ｔ２２において、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳから電圧ＶＳＳに変化する。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１以外の各信号線に印加される電圧等は、図８に示されるタイミングチャートの２回目の第２の動作期間の時刻ｔ２１から時刻ｔ２２において説明された電圧等に印加される電圧等と同様であるから、ここでの説明は省略される。また、図９に示されるタイミングチャートの２回目の第２の動作期間の時刻ｔ２２から時刻ｔ３において信号線等に印加される電圧等は、図８に示されるタイミングチャートの２回目の第２の動作期間の時刻ｔ２２から時刻ｔ３０において説明された電圧等に印加される電圧等と同様であるから、ここでの説明は省略される。

３回目の第２の動作期間の時刻ｔ３から時刻ｔ３１において各信号線に印加される電圧等は、１回目の第２の動作期間の時刻ｔ１から時刻ｔ１１において各信号線に印加される電圧等と同様であるから、ここでの説明は省略される。

３回目の第２の動作期間の時刻ｔ３１から時刻ｔ３２において、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に印加される電圧は、電圧ＶＧＳから電圧ＶＳＳに変化する。選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１以外の各信号線に印加される電圧等は、図８に示されるタイミングチャートの３回目の第２の動作期間の時刻ｔ３１から時刻ｔ３２において説明された電圧等に印加される電圧等と同様であるから、ここでの説明は省略される。また、図９に示されるタイミングチャートの３回目の第２の動作期間の時刻ｔ３２から時刻ｔ３４において信号線等に印加される電圧等は、図８に示されるタイミングチャートの３回目の第２の動作期間の時刻ｔ３２から時刻ｔ３４において説明された電圧等に印加される電圧等と同様であるから、ここでの説明は省略される。

本実施形態に係る不揮発性半導体記憶装置１の図９に示されるタイミングチャートにおける第２の動作においても、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１にパルス状に電圧を印加し、選択トランジスタＳＴ１−ｋ−１及びＳＴ２−ｋ−１をオン状態からオフ状態に遷移し、ｎ＋１層目のチャネル層の電圧をブースト電圧にするとともに、選択ゲート線ＳＧＤｋ及びＳＧＳｋに電圧ＶＧＳを印加し、選択トランジスタＳＴ１−ｋ及びＳＴ２−ｋをオン状態にした状態でｎ層目のチャネル層をブーストしないため、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣをオンし易くなる。

また、本実施形態に係る不揮発性半導体記憶装置１の図９に示されるタイミングチャートにおける第２の動作においても、２回目の第２の動作期間においては、１回目の第２の動作期間と比較して、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧が印加される時間が短く、３回目の第２の動作期間においては、１回目及び２回目の第２の動作期間と比較して、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧が印加される時間が短い。すなわち、２回目の第２の動作期間において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加されるパルス幅は、１回目の第２の動作期間において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加されるパルス幅よりも短く、３回目の第２の動作期間において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加されるパルス幅は、２回目の第２の動作期間において選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加されるパルス幅よりも短い。その結果、２回目の第２の動作期間においては、１回目の第２の動作期間と比較してブースト期間を長くすることができ、３回目の第２の動作期間においては、２回目の第２の動作期間と比較してブースト期間を長くすることができる。したがって、２回目の第２の動作期間においては、１回目の第２の動作期間と比較してブースト電圧を大きくすることができ、３回目の第２の動作期間においては、２回目の第２の動作期間と比較してブースト電圧を大きくすることができる。したがって、選択ゲート線ＳＧＤｋ−１及びＳＧＳｋ−１に電圧ＶＧＳが印加されるパルス幅が短くなるほど、ｎ＋１層目のチャネル層のブースト電圧が大きくなり、ｎ層目のチャネル層に含まれる選択されたメモリセルトランジスタＭＣがよりオンし易くなる。

本実施形態に係る不揮発性半導体記憶装置１は、図９に示されるタイミングチャートに基づき動作する場合、図８に示されるタイミングチャートに基づき動作する場合と同様の作用効果を得ることができる。

＜他の実施形態＞
上記第１実施形態及び第２実施形態において半導体記憶装置に含まれる構成として説明した各部は、ハードウェア又はソフトウェアのいずれで実現してもよく、あるいは、ハードウェアとソフトウェアとの組み合わせにより実現してもよい。

上記実施形態において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。

また、或る電圧を印加又は供給すると表記している場合、当該電圧を印加又は供給するような制御を行うことと、当該電圧が実際に印加又は供給されることとのいずれをも含む。さらに、或る電圧を印加又は供給することは、例えば０Ｖの電圧を印加又は供給することを含んでいてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、適宜組み合わせて実施してもよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：不揮発性半導体記憶装置、２：外部コントローラ、１０：入出力回路、１１：ロジック制御回路、１２：ステータスレジスタ、１３：アドレスレジスタ、１４：コマンドレジスタ、１５：シーケンサ、１６：ビジー回路、１７：電圧発生回路、１８：メモリセルアレイ、１９：ロウデコーダ、２０：センスアンプモジュール、２１：データレジスタ、２２：カラムデコーダ、３１：半導体層、３２：絶縁層、３３：導電層、３４：絶縁層、３５：電荷蓄積層、３６：絶縁層、３７：導電層、３８：絶縁層、３９：導電層、４０：導電層、４０ｉ：絶縁層、４１：絶縁層、４２：絶縁層、４３：絶縁層、４４：絶縁層、４５：導電層、４６：絶縁層、４７：導電層、４９：導電層、５１：絶縁層、５２：絶縁層、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：キャパシタ、１３０：インバータ、１３１：インバータ、１３２：トランジスタ、１３３：トランジスタ、５００：絶縁層、５１１：導電層、５２１：導電プラグ

Claims (18)

1. 第１方向と前記第１方向と交差する第２方向とに延伸する主面を有する基板と、
   前記基板の前記第１方向及び前記第２方向と交差する第３方向における一方に配置され、前記第３方向に延伸するビット線と、
   前記基板の前記第３方向における前記一方に配置され、前記第３方向に延伸するソース線と、
   前記基板の前記第３方向における前記一方に配置され、前記第１方向に延伸し、前記ビット線と接続された第１ドレイン側選択トランジスタと、前記ソース線と接続された第１ソース側選択トランジスタと、前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタの間に接続された第１メモリセルトランジスタと、を有する第１チャネル層と、
   前記第１チャネル層の前記第３方向における前記一方に配置され、前記第１方向に延伸し、前記ビット線と接続された第２ドレイン側選択トランジスタと、前記ソース線と接続された第２ソース側選択トランジスタと、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタの間に接続された第２メモリセルトランジスタと、を有する第２チャネル層と、
   前記第１チャネル層及び前記第２チャネル層の前記第２方向における一方に配置され、前記第３方向に延伸し、前記第１メモリセルトランジスタと前記第２メモリセルトランジスタのゲート電極として機能する、ワード線と、
   コントローラと、
   を有し、
   前記コントローラは、
   前記第１メモリセルトランジスタに対する読み出し動作を実行する際に、
   前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオンさせるとともに、前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオフさせた状態で前記ワード線に第１の電圧を供給する第１の動作と、
   前記第１の動作の後に、少なくとも前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で前記ワード線に第２の電圧を供給する第２の動作と、
   を実行する、
   不揮発性半導体記憶装置。
2. 前記コントローラは、前記第１の動作において、
   前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で前記ワード線に前記第１の電圧を供給せず、
   前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオフさせた状態で前記ワード線に前記第１の電圧を供給する、
   請求項１に記載の不揮発性半導体記憶装置。
3. 前記コントローラは、
   前記第２の動作をｘ（ｘは２以上の自然数）回繰り返し、
   前記第２の動作において、少なくとも前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で、
   前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに、第３の電圧を供給し、
   前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに、前記第３の電圧を供給した後に、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオフし、
   ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅は、ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅と異なる、
   請求項２に記載の不揮発性半導体記憶装置。
4. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅より長い、
   請求項３に記載の不揮発性半導体記憶装置。
5. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧と異なる、
   請求項３に記載の不揮発性半導体記憶装置。
6. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧より大きい、
   請求項３に記載の不揮発性半導体記憶装置。
7. 前記コントローラが、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオフすると、
   前記第２チャネル層の電圧は前記第２チャネル層をブーストする電圧になるとともに、前記第１チャネル層の電圧は前記第１チャネル層をブーストしない電圧になる、
   請求項３に記載の不揮発性半導体記憶装置。
8. 前記ｘ−１回目の前記第２の動作において、前記第２チャネル層の電圧は前記第２チャネル層をブーストする第１のブースト電圧になり、
   前記ｘ回目の前記第２の動作において、前記第２チャネル層の電圧は前記第２チャネル層をブーストする第２のブースト電圧になり、
   前記第１のブースト電圧は前記第２のブースト電圧と異なる、
   請求項７に記載の不揮発性半導体記憶装置。
9. 前記第１のブースト電圧は前記第２のブースト電圧より小さい、
   請求項８に記載の不揮発性半導体記憶装置。
10. 第１方向と前記第１方向と交差する第２方向とに延伸する主面を有する基板と、
    前記基板の前記第１方向及び前記第２方向と交差する第３方向における一方に配置され、前記第３方向に延伸するビット線と、
    前記基板の前記第３方向における前記一方に配置され、前記第３方向に延伸するソース線と、
    前記基板の前記第３方向における前記一方に配置され、前記第１方向に延伸し、前記ビット線と接続された第１ドレイン側選択トランジスタと、前記ソース線と接続された第１ソース側選択トランジスタと、前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタの間に接続された第１メモリセルトランジスタと、を有する第１チャネル層と、
    前記第１チャネル層の前記第３方向における前記一方に配置され、前記第１方向に延伸し、前記ビット線と接続された第２ドレイン側選択トランジスタと、前記ソース線と接続された第２ソース側選択トランジスタと、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタの間に接続された第２メモリセルトランジスタと、を有する第２チャネル層と、
    前記第１チャネル層及び前記第２チャネル層の前記第２方向における一方に配置され、前記第３方向に延伸し、前記第１メモリセルトランジスタと前記第２メモリセルトランジスタのゲート電極として機能する、ワード線と、
    コントローラと、
    を有する不揮発性半導体記憶装置の駆動方法であって、
    前記第１メモリセルトランジスタに対する読み出し動作を前記コントローラに実行させ、
    前記読み出し動作は、
    前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオンさせるとともに、前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオフさせた状態で前記ワード線に第１の電圧を供給する第１の動作と、
    前記第１の動作の後に、少なくとも前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で前記ワード線に第２の電圧を供給する第２の動作と、
    を含む、
    不揮発性半導体記憶装置の駆動方法。
11. 前記第１の動作は、
    前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で前記ワード線に前記第１の電圧を供給することと、
    前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオフさせた状態で前記ワード線に前記第１の電圧を供給することと、
    を含む、
    請求項１０に記載の不揮発性半導体記憶装置の駆動方法。
12. 前記第２の動作は、
    前記コントローラによって、ｘ（ｘは２以上の自然数）回繰り返され、
    少なくとも前記第１ドレイン側選択トランジスタと前記第１ソース側選択トランジスタをオンさせた状態で、
    前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに、第３の電圧を供給することと、
    前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに、前記第３の電圧を供給した後に、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオフすることと、
    を含み、
    ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅は、ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅と異なる、
    請求項１１に記載の不揮発性半導体記憶装置の駆動方法。
13. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに前記第３の電圧を供給する際のパルス幅より長い、
    請求項１２に記載の不揮発性半導体記憶装置の駆動方法。
14. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧と異なる、
    請求項１２に記載の不揮発性半導体記憶装置の駆動方法。
15. 前記ｘ−１回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧は、前記ｘ回目の前記第２の動作において前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタに供給される前記第３の電圧より大きい、
    請求項１２に記載の不揮発性半導体記憶装置の駆動方法。
16. 前記コントローラによって、前記第２ドレイン側選択トランジスタと前記第２ソース側選択トランジスタをオフするとき、
    前記第２チャネル層の電圧は前記第２チャネル層をブーストする電圧になるとともに、前記第１チャネル層の電圧は前記第１チャネル層をブーストしない電圧になる、
    請求項１２に記載の不揮発性半導体記憶装置の駆動方法。
17. 前記ｘ−１回目の前記第２の動作は、前記第２チャネル層の電圧を前記第２チャネル層をブーストする第１のブースト電圧にすることを含み、
    前記ｘ回目の前記第２の動作は、前記第２チャネル層の電圧を前記第２チャネル層をブーストする第２のブースト電圧にすることを含み、
    前記第１のブースト電圧は前記第２のブースト電圧と異なる、
    請求項１６に記載の不揮発性半導体記憶装置の駆動方法。
18. 前記第１のブースト電圧は前記第２のブースト電圧より小さい、
    請求項１７に記載の不揮発性半導体記憶装置の駆動方法。

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