KR20130005435A - 3차원 불휘발성 메모리 소자 제조방법 - Google Patents

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신창희
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Abstract

본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 교대로 적층된 복수의 채널막 및 복수의 절연막을 포함하며 서로 이격된 복수의 적층 패턴을 형성하는 단계, 상기 복수의 적층 패턴 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막을 적층하는 단계, 상기 복수의 적층 패턴 사이의 공간을 갭-필막으로 채우는 단계, 상기 갭-필막을 식각하여 상기 복수의 적층 패턴에 교차되고 서로 이격된 복수의 트렌치를 상기 갭-필막에 형성하는 단계, 상기 복수의 트렌치 내부를 도전물질로 매립하여 복수의 워드 라인을 형성하는 단계, 및 상기 갭-필막을 제거하는 단계를 포함한다.

Description

3차원 불휘발성 메모리 소자 제조방법{Method of fabricating for 3D-nonvolatile memory device}
본 발명은 3차원 불휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 3차원 낸드 플래시 메모리 소자의 형성방법에 관한 것이다.
불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 메모리 스트링을 3차원으로 배열하여 3차원 낸드 플래시 메모리 소자를 구현하면, 메모리 소자의 집적도를 극대화시킬 수 있을 것으로 예상되므로 3차원 낸드 플래시 메모리 소자에 대한 개발이 요구된다.
본 발명은 3차원 낸드 플래시 메모리 소자의 형성방법을 제공하며, 특히 3차원 낸드 플래시 메모리 소자의 워드 라인 형성 공정의 안정성을 개선할 수 있는 3차원 불휘발성 메모리 소자의 제조방법을 제공한다.
본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 복수의 채널막 및 복수의 절연막을 교대로 적층하여 적층 구조를 형성하는 단계, 상기 적층 구조를 식각하여 서로 이격된 복수의 적층 패턴을 형성하는 단계, 상기 복수의 적층 패턴 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막을 적층하는 단계, 상기 복수의 적층 패턴 사이의 공간을 갭-필막으로 채우는 단계, 상기 갭-필막을 식각하여 상기 복수의 적층 패턴에 교차되고 서로 이격된 복수의 트렌치를 상기 갭-필막에 형성하는 단계, 상기 복수의 트렌치 내부를 도전물질로 매립하여 복수의 워드 라인을 형성하는 단계, 및 상기 갭-필막을 제거하는 단계를 포함한다.
상기 복수의 적층 패턴을 형성하는 단계 이 후, 상기 복수의 채널막 각각이 상기 복수의 절연막 양측으로 돌출될 수 있도록 상기 복수의 절연막을 식각하는 단계를 더 포함할 수 있다.
상기 갭-필막은 SOC(Spin On Carbon)막으로 형성할 수 있다.
상기 복수의 트렌치를 형성하는 단계는 상기 SOC막 상부에 SiON막을 형성하는 단계; 상기 SiON막 상부에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴에 의해 노출된 상기 SiON막을 제거하여 상기 SOC막을 노출시키는 단계; 및 상기 SOC막의 노출된 영역 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다. 이 경우, 상기 복수의 워드 라인을 형성하는 단계는 상기 도전물질을 상기 SiON막보다 높게 형성하여 상기 도전물질로 상기 SiON막을 덮고 상기 트렌치를 채우는 단계; 및 상기 SiON막이 제거될 수 있도록 상기 도전물질의 표면을 평탄화하는 단계를 포함한다.
상기 SOC막은 O2 플라즈마 또는 N2 플라즈마로 제거할 수 있다.
본 발명은 서로 이격된 복수의 적층 패턴 사이를 제거가 용이한 갭-필막으로 채운 후, 워드 라인이 형성될 영역의 갭-필막을 제거하고, 갭-필막이 제거된 영역을 도전 물질로 채워서 워드 라인을 형성한다. 이에 따라 본 발명은 도전 물질이 잔류하지 않아야 할 영역에 도전 물질이 잔류하여 워드 라인들끼리 연결되는 워드 라인 브릿지(bridge) 현상을 원천적으로 차단할 수 있다. 또한 워드 라인을 패터닝하기 위해 도전 물질을 식각하는 공정을 삭제할 수 있으므로 워드 라인이 식각 공정에 의해 손상되는 현상을 개선할 수 있다.
더 나아가 본 발명은 복수의 절연막 및 복수의 채널막이 교대로 적층된 적층 패턴의 채널막이 절연막보다 돌출되게 형성함으로써 채널막의 돌출된 표면을 따라 전하 저장막을 형성할 수 있으며, 채널막의 돌출된 부분을 워드 라인으로 감쌀 수 있으므로 3차원 불휘발성 메모리 소자의 전기적인 특성을 개선할 수 있다.
도 1은 본 발명에 따른 3차원 불휘발성 메모리 소자를 도시한 부분 사시도이다.
도 2는 도 1에 도시된 3차원 불휘발성 메모리 소자의 회로도이다.
도 3은 도 1에 도시된 선 "I-I'", 및 "Ⅱ-Ⅱ'"를 따라 절취하여 워드 라인 형성방법의 일례를 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 도 1에 도시된 선 "I-I'", 및 "Ⅱ-Ⅱ'"를 따라 절취하여 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
이하의 도면에서는 xyz 직교 좌표계를 사용하여 방향을 설명하였으며, 반도체 기판의 상면에 평행하며 서로 직교하는 두 방향을 x 방향 및 y 방향이라 하고, x 방향 및 y 방향에 대해 직교하며 채널막 및 절연막의 적층 방향을 z 방향이라 한다.
도 1은 본 발명에 따른 3차원 불휘발성 메모리 소자를 도시한 부분 사시도이다. 도 1에서는 설명의 편의를 위하여 일부 절연막의 도시를 생략하였다.
도 1을 참조하면, 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 x방향으로 연장되며 서로 이격된 복수의 적층 패턴(ML)을 포함한다. 적층 패턴(ML) 각각은 교대로 적층된 복수의 채널막(105) 및 복수의 절연막(103)을 포함한다. 복수의 채널막(105) 각각은 3차원 불휘발성 메모리 소자의 전기적 특성이 개선하기 위해 복수의 절연막(103)보다 y방향으로 돌출되게 형성될 수 있다. 그리고, 적층 패턴(ML)을 구성하는 복수의 채널막(105)과 복수의 절연막(103)의 적층 개수는 적층하고자 하는 스트링의 개수에 따라 다양하게 설계될 수 있다. 도면에서는 4개의 스트링이 적층된 구조를 도시한 것이다.
복수의 적층 패턴(ML) 일단은 복수의 채널막(105) 각각의 상부에 드레인 콘택 플러그(DCT)가 접속될 수 있도록 하부로 갈수록 돌출된 계단 구조로 형성된다. 계단 구조의 표면에는 게이트 절연막(150)이 형성되며, 드레인 콘택 플러그(DCT)는 게이트 절연막(150)을 관통하여 형성된다. 하나의 적층 패턴(ML)을 구성하는 복수의 채널막(105)에 접속된 복수의 드레인 콘택 플러그(DCT)들은 z방향으로 연장되어 드레인 콘택 플러그(DCT) 상부의 비트 라인(BL_0 또는 BL_1)에 공통으로 접속된다.
또한, 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 복수의 적층 패턴(ML) 상부에서 복수의 적층 패턴(ML)과 교차하는 방향을 따라 연장된 수평부와, 수평부로부터 반도체 기판(101) 쪽으로 연장되어 복수의 적층 패턴(ML)들 사이의 공간을 채우는 플러그(plug) 타입의 수직부를 포함하는 워드 라인(WL_0 내지 WL_N)을 포함한다. 복수의 워드 라인(WL_0 내지 WL_N)은 x방향을 따라 서로 이격되게 정렬된다. 그리고, 워드 라인(WL_0 내지 WL_N)과 적층 패턴(ML) 사이에는 터널 절연막(111a), 전하 저장막(111b), 및 블로킹 절연막(111c)이 적층된 적층막(111)이 형성된다. 이러한 워드 라인(WL_0 내지 WL_N)과 채널막(105)의 교차부에는 메모리 셀이 형성된다.
그리고, 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 계단 구조를 통해 돌출된 복수의 채널막(105) 각각의 상부에 게이트 절연막(150)을 사이에 두고 형성되며 y방향으로 연장된 드레인 셀렉트 라인(DSL_0, DSL_1, DSL_2, DSL_4)을 포함한다. 드레인 셀렉트 라인(DSL_0, DSL_1, DSL_2, DSL_4)은 그와 채널막(105)을 공유하는 드레인 콘택 플러그(DCT)와, 복수의 워드 라인(WL_0 내지 WL_N) 사이에 형성된다. 이러한 드레인 셀렉트 라인(DSL_0, DSL_1, DSL_2, DSL_4)과 채널막(105)의 교차부에는 드레인 셀렉트 트랜지스터가 형성된다.
또한, 본 발명의 실시 예에 따른 3차원 불휘발성 메모리 소자는 복수의 워드 라인(WL_0 내지 WL_N)을 사이에 두고 드레인 셀렉트 라인(DSL_0, DSL_1, DSL_2, DSL_4)에 마주하는 복수의 채널막(105) 일측에 공통으로 접속된 공통 소스 라인(SL), 및 공통 소스 라인(SL)과 복수의 워드 라인(WL_0 내지 WL_N) 사이에 형성되며 소스 라인(SL) 및 복수의 워드 라인(WL_0 내지 WL_N)과 이격된 소스 셀렉트 라인(SSL)을 포함한다. 소스 셀렉트 라인(SSL)은 복수의 적층 패턴(ML) 상부에서 복수의 적층 패턴(ML)과 교차하는 방향을 따라 연장된 수평부와, 수평부로부터 반도체 기판(101) 쪽으로 연장되어 복수의 적층 패턴(ML)들 사이의 공간을 채우는 플러그(plug) 타입의 수직부를 포함한다. 그리고, 소스 셀렉트 라인(SSL)과 적층 패턴(ML) 사이에는 게이트 절연막 역할을 하는 적층막(111)이 형성된다. 이러한 소스 셀렉트 라인(SSL)과 채널막(105)의 교차부에는 소스 셀렉트 트랜지스터가 형성된다.
상술한 구조에 따라 본 발명의 실시 예에 따른 불휘발성 메모리 소자는 복수의 채널막(105) 각각에 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 복수의 메모리 셀을 포함하는 메모리 스트링을 형성할 수 있다.
도 2는 도 1에 도시된 3차원 불휘발성 메모리 소자의 회로도이다. 특히, 도 2는 도 1에 도시된 비트 라인(BL_0)에 접속된 메모리 스트링들(ST_0 내지 ST_3)을 도시한 것이다.
도 2를 참조하면, 복수의 워드 라인(WL_0 내지 WL_N) 각각은 적층된 복수의 메모리 셀(MC)의 게이트에 공통으로 연결되며, 워드 라인(WL_0 내지 WL_N 중 하나)을 공유하는 복수의 메모리 셀(MC) 중 동일한 층에 형성된 복수의 메모리 셀은 하나의 페이지를 구성한다. 즉, 하나의 워드 라인(WL_0 내지 WL_N 중 하나)에 복수의 페이지가 접속된다. 드레인 셀렉트 라인(DSL_0 내지 DSL_3)에 게이트가 연결되고 채널막의 각층에 형성된 드레인 셀렉트 트랜지스터(DST)의 온/오프 동작에 의해 원하는 페이지를 선택할 수 있다. 또한, 3차원 불휘발성 메모리 소자의 동작시, 소스 셀렉트 라인(SSL)에 게이트가 연결되고 채널막의 각층에 형성된 소스 셀렉트 트랜지스터(SST)의 온/오프 동작에 의해 메모리 스트링(ST_0 내지 ST_3)과 공통 소스 라인(SL)의 접속 여부를 제어할 수 있다.
도 1 및 도 2에서 상술한 복수의 워드 라인(WL0 내지 WL_N)을 형성하는 과정에서 복수의 워드 라인(WL0 내지 WL_N) 각각이 분리되지 않고 서로 연결되는 워드 라인 브릿지(bridge) 현상이 발생할 수 있다. 본 발명은 이를 개선하기 위한 3차원 불휘발성 메모리 소자의 워드 라인 형성방법을 제공한다.
도 3은 도 1에 도시된 선 "I-I'", 및 "Ⅱ-Ⅱ'"를 따라 절취하여 워드 라인 형성방법의 일례를 설명하기 위한 단면도들이다.
도 3을 참조하면, 워드 라인을 형성하기 위해, 먼저 반도체 기판(11)의 상부에 교대로 적층된 복수의 채널막(15) 및 복수의 절연막(13)을 포함하는 적층 구조를 형성한 후, 적층 구조 상부에 라인 타입으로 형성되며 서로 이격된 복수의 제1 마스크 패턴(21)을 형성한다. 이 후, 복수의 제1 마스크 패턴(21)을 식각 마스크로 적층 구조를 식각하여 서로 분리된 복수의 적층 패턴을 형성한다.
이어서, 복수의 절연막(13) 양측을 식각하여 복수의 절연막(13) 양측으로 복수의 채널막(15)이 돌출될 수 있도록 한다. 이 후, 전체 구조의 표면을 따라 터널 절연막(23a), 전하 저장막(23b), 및 블로킹 절연막(23c)이 차례로 적층된 적층막(23)을 형성한다. 그리고 나서, 적층 패턴들 사이가 채워질 수 있도록 전체 구조 상부에 도전물질(25)을 형성한 후, 도전물질(25)의 상부에 적층 패턴과 교차하는 방향으로 연장되며 서로 이격된 복수의 제2 마스크 패턴(27)을 형성한다. 이어서, 복수의 제2 마스크 패턴(27)을 마스크로 도전물질(25)의 노출된 영역을 제거한다. 이 후, 제2 마스크 패턴(27)을 제거하면 복수의 워드 라인이 형성된다. 상기에서 제2 마스크 패턴(27)은 워드 라인이 형성될 영역을 차단하는 패턴이다.
상술한 바와 같은 방법으로 워드 라인을 형성하는 경우, 도전물질(25)이 제거되어야 하는 영역에서 도전물질(25)이 채널막(15)의 돌출부에 의해 가려져 식각 공정에 의해 제거되지 않고 잔류물(25a)로서 잔여하여 워드 라인간 브릿지를 유발할 수 있다. 이러한 현상은 적층 패턴의 채널막(15)이 절연막(13) 양측으로 돌출된 구조로 형성되는 경우 더욱 빈번하게 발생한다. 또한 상술한 현상은 적층 패턴의 채널막(15)이 절연막(13) 양측으로 돌출된 구조로 형성되지 않더라도 고집적화를 위해 적층 패턴들 사이의 간격 및 적층 패턴의 높이에 의해 정의되는 종횡비가 증가됨에 따라 도전물질(25)을 쉽게 제거하기 어려워지면서 발생할 수 있다. 본 발명의 실시 예에서는 이러한 워드 라인간 브릿지 현상을 개선할 수 있는 3차원 불휘발성 메모리 소자의 제조방법에 관한 것이다.
도 4a 내지 도 4f는 도 1에 도시된 선 "I-I'", 및 "Ⅱ-Ⅱ'"를 따라 절취하여 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 웰(well), 주변회로 영역의 소자분리막, 주변회로 영역의 구동 소자들이 형성된 반도체 기판(101) 상에 복수의 절연막(103) 및 복수의 채널막(105)이 교대로 적층된 적층 구조를 형성한다.
복수의 절연막(103) 각각은 복수의 채널막(105)을 서로 격리시키거나, 채널막(105)과 반도체 기판(101)을 격리시키기 위한 것으로서, 산화막으로 형성할 수 있다.
복수의 채널막(105)은 메모리 스트링의 채널로 이용되는 막으로서, P타입 또는 N타입의 불순물이 도핑된 폴리 실리콘막 또는 단결정 실리콘막으로 형성될 수 있다.
이 후, 적층 구조 상부에 복수의 제1 마스크 패턴(107)을 형성한다. 복수의 제1 마스크 패턴(107)은 서로 이격되며 일방향으로 연장된 라인 타입으로 형성된다. 이러한 복수의 제1 마스크 패턴(107)은 질화막으로 형성될 수 있다. 복수의 제1 마스크 패턴(107)을 식각 마스크로 한 식각 공정으로 적층 구조의 노출된 영역을 제거한다. 이로써 복수의 제1 마스크 패턴(107)과 동일한 패턴으로 형성되며 서로 분리된 복수의 적층 패턴(ML)을 형성한다.
도 4b를 참조하면, 복수의 적층 패턴(ML) 표면을 따라 터널 절연막(111a), 전하 저장막(111b), 및 블로킹 절연막(111c)을 순차로 적층하여 적층막(111)을 형성한다.
적층막(111)을 형성하기 전, 3차원 불휘발성 메모리 소자의 전기적인 특성을 개선하기 위해 습식 식각 방식으로 적층 패턴(ML) 양측에서 노출되며, 산화막인 절연막(103)을 식각하여, 채널막(105)이 절연막(103) 양측으로 돌출된 구조를 갖도록 형성할 수 있다. 이 경우, 적층막(111)은 절연막(103)보다 돌출된 채널막(105)의 표면 및 절연막(103)의 표면을 따라 형성된다.
상기에서 터널 절연막(111a)은 산화 공정 또는 산화막 증착 공정을 통해 SiO2막으로 형성할 수 있으며, 전하 저장막(111b)은 질화막으로 형성할 수 있고, 블로킹 절연막(111c)은 산화막으로 형성할 수 있다.
도 4c를 참조하면, 적층 패턴들(ML) 사이의 공간을 채울 수 있을 만큼 충분한 두께의 갭-필막(113)을 전체 구조 상부에 형성한다. 갭-필막(113)은 갭-필이 용이하도록 유동성을 가지며 제거가 용이한 SOC(Spin On Carbon)막으로 형성하는 것이 바람직하다.
이 후, SOC막을 보호하기 위한 SiON막(115)을 갭-필막(113) 상부에 더 형성할 수 있다. 이어서, 전체 구조 상부에 워드 라인이 형성될 영역을 개구시키는 복수의 제2 마스크 패턴(117)을 형성한다. 복수의 제2 마스크 패턴(117)은 적층 패턴(ML)과 교차하는 방향을 따라 연장된 라인 타입으로 형성되며, 서로 이격되어 워드 라인이 형성될 영역을 개구시킨다. 즉, 복수의 제2 마스크 패턴(117)은 워드 라인들 사이의 공간을 정의하는 패턴으로 형성된다.
제2 마스크 패턴(117)은 노광 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴일 수 있다.
도 4d를 참조하면, 제2 마스크 패턴(117)을 식각 마스크로 SiON막(115)의 노출된 영역을 제거하여 갭-필막(113)을 노출시키고, 갭-필막(113)의 노출된 영역을 제거한다. SOC막인 갭-필막(113)은 O2 플라즈마 또는 N2 플라즈마로 제거할 수 있다. 이러한 SOC막의 제거 공정에 의해 포토레지스트 패턴인 제2 마스크 패턴(117)이 제거될 수 있다. 상술한 갭-필막(113)의 제거로 인해 워드 라인이 형성될 영역을 개구시키며 복수의 적층 패턴(ML)에 교차하는 복수의 트렌치(A1)가 형성된다. 그리고, 복수의 트렌치(A1) 사이에는 갭-필막(113a) 및 SiON막(115a)이 잔류한다.
도 4e를 참조하면, 복수의 트렌치(A1)를 채울 수 있을 만큼 충분한 두께의 도전 물질(119)을 전체 구조 상부에 형성한다. 이 때, 도전 물질(119)은 잔류하는 SiON막(115a)보다 높게 형성되며, SiON막(115a)의 상부를 덮도록 형성될 수 있다.
도전 물질(119)은 워드 라인을 형성하기 위한 물질로서, 채널막(105)과 동일한 물질로 형성하거나, 다른 물질로 형성할 수 있으며, 예를 들어, 폴리 실리콘막 또는 금속막으로 형성할 수 있다. 이 때, 잔류하는 갭-필막(113a)에 의해 트렌치들(A1) 사이의 영역에는 도전 물질(119)이 채워지지 않는다.
도 4f를 참조하면, 잔류하는 SiON막(115a)이 제거될 수 있도록 도전 물질(119)의 표면을 CMP(Chemical Mechanical Polishing) 등의 평탄화 공정으로 평탄화하여 갭-필막(113a)을 노출시킨다. 이 후, O2 플라즈마 또는 N2 플라즈마를 통해 갭-필막(113a)을 제거하면 도전 물질(119a)이 갭-필막(113a)이 제거된 리세스 영역(A2)을 사이에 두고 분리되어 워드 라인(WL)이 된다. 워드 라인(WL)은 적층 패턴들(ML)에 교차하는 방향으로 연장된다.
상술한 바와 같이 본 발명은 교대로 적층된 다수의 절연막들(103) 및 다수의 채널막들(105)을 포함하며 서로 이격된 복수의 적층 패턴(ML) 사이를 제거가 용이한 갭-필막(113)으로 채운 후, 워드 라인이 형성될 영역의 갭-필막(113)을 제거하고, 갭-필막(113)이 제거된 영역(A1)을 도전 물질(119)로 채워서 워드 라인(WL)을 형성한다. 이에 따라 본 발명은 도전 물질(119)이 잔류하지 않아야 할 영역(A2)에 도전 물질(119)이 잔류하여 워드 라인들(WL)끼리 연결되는 워드 라인 브릿지 현상을 원천적으로 차단할 수 있다. 또한 워드 라인(WL)을 패터닝하기 위해 도전 물질(119)을 식각하는 공정을 삭제할 수 있으므로 워드 라인(WL)이 식각 공정에 의해 손상되는 현상을 개선할 수 있다.
더 나아가 본 발명은 적층 패턴(ML)의 채널막(105)을 절연막(103) 양측으로 돌출되게 형성함으로써 채널막(105)의 돌출된 표면을 따라 전하 저장막(111b)을 형성할 수 있으며, 채널막(105)의 돌출된 부분을 워드 라인(WL)으로 감쌀 수 있으므로 3차원 불휘발성 메모리 소자의 전기적인 특성을 개선할 수 있다.
101: 반도체 기판 103: 절연막
105: 채널막 113: 갭-필막
115: SiON막 117: 마스크 패턴
119: 도전물질 A1: 트렌치
WL: 워드 라인

Claims (5)

  1. 복수의 채널막 및 복수의 절연막을 교대로 적층하여 적층 구조를 형성하는 단계;
    상기 적층 구조를 식각하여 서로 이격된 복수의 적층 패턴을 형성하는 단계;
    상기 복수의 적층 패턴 표면을 따라 터널 절연막, 전하 저장막, 및 블로킹 절연막을 적층하는 단계;
    상기 복수의 적층 패턴 사이의 공간을 갭-필막으로 채우는 단계;
    상기 갭-필막을 식각하여 상기 복수의 적층 패턴에 교차되고 서로 이격된 복수의 트렌치를 상기 갭-필막에 형성하는 단계;
    상기 복수의 트렌치 내부를 도전물질로 매립하여 복수의 워드 라인을 형성하는 단계; 및
    상기 갭-필막을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 복수의 적층 패턴을 형성하는 단계 이 후,
    상기 복수의 채널막 각각이 상기 복수의 절연막 양측으로 돌출될 수 있도록 상기 복수의 절연막을 식각하는 단계를 더 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 갭-필막은 SOC(Spin On Carbon)막으로 구성된 3차원 불휘발성 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 복수의 트렌치를 형성하는 단계는
    상기 SOC막 상부에 SiON막을 형성하는 단계;
    상기 SiON막 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 의해 노출된 상기 SiON막을 제거하여 상기 SOC막을 노출시키는 단계; 및
    상기 SOC막의 노출된 영역 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 3차원 불휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 갭-필막은 O2 플라즈마 또는 N2 플라즈마로 제거하는 3차원 불휘발성 메모리 소자의 제조방법.
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