KR20130007703A - 3차원 반도체 기억 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 3차원 반도체 기억 소자 및 그 제조방법에 관한 것이다. 본 발명의 3차원 반도체 기억 소자는 기판 상에 복수개의 게이트들이 수직 적층되고 상기 게이트들을 관통하는 수직 채널들을 포함하는 복수개의 게이트 스택들과, 상기 복수개의 게이트 스택들 사이에 정의되고 제1 영역과 상기 제1 영역보다 큰 폭을 가지는 제2 영역을 포함하는 트렌치와, 상기 트렌치에 의해 노출된 기판에 형성된 공통 소오스 영역과, 상기 트렌치의 제2 영역에 제공되어 상기 공통 소오스 영역과 전기적으로 연결되는 복수개의 플러그들과, 그리고 상기 복수개의 플러그들과 직접 접촉되는 스트랩핑 라인을 포함할 수 있다.

Description

3차원 반도체 기억 소자 및 그 제조방법{3-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 3차원 반도체 기억 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 발전함에 따라 좀더 우수한 성능 및/또는 저렴한 가격의 반도체 소자들에 대한 요구가 증가되고 있다. 이러한 요구 사항들은 충족시키기 위하여 반도체 소자의 고집적화 경향이 심화되고 있다. 특히, 논리 데이터를 저장하는 반도체 기억 소자의 고집적화는 더욱 심화되고 있다.
종래의 2차원적인 반도체 기억 소자의 집적도는 단위 기억 셀이 점유하는 평면적이 주 결정 요인으로 작용될 수 있다. 이로써, 2차원적인 반도체 기억 소자의 집적도는 미세 패턴의 형성 기술 수준에 크게 영향을 받을 수 있다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있으며, 또한, 고가의 장비들이 요구되어 반도체 기억 소자의 제조 단가가 증가되는 것 등의 문제점들이 야기되고 있다. 이러한 제약들을 극복하기 위하여, 3차원적으로 배열된 기억 셀들을 포함하는 3차원 반도체 기억 소자가 제안된 바 있다.
본 발명의 목적은 전기적 신뢰성이 우수한 3차원 반도체 기억 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 공정 불량을 최소화할 수 있는 반도체 기억 소자 및 그 제조방법을 제공함에 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 3차원 반도체 기억 소자는: 기판 상에 복수개의 게이트들이 수직 적층되고, 상기 게이트들을 관통하는 수직 채널들을 포함하는 복수개의 게이트 스택들과; 상기 복수개의 게이트 스택들 사이에 정의되고, 제1 영역과 상기 제1 영역보다 큰 폭을 가지는 제2 영역을 포함하는 트렌치와; 상기 트렌치에 의해 노출된 기판에 형성된 공통 소오스 영역과; 상기 트렌치의 제2 영역에 제공되어 상기 공통 소오스 영역과 전기적으로 연결되는 복수개의 플러그들과; 그리고 상기 복수개의 플러그들과 직접 접촉되는 스트랩핑 라인을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 트렌치는 제1 수평방향으로 연장되고, 상기 복수개의 플러그들은 상기 제1 수평방향으로 이격 배열될 수 있다.
본 실시예의 소자에 있어서, 상기 스트랩핑 라인은 상기 제1 수평방향과 교차하는 제2 수평방향으로 연장될 수 있다.
본 실시예의 소자에 있어서, 상기 수직 채널과 전기적으로 연결되며 상기 제1 수평방향으로 연장된 복수개의 비트라인들을 더 포함하고, 상기 플러그의 상단부는 상기 수직 채널의 상단부에 비해 높은 레벨에 그리고 상기 비트라인 혹은 상기 스트랩핑 라인에 비해 낮은 레벨에 있을 수 있다.
본 실시예의 소자에 있어서, 상기 트렌치는 상기 복수개의 게이트 스택들 사이에서 복수개 제공되고, 상기 스트랩핑 라인은 상기 복수개의 트렌치들을 따라 복수개 제공될 수 있다.
본 실시예의 소자에 있어서, 상기 복수개의 스트랩핑 라인들과 전기적으로 공통 연결되는 공통 소오스 라인을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 공통 소오스 라인은 상기 비트라인과 동일한 레벨에 제공될 수 있다.
본 실시예의 소자에 있어서, 상기 트렌치의 제1 영역은 절연막에 의해 채워지고, 상기 제2 영역은 상기 절연막에 의해 일부 채워져 상기 공통 소오스 영역을 노출시키는 개방홀이 정의될 수 있다.
본 실시예의 소자에 있어서, 상기 플러그는 상기 개방홀을 채울 수 있다.
본 실시예의 소자에 있어서, 상기 개방홀의 내측벽 및 바닥면을 덮는 배리어막을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조방법은: 기판 상에 희생막들과 절연막들이 교대로 적층된 몰드 스택을 관통하는 수직 채널을 형성하고; 상기 몰드 스택을 관통하여 상기 기판을 노출시키는, 제1 영역과 상기 제1 영역보다 큰 폭을 갖는 제2 영역을 포함하는 트렌치를 형성하고; 상기 트렌치에 의해 노출된 기판에 공통 소오스 영역을 형성하고; 상기 트렌치를 통해 노출된 희생막들을 게이트들로 대체하여, 상기 절연막들과 상기 게이트들이 수직 적층된 게이트 스택을 형성하고; 상기 트렌치를 채우는 매립절연막을 형성하되, 상기 트렌치의 제2 영역에 상기 공통 소오스 영역을 노출시키는 개방홀을 형성하고; 상기 개방홀에 채워져 상기 공통 소오스 영역과 전기적으로 연결된 플러그를 형성하고; 상기 플러그와 직접 접촉되는 스트랩핑 라인을 형성하고; 그리고 상기 수직 채널과 전기적으로 연결되는 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 수직 채널의 상단부에 불순물을 제공하여 드레인 영역을 형성하는 것을 더 포함하고, 상기 드레인 영역을 형성하는 것은 상기 트렌치를 형성하기 이전에 진행할 수 있다.
본 실시예의 방법에 있어서, 상기 스트랩핑 라인과 전기적으로 연결되는 공통 소오스 라인을 형성하는 것을 더 포함하고, 상기 공통 소오스 라인은 상기 비트라인과 동시에 형성할 수 있다.
본 실시예의 방법에 있어서, 상기 기판 상에 상기 스트랩핑 라인을 덮는 층간절연막을 형성하고; 상기 층간절연막을 관통하여 상기 수직 채널과 접속되는 제1 콘택과, 상기 스트랩핑 라인과 접속되는 제2 콘택을 형성하고; 그리고 상기 층간절연막 상에 상기 제1 콘택과 전기적으로 연결되는 상기 비트라인과, 상기 제2 콘택과 전기적으로 연결되는 상기 공통 소오스 라인을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 스트랩핑 라인은 상기 기판 상에서 상기 트렌치의 신장 방향으로 연장되고, 상기 공통 소오스 라인 및 상기 비트라인은 상기 스트랩핑 라인과 교차하는 방향으로 연장될 수 있다.
본 발명에 의하면, 공통 소오스 영역에 접속하는 플러그와, 이 플러그와 전기적으로 연결되는 스트랩핑 라인 사이에 금속 콘택의 형성 공정을 스킵하므로써 공정 수를 줄일 수 있는 효과가 있다. 아울러, 상기 금속 콘택 형성 공정을 스킵하므로써 플러그와 스트랩핑 라인 사이의 층간절연막, 상기 금속 콘택 형성시 발생할 수 있는 공정 불량을 없앨 수 있어 전기전 신뢰성이 우수한 반도체 기억 소자를 구현할 수 있는 효과가 있다.
도 1a 및 1b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 도시한 평면도들.
도 1b는 도 1a의 일부를 발췌한 평면도.
도 1c는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 등가회로도.
도 2a 내지 10a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로, 도 1b의 A1-A2 선을 따라 절개한 단면도들.
도 2b 내지 10b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로, 도 1b의 B1-B2 선을 따라 절개한 단면도들.
도 11a 및 11b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로, 도 11a는 도 1b의 A1-A2 선을 따라 절개한 단면도, 도 11b는 도 1b의 B1-B2 선을 따라 절개한 단면도.
도 12a 및 12b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로, 도 12a는 도 1b의 A1-A2 선을 따라 절개한 단면도, 도 11b 및 12b는 도 1b의 B1-B2 선을 따라 절개한 단면도.
도 13a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 구비한 메모리 카드를 도시한 블록도.
도 13b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 3차원 반도체 기억 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<장치예>
도 1a 및 1b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 도시한 평면도들로서, 도 1b는 도 1a의 일부를 발췌한 것이다. 도 1c는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 등가회로도이다.
도 1a 및 1b를 참조하면, 본 실시예의 반도체 기억 소자(1)는 복수개의 게이트들이 수직으로 적층된 게이트 스택들(303)과, 게이트 스택들(303)을 가로지르는 X 방향으로 연장된 복수개의 비트라인들(395)과, 대체로 N개의 비트라인들(395) 마다 배치되는 X 방향으로 연장된 공통 소오스 라인(396)과, 공통 소오스 라인(396)과는 금속 콘택(391)을 통해 전기적으로 연결된 복수개의 스트랩핑 라인들(393)을 포함할 수 있다. X 방향과 Y 방향은 대체로 직교할 수 있다. 스트랩핑 라인(393)은 게이트 스택들(303) 사이에서 Y 방향으로 연장될 수 있다. 스트랩핑 라인(393)은 비트라인(395)의 아래에 제공될 수 있고, 공통 소오스 라인(396)은 비트라인(395)과 동일한 레벨에 제공될 수 있다. 게이트 스택(303)은 Y 방향으로 배열된 수직 홀들(315)을 채우는 수직 채널들(330)을 포함할 수 있다. 수직 홀들(315) 및 수직 채널들(330)은 지그재그 형태로 배열될 수 있다.
게이트 스택들(303)은 트렌치(345a,345b)에 의해 구분될 수 있다. 트렌치(345a,345b)는 Y 방향으로 연장된 제1 폭(W1)을 가지는 라인 형태를 가지는 부분인 제1 트렌치(345a)와, 제1 폭(W1)보다 큰 제2 폭(W2)을 가지며 스트랩핑 라인(393)과 연결되는 플러그들(385)이 형성되는 영역을 제공하는 제2 트렌치(345b)로 구분할 수 있다. 제2 트렌치(345b)는 평면적으로 원형, 타원형, 다각형 등 임의의 형태일 수 있다. 트렌치(345a,345b)를 통해 노출된 기판(300)에는 도 10a 및 10b에 도시된 바와 같이 불순물이 도핑된 공통 소오스 영역(350)이 형성되고, 플러그들(385)은 공통 소오스 영역(350)을 스트랩핑 라인(393)에 전기적으로 연결할 수 있다. 하나의 스트랩핑 라인(393)에 연결되는 플러그들(385)은 Y 방향을 따라 이격 배열될 수 있다. 반도체 기억 소자(1)의 단면 구조는 도 10a 및 10b에 도시되어 있다.
도 1c를 1b와 같이 참조하면, 비트라인들(395)은 BL0, BL1, ???, BLn에 상당하며, 공통 소오스 라인(396)은 CSL에 상당한다. 게이트 스택(303)은 접지 선택 라인(GSL)을 포함하는 접지 선택 트랜지스터들(A), 워드라인들(WL0, WL1, WL2, ???, WLk)을 포함하는 메모리 트랜지스터들(B), 스트링 선택 라인들(SSL0, SSL1, ???, SSLm)을 포함하는 스트링 선택 트랜지스터들(C)을 포함할 수 있다. 하나의 수직 채널(330)을 따라 Z 방향으로 적층된 접지 선택 트랜지스터(A)와 복수개의 메모리 트랜지스터들(B) 및 스트링 선택 트랜지스터(C)는 하나의 셀 스트링(D)을 구성할 수 있다. 어느 하나의 비트라인, 가령 BLn에는 복수개의 셀 스트링들(D)이 병렬 연결될 수 있다. 도면에서 m, n, k는 임의의 정수이다.
<방법예>
도 2a 내지 10a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로서, 도 1b의 A1-A2 선을 따라 절개한 단면도이다. 도 2b 내지 10b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 것으로서, 도 1b의 B1-B2 선을 따라 절개한 단면도이다.
도 2a 및 2b를 참조하면, 기판(300) 상에 몰드 스택(302)을 형성할 수 있다. 기판(300)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 기판(300)에는 제1 도전형(예: P형)의 웰 영역(301)이 형성될 수 있다. 몰드 스택(302)은 희생막들(305) 및 절연막들(310)을 교대로 그리고 반복적으로 적층하여 형성할 수 있다. 희생막들(305)은 절연막들(310)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 절연막들(310)은 산화막들(예: SiOx)로 형성하고 희생막들(305)은 질화막들(예: SiNx)로 형성할 수 있다. 몰드 스택(302)을 패터닝하여 웰 영역(301)을 노출시키는 채널 홀들(315)을 형성할 수 있다. 채널 홀들(315)은 도 1b에 도시된 바와 같이 지그재그 형태로 배열될 수 있다. 점선은 지그재그 형태로 배열된 채널 홀들(315)을 표지하는 것이다.
도 3a 및 3b를 참조하면, 채널 홀들(315)을 채우는 수직 채널들(330)을 형성할 수 있다. 수직 채널(330)은 채널 홀(315)의 측벽 및 바닥면을 덮는 대체로 'U'자 형태의 반도체막(320)과, 반도체막(320) 내의 공동부를 채우는 충전절연막(325)을 포함할 수 있다. 수직 채널(330)은 반도체막(320) 및 충전절연막(325)을 캐핑하는 반도체막(327)을 더 포함할 수 있다. 수직 채널(330)의 상단부, 가령 캡핑 반도체막(327)에 제2 도전형(예: N형)의 도펀트를 제공하여 드레인 영역을 형성할 수 있다. 수직 채널들(330)은 도 1b에 도시된 바와 같이 지그재그 형태로 배열될 수 있다. 점선은 지그재그 형태로 배열된 수직 채널들(330)을 표지하는 것이다. 반도체막들(320,327)은 실리콘을 포함할 수 있다.
도 4a 및 4b를 참조하면, 몰드 스택(302)을 패터닝하여 트렌치들(345a,345b)을 형성할 수 있다. 선택적으로, 트렌치들(345a,345b)을 형성하기 이전에 몰드 스택(302) 상에 절연성 캐핑막(306)을 더 형성할 수 있다. 트렌치(345a,345b)는 제1 폭(W1)을 가지되 일부에선 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)을 가지는 부분은 평면적으로 원형, 타원형, 다각형 등 임의의 형태를 가질 수 있다. 본 명세서에선 구별 편의상 트렌치(345a,345b) 중에서 제1 폭(W1)을 가지는 부분을 제1 트렌치(345a)라 하고, 제2 폭(W2)을 가지는 부분을 제2 트렌치(345b)라 한다. 트렌치(345a,345b)의 평면적 형태는 도 1b를 참조하면 명확히 이해할 수 있을 것이다. 몰드 스택(302) 사이의 기판(300)에 제2 도전형(예: N형)의 도펀트를 주입하여 공통 소오스 영역(350)을 형성할 수 있다. 공통 소오스 영역(350)은 제1 트렌치(345a)을 따라 길게 연장될 수 있다.
도 5a 및 5b를 참조하면, 희생막들(305)을 제거하여 절연막들(310) 사이에 리세스 영역들(355)을 형성할 수 있다. 예컨대, 트렌치들(345a,345b)을 통해 에천트를 제공하여 희생막들(305)을 습식 식각하여 리세스 영역들(355)을 형성할 수 있다. 상기 에천트는 희생막들(305)을 선택적으로 식각할 수 있는 케미컬, 가령 희생막들(305)이 질화막인 경우 에천트는 인산을 포함할 수 있다.
도 6a 및 6b를 참조하면, 리세스 영역들(355) 내에 정보저장막들(360)을 콘포말하게 형성하고, 리세스 영역들(355)을 채우는 게이트들(335)을 형성할 수 있다. 이로써, 기판(300) 상에 게이트 스택들(303)이 형성될 수 있다. 게이트 스택(303)은 접지 선택 게이트(335a)와 스트링 선택 게이트(335c) 사이에 복수개의 셀 게이트들(335b)이 수직 적층된 구조를 포함할 수 있다. 접지 선택 게이트(335a) 및 스트링 선택 게이트(335c) 중 적어도 어느 하나는 적어도 하나의 게이트들(335)을 포함할 수 있다. 예컨대, 접지 선택 게이트(335a)와 스트링 선택 게이트(335c) 중 어느 하나 또는 모두는 복수층, 가령 2개층의 게이트들(335)을 포함할 수 있다. 게이트들(335)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 정보저장막(360)은 수직 채널(330)에 인접한 터널절연막(예: 실리콘산화막), 게이트(335)에 인접한 블록킹절연막(예: 실리콘산화막, 알루미늄산화막, 하프늄산화막), 및 터널절연막과 블록킹절연막 사이에 삽입된 트랩절연막(예: 실리콘질화막)을 포함할 수 있다.
도 7a 및 7b를 참조하면, 기판(300)의 전면 상에 절연막의 증착 및 이방성 식각 공정으로 트렌치들(345a,345b)을 채우는 매립절연막(378)을 형성할 수 있다. 매립절연막(378)은 도 7b에 도시된 바와 같이 좁은 폭(W1)을 가지는 제1 트렌치(345a)를 채울 수 있고, 도 7a에 도시된 바와 같이 넓은 폭(W2)을 가지는 제2 트렌치(345b)를 다 채우지 않을 수 있다. 이에 따라 제2 트렌치(345b) 내에는 공통 소오스 영역(350)을 노출시키는 개방홀(380)이 자기정렬적으로 형성될 수 있다.
도 8a 및 8b를 참조하면, 개방홀(380)을 채우는 도전막(385a)을 형성할 수 있다. 도전막(385a)을 형성하기 이전에 배리어막(383a)을 더 형성할 수 있다. 배리어막(383a)은 전도체, 가령 금속질화물(예: 질화타이타늄, 질화탄탈륨)을 콘포말하게 증착하여 개방홀(380) 및 게이트 스택(303)의 프로파일을 따라 연장된 굴곡진 형태로 형성될 수 있다. 도전막(385a)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등)으로 형성할 수 있다.
도 9a 및 9b를 참조하면, 도전막(385a) 및 배리어막(383a)을 절연성 캐핑막(306)이 노출될 때까지 평탄화할 수 있다. 상기 평탄화는 에치백이나 화학기계적 연마 공정을 채택하여 진행할 수 있다. 이에 따라, 개방홀(380)의 내벽 및 바닥면을 따라 대체로 'U'자 형태의 배리어(383)와, 개방홀(380)을 채우며 공통 소오스 영역(350)과 전기적으로 연결되는 수직한 플러그(385)가 자기정렬적으로 형성될 수 있다. 플러그(385)의 상단부는 수직 채널(330)의 상단부에 비해 높은 레벨에 있을 수 있다.
전도체의 증착과 패터닝으로 플러그(385)와 전기적으로 연결되는 스트랩핑 라인(393)을 형성할 수 있다. 스트랩핑 라인(393)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나로 형성할 수 있다. 스트랩핑 라인(393)은 공통 소오스 영역(350)을 따라 연장되고 수직 채널(330)의 상단부에 비해 높은 레벨에 제공되는 라인 형태로 형성될 수 있다.
본 실시예에 의하면, 플러그(385)와 스트랩핑 라인(393)을 연결하기 위하여 플러그(385)와 스트랩핑 라인(393) 사이에 금속 콘택을 형성하지 아니하므로 절연막 증착 및 식각, 금속막 증착 및 식각, 화학기계적 연마 공정 등이 필요없다. 아울러, 이들 공정에 의해 발생될 수 있는 불량, 가령 매립절연막(378) 내에 보이드(void)가 형성되거나, 그 보이드 발생에 의해 스트링 선택 게이트(335c)와 배리어(383) 혹은 플러그(385)와의 단락(short) 현상 등이 생겨날 여지가 없다.
도 10a 및 10b를 참조하면, 기판(300) 상에 층간절연막(388)을 형성하고, 층간절연막(388)과 캡핑막(306)을 관통하여 수직 채널(330)과 접속되는 금속 콘택(390)을 형성할 수 있다. 층간절연막(395) 상에 금속 콘택(390)과 접속되어 수직 채널(330)과 전기적으로 연결되는 비트라인(395)을 형성할 수 있다. 비트라인(395)은 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 또는 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나로 형성할 수 있다. 비트라인(395)은 플러그(385)의 상단부 및 스트랩핑 라인(393)에 비해 높은 레벨에 형성되고 스트랩핑 라인(393)과 교차하는 방향으로 연장될 수 있다. 층간절연막(388)을 관통하는 제2 금속 콘택(391)과, 제2 금속 콘택(391)과 연결되는 공통 소오스 라인(도 1a의 396)을 더 형성할 수 있다. 제2 금속 콘택(391)은 스트랩핑 라인(393)과 접속하여, 스트랩핑 라인(393)을 공통 소오스 라인(396)에 전기적으로 연결할 수 있다. 제2 금속 콘택(391)은 금속 콘택(390)과 동시에 형성할 수 있고, 공통 소오스 라인(396)은 비트라인(395)과 동시에 형성할 수 있다. 상기 일련의 과정에 의해 3차원 반도체 기억 소자(1)를 형성할 수 있다.
<방법예의 변형>
도 11a 및 11b는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 단면도들이다. 도 12a 및 12b는 본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자의 제조방법을 도시한 단면도들이다. 도 11a 및 12a는 도 1b의 A1-A2 선을 따라 절개한 단면도이고, 도 11b 및 12b는 도 1b의 B1-B2 선을 따라 절개한 단면도이다.
도 11a 및 11b를 참조하면, 게이트 스택(303)의 측벽을 덮는 스페이서막(372)을 더 형성할 수 있다. 그리고, 스페이서막(372) 사이의 공통 소오스 영역(350)의 표면을 가령 CoSix와 같은 금속-반도체막 화합물막(375)으로 형성할 수 있다. 정보저장막(360)은 게이트들(335a,335b,335c)을 둘러싸는 제1 막(360a)과, 수직 채널(330)을 따라 수직하게 연장된 제2 막(360b)으로 분리하여 형성할 수 있다. 제1 막(360a)은 터널절연막을, 제2 막(360b)은 블로킹절연막을 포함할 수 있다. 제1 막(360a)과 제2 막(360b) 중 어느 하나는 트랩절연막을 포함할 수 있다.
도 12a 및 12b를 참조하면, 정보저장막(360)은 수직 채널(330)을 따라 수직하게 연장된 형태로 형성할 수 있다. 이 경우, 정보저장막(360)이 게이트들(335a,335b,335c)의 상면 및 하면에 형성되지 아니하므로 대체로 게이트 스택(303)의 높이가 감소될 수 있다.
<응용예>
도 13a는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 13a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예에 3차원 반도체 기억 소자(1)를 포함할 수 있다.
도 13b는 본 발명의 실시예에 따른 3차원 반도체 기억 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 13b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 3차원 반도체 기억 소자(1)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 13a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 복수개의 게이트들이 수직 적층되고, 상기 게이트들을 관통하는 수직 채널들을 포함하는 복수개의 게이트 스택들과;
    상기 복수개의 게이트 스택들 사이에 정의되고, 제1 영역과 상기 제1 영역보다 큰 폭을 가지는 제2 영역을 포함하는 트렌치와;
    상기 트렌치에 의해 노출된 기판에 형성된 공통 소오스 영역과;
    상기 트렌치의 제2 영역에 제공되어 상기 공통 소오스 영역과 전기적으로 연결되는 복수개의 플러그들과; 그리고
    상기 복수개의 플러그들과 직접 접촉되는 스트랩핑 라인을;
    포함하는 3차원 반도체 기억 소자.
  2. 제1항에 있어서,
    상기 트렌치는 제1 수평방향으로 연장되고, 상기 복수개의 플러그들은 상기 제1 수평방향으로 이격 배열된 3차원 반도체 기억 소자.
  3. 제1항에 있어서,
    상기 스트랩핑 라인은 상기 제1 수평방향과 교차하는 제2 수평방향으로 연장되는 3차원 반도체 기억 소자.
  4. 제3항에 있어서,
    상기 수직 채널과 전기적으로 연결되며 상기 제1 수평방향으로 연장된 복수개의 비트라인들을 더 포함하고, 상기 플러그의 상단부는 상기 수직 채널의 상단부에 비해 높은 레벨에 그리고 상기 비트라인 혹은 상기 스트랩핑 라인에 비해 낮은 레벨에 있는 3차원 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 트렌치는 상기 복수개의 게이트 스택들 사이에서 복수개 제공되고, 상기 스트랩핑 라인은 상기 복수개의 트렌치들을 따라 복수개 제공되는 3차원 반도체 기억 소자.
  6. 기판 상에 희생막들과 절연막들이 교대로 적층된 몰드 스택을 관통하는 수직 채널을 형성하고;
    상기 몰드 스택을 관통하여 상기 기판을 노출시키는, 제1 영역과 상기 제1 영역보다 큰 폭을 갖는 제2 영역을 포함하는 트렌치를 형성하고;
    상기 트렌치에 의해 노출된 기판에 공통 소오스 영역을 형성하고;
    상기 트렌치를 통해 노출된 희생막들을 게이트들로 대체하여, 상기 절연막들과 상기 게이트들이 수직 적층된 게이트 스택을 형성하고;
    상기 트렌치를 채우는 매립절연막을 형성하되, 상기 트렌치의 제2 영역에 상기 공통 소오스 영역을 노출시키는 개방홀을 형성하고;
    상기 개방홀에 채워져 상기 공통 소오스 영역과 전기적으로 연결된 플러그를 형성하고;
    상기 플러그와 직접 접촉되는 스트랩핑 라인을 형성하고; 그리고
    상기 수직 채널과 전기적으로 연결되는 비트라인을 형성하는 것을;
    포함하는 3차원 반도체 기억 소자의 제조방법.
  7. 제6항에 있어서,
    상기 수직 채널의 상단부에 불순물을 제공하여 드레인 영역을 형성하는 것을 더 포함하고, 상기 드레인 영역을 형성하는 것은 상기 트렌치를 형성하기 이전에 진행하는 3차원 반도체 기억 소자의 제조방법.
  8. 제6항에 있어서,
    상기 스트랩핑 라인과 전기적으로 연결되는 공통 소오스 라인을 형성하는 것을 더 포함하고, 상기 공통 소오스 라인은 상기 비트라인과 동시에 형성하는 3차원 반도체 기억 소자의 제조방법.
  9. 제8항에 있어서,
    상기 기판 상에 상기 스트랩핑 라인을 덮는 층간절연막을 형성하고;
    상기 층간절연막을 관통하여 상기 수직 채널과 접속되는 제1 콘택과, 상기 스트랩핑 라인과 접속되는 제2 콘택을 형성하고; 그리고
    상기 층간절연막 상에 상기 제1 콘택과 전기적으로 연결되는 상기 비트라인과, 상기 제2 콘택과 전기적으로 연결되는 상기 공통 소오스 라인을 형성하는 것을;
    더 포함하는 3차원 반도체 기억 소자의 제조방법.
  10. 제8항에 있어서,
    상기 스트랩핑 라인은 상기 기판 상에서 상기 트렌치의 신장 방향으로 연장되고, 상기 공통 소오스 라인 및 상기 비트라인은 상기 스트랩핑 라인과 교차하는 방향으로 연장되는 3차원 반도체 기억 소자의 제조방법.
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