KR20220010194A - Nand형 플래쉬 메모리 및 그 제조 방법 - Google Patents

Nand형 플래쉬 메모리 및 그 제조 방법 Download PDF

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Abstract

[과제] 메모리 셀의 평면 사이즈를 삭감할 수 있는 NAND형 플래쉬 메모리를 제공한다.
[해결수단] 본 발명의 3차원 구조의 NAND형 플래쉬 메모리는, 기판, 절연층과, 하부 도전층(소스)과, 3차원 구조의 메모리 셀 구조체와, 비트라인을 가진다. 메모리 셀 구조체는, 기판으로부터 수직 방향으로 적층되는 절연체와 도전체의 적층을 포함한 스트립상(strip type)의 복수의 게이트 적층체와, 게이트 적층체의 일방의 측면을 따라 이간해서 배치된 복수의 채널 적층체를 포함한다. 채널 적층체의 상단부는, 직교하는 비트라인에 전기적으로 접속되고, 채널 적층체의 하단부는, 하부 도전층에 전기적으로 접속된다.

Description

NAND형 플래쉬 메모리 및 그 제조 방법{NAND-TYPE FLASH MEMORY AND MANUFACTURING METHOD THEREOF}
본 발명은, NAND형 플래쉬 메모리 및 그 제조 방법에 관한 것으로, 특히, 3차원 구조의 NAND형 플래쉬 메모리에 관한 것이다.
근년, 메모리 셀의 집적도의 향상을 도모하기 위해 메모리 셀을 수직 방향으로 적층한 3차원 구조의 NAND형 플래쉬 메모리가 실용화 되고 있다. 예를 들면, 메모리 셀은, 기판으로부터 수직 방향으로 연재하는 반도체 필라(semiconductor pillar)를 이용해 형성된다(특허문헌 1).
또, 비특허문헌 1에서는, 도 1에 도시한 것처럼, 기판 상에 복수의 구형상(矩形狀, rectangular shape)의 게이트가 스택되고, 전하 축적층(예를 들면, 실리콘 질화물층)을 포함한 절연체와 박막 채널이 게이트의 단부를 따라 수직으로 수직 방향으로 형성된다. 박막 채널은, 다결정 실리콘으로 구성되고, U자형 형상을 가진다. 하나의 NAND 스트링은, 하나의 U형 형상의 박막 채널과, 전하 축적층을 포함한 절연체와, 게이트로 구성된다. 박막 채널의 일방의 상단부는, 플러그를 통해 로컬 소스라인에 접속되고, 타방의 상단부는, 플러그를 통해 비트라인에 접속된다. 도 2a는, 도 1의 플래쉬 메모리의 박막 채널을 수평 방향으로 절단했을 때의 단면도, 도 2b는, 박막 채널을 수직 방향으로 절단했을 때의 단면도이다. 도 2a에 도시한 검은 타원상의 부분은, 에칭(etching)에 의해 형성된 구멍(hole)이며, 이 구멍은, 폴리 게이트를 따라 형성되는 박막 채널을 절연(絶緣)하는 절연 영역이다. 이 피치는, 100 nm이다. 또, 인접하는 폴리 게이트 간의 피치는, 220 nm이다.
[특허문헌 1] 일본 특개 2015-176870호 공보
[비특허문헌 1] A Novel Double-density, Single-Gate Vertical Channel(SGVC) 3D NAND Flash That Is Tolerant to Deep Vertical Etching CD Variation and Process Robust Read-disturb Immunity, Hang-Ting Lue et al, IEEE International Electron Devices Meeting (IEDM)15-44, P321-324
본 발명은, 종래와 비교해 메모리 셀의 평면 사이즈를 삭감할 수 있는 NAND형 플래쉬 메모리 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 3차원 구조의 NAND형 플래쉬 메모리는, 기판과, 상기 기판 내 또는 상기 기판 상에 형성된 하부 도전층과, 상기 하부 도전층 상에 제1 방향으로 연재하는 복수의 적층체에 있어서, 상기 복수의 적층체의 각각은, 상기 기판으로부터 수직 방향으로 적층되는 절연체와 도전체의 적층을 포함하는, 상기 복수의 적층체와, 상기 복수의 적층체의 일방의 측면을 따라 이간해서 배치된 복수의 채널 적층체에 있어서, 상기 복수의 채널 적층체의 각각은, 전하 축적층을 포함한 절연층과 채널 박막을 포함하고, 상기 절연층과 상기 채널 박막은, 상기 기판으로부터 수직 방향으로 연재하고, 상기 채널 박막의 하단부가 상기 하부 도전층에 전기적으로 접속되는, 상기 복수의 채널 적층체와, 제1 방향과 직교하는 제2 방향으로 연재하는 스트립상(strip type)의 복수의 상부 도전층에 있어서, 상기 복수의 상부 도전층의 각각은, 상기 복수의 채널 적층체 상에 배치되고, 교차하는 채널 박막의 상단부와 전기적으로 접속되는, 상기 복수의 상부 도전층을 포함한다.
본 발명에 따른 3차원 구조의 NAND형 플래쉬 메모리의 제조 방법은, 기판 내 또는 기판 상(上)에 하부 도전층을 형성하는 단계와, 상기 하부 도전층 상에 절연체와 도전체를 교대로 적층한 스택을 형성하는 단계와, 상기 스택을 상기 하부 도전층에 도달하는 깊이로 에칭하여 제1 방향으로 연재하는 복수의 적층체를 형성하는 단계와, 상기 복수의 적층체를 포함하는 기판 전면(全面)에 채널 적층체를 형성하는 단계와, 상기 복수의 적층체의 각각의 일방의 측면을 따라 이간해서 배치되도록 상기 채널 적층체를 에칭하는 단계와, 상기 채널 적층체 상에, 제1 방향과 직교하는 제2 방향으로 연재하는 스트립상의 복수의 상부 도전층을 형성하는 단계와, 상기 복수의 상부 도전층의 각각을 교차하는 상기 채널 적층체의 상단부와 전기적으로 접속하는 단계를 가진다.
본 발명에 의하면, 적층체의 일방의 측면을 따라 이간된 채널 적층체를 배치하고, 상부 도전층이 교차하는 채널 적층체와 전기적으로 접속하도록 했으므로, 종래에 비하여 하나의 메모리 셀의 평면 사이즈를 작게 할 수 있다. 이에 따라, 집적도가 높은 NAND형 플래쉬 메모리를 얻을 수 있다.
[도 1] 도 1은, 종래의 3차원 구조의 NAND형 플래쉬 메모리의 개략 사시도이다.
[도 2a] 도 1에 도시한 플래쉬 메모리의 상면도이다.
[도 2b] 도 1에 도시한 플래쉬 메모리의 단면도이다.
[도 3] 도 3의 (A)는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 상면도, 도 3의 (B)는, 채널 적층체와 게이트 적층체와의 위치 관계를 도시한 상면도이다.
[도 4] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 A-A선 개략 단면도이다.
[도 5] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 B-B선 개략 단면도이다.
[도 6] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 C-C선 개략 단면도이다.
[도 7] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 개략 사시도이다.
[도 8] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 개략 사시도이다.
[도 9] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 10] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 10a] 도 10에 도시한 채널 스택의 제조 공정을 설명하기 위한 개략 단면도이다.
[도 10b] 도 10에 도시한 채널 스택의 제조 공정을 설명하기 위한 개략 단면도이다.
[도 10c] 도 10에 도시한 채널 스택의 제조 공정을 설명하기 위한 개략 단면도이다.
[도 10d] 도 10에 도시한 채널 스택의 제조 공정을 설명하기 위한 개략 단면도이다.
[도 11] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 C-C선 방향의 개략 단면도이다.
[도 12] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 C-C선 방향의 개략 단면도이다.
[도 13] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 C-C선 방향의 개략 단면도이다.
[도 14] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 15] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 16] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 17] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 18] 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 제조 공정을 설명하기 위한 A-A선 방향의 개략 단면도이다.
[도 19] 도 19의 (A)는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 상면도로서, 비트라인과 컨택트가 없는 상태를 모식적으로 도시하고, 도 19의 (B)는, 비트라인과 컨택트가 있는 상태의 상면도를 모식적으로 도시한다.
[도 20] 도 20의 (A)는, 종래의 NAND형 플래쉬 메모리의 상면도로서, 비트라인과 플러그가 없는 상태를 모식적으로 도시하고, 도 20의 (B)는, 비트라인과 플러그가 있는 상태의 상면도를 모식적으로 도시한다.
본 발명에 따른 3차원 구조의 NAND형 플래쉬 메모리는, 메모리 매체로서 다양한 반도체 장치(예를 들면, 그러한 플래쉬 메모리를 내장한 마이크로 컨트롤러, 마이크로 프로세서, 로직 등)에서 이용된다.
[실시예]
다음으로, 본 발명의 실시예에 대해 도면을 참조해 설명한다. 도면의 스케일은, 발명의 이해를 용이하게 하기 위해 과장되어 기재되어 있고, 반드시 실제 제품의 스케일을 나타내는 것은 아니라는 점에 유의해야 한다.
본 실시예의 NAND형 플래쉬 메모리(100)는, 기판(1)과, 기판(1) 상에 형성된 절연층(2)과, 절연층(2) 상에 형성된 하부 도전층(3)과, 하부 도전층(3) 상에 수직 방향으로 적층된 메모리 셀 구조체(MC)와, 메모리 셀 구조체(MC) 상에 형성된 비트라인(8)을 포함해 구성된다.
기판(1)은, 특별히 한정되지 않지만, 예를 들면, 실리콘 기판으로 구성된다. 실리콘 기판은, 진정, n형, p형의 어느 하나여도 무방하다. 또, 실리콘 기판의 표면에 주변 회로(예를 들면, 행 선택 구동 회로나 페이지 버퍼/센스 회로 등의 집적 회로)를 형성하는 경우에는, 실리콘 기판은, n형 또는 p형으로 구성되도록 해도 무방하다. 이하의 설명에서는, 기판(1)으로서 실리콘 기판을 이용하는 경우를 예시한다.
실리콘 기판(1) 상에 형성되는 절연층(2)은, 예를 들면, 실리콘 산화막이나 실리콘 질화막 등으로 구성된다. 하부 도전층(3)은, 예를 들면, n형의 다결정 실리콘, 또는 금속 재료와 n형 다결정 실리콘의 적층으로 구성된다. 하부 도전층(3)은, NAND 스트링의 공통 소스(SL)로서 기능한다.
메모리 셀 구조체(MC)는, 하부 도전층(3) 상에 수직 방향 또는 세로 방향으로 형성된 복수의 NAND 스트링을 포함한다. 하나의 NAND 스트링은, 공지(公知)와 같이, 직렬로 접속된 복수의 메모리 셀과, 상기 복수의 메모리 셀의 일방의 단부에 접속된 비트라인측 선택 트랜지스터와, 타방의 단부에 접속된 소스라인측 선택 트랜지스터를 포함한다. 또한, NAND 스트링은, 비트라인측 선택 트랜지스터와 메모리 셀과의 사이, 혹은, 소스라인측 선택 트랜지스터와 메모리 셀과의 사이에 더미의 메모리 셀을 포함하는 것이어도 무방하다.
하부 도전층(3) 상에는, 절연체(4)와 도전체(5)를 교대로 적층한 게이트 적층체(110)가 형성된다. 게이트 적층체(110)는, 도 3에 도시한 것처럼, 평면시(平面視)가 스트립상(구형상)이 되도록 가공되고, 그것들이 열(列) 방향에 스트라이프상(stripe pattern)으로 연재한다. 게이트 적층체(110)의 최상층은, 절연체(7)를 통해 비트라인(8)에 접해진 절연체(6)이며, 최하층은 하부 도전층(3)에 접하는 절연체(4)이다. 절연체(4, 6)는, 예를 들면, 실리콘 산화막 또는 실리콘 질화막 등으로 구성된다. 절연체(6)의 직하(直下)의 도전체(5A)는, 비트라인측 선택 트랜지스터의 게이트를 구성하고, 최하층의 절연체(4)의 직상(直上)의 도전체(5B)는, 소스라인측 선택 트랜지스터의 게이트를 구성한다. 도전체(5A와 5B)의 사이의 복수의 도전체(5)는, 각각 메모리 셀의 게이트를 구성한다. 도전체(5, 5A, 5B)는, 예를 들면, n형의 다결정 실리콘으로 구성된다. 비트라인측 선택 트랜지스터의 게이트를 구성하는 도전체(5A)는, 도시하지 않은 행 선택 구동 회로 등에 의해 생성된 하나 또는 복수의 선택 게이트라인(SGD)에 접속되고, 소스라인측 선택 트랜지스터의 게이트를 구성하는 도전체(5B)는, 마찬가지의 행 선택 구동 회로 등에 의해 생성된 하나 또는 복수의 선택 게이트라인(SGS)에 접속되고, 복수의 도전체(5)는, 대응하는 워드라인(WL)에 접속된다.
메모리 셀 구조체(MC)는 채널 적층체(9)를 더 포함한다. 채널 적층체(9)는, 도 3의 (B), 도 4, 도 6에 도시한 것처럼, 게이트 적층체(110)의 일방의 측면에 따르도록 열 방향으로 이간해 형성된다. 하나의 채널 적층체(9)는, 하부 도전층(3)으로부터 비트라인(8)까지 수직 방향으로 연재하고, 채널 적층체(9)의 상단부(9A)가 교차하는 비트라인(8)에 접속되고, 하단부(9B)가 하부 도전층(3)에 접속된다. 본 예에서는, 채널 적층체(9)의 상단부(9A)를, 게이트 적층체(110)의 절연체(6)의 일부를 덮도록 형성하고 있다. 이는, 채널 적층체(9)와 비트라인(8)과의 사이의 접촉 면적을 크게 하기 위함이다. 단, 이러한 구성은 예시이며, 이것으로 한정되는 것은 아니다.
하나의 NAND 스트링은, 수직 방향으로 연재하는 하나의 채널 적층체(9)를 포함한다. 채널 적층체(9)는, 채널을 구성하는 채널 박막과, 채널 박막과 게이트(5)와의 사이에 형성된 게이트 절연체를 포함한다. 채널 박막은, 예를 들면, 다결정 실리콘으로 구성된다. 게이트 절연체는, 전하를 축적하는 전하 축적층과 상기 전하 축적층을 사이에 둔 복수의 절연층을 포함한다. 게이트 절연체는, 예를 들면, 실리콘 산화막(O)/실리콘 질화막(N)/실리콘 산화막(O)의 ONO 구조일 수 있다. 실리콘 산화막을 대신해서 다른 유전율이 높은 반도체 재료를 이용하는 것도 가능하다. 또한, 채널 적층체(9)의 상세에 대해서는 후술한다.
게이트 적층체(110)의 일방의 측면에는, 상기한 것처럼, 복수의 채널 적층체(9)가 이간해 형성되고, 이러한 채널 적층체(9)의 사이에는 절연체(7)가 형성된다. 게다가, 게이트 적층체(110)의 타방의 측면에도 절연체(7)가 형성된다. 환언하면, 인접하는 2개의 게이트 적층체의 사이의 공간에는, 절연체(7)가 충전된다.
메모리 셀 구조체(MC)의 상방에는, 도 3의 (A)에 도시한 것처럼, 평면시가 스트립상(구형상)이 되도록 가공된 복수의 비트라인(8)이 행(行) 방향에 스트라이프상으로 연재된다. 복수의 비트라인(8)의 각각은, 게이트 적층체(110)와 교차하는 위치에서 대응하는 채널 적층체(9)의 상단부(9A)에 전기적으로 접속된다. 비트라인(8)은, 예를 들면, 다결정 실리콘 또는 Al 등의 금속 재료로 구성된다.
다음으로, 도 7 내지 도 18을 참조하여, 본 실시예의 NAND형 플래쉬 메모리의 제조 방법에 대해 설명한다. 먼저, 도 7에 도시한 것처럼, 기판(1) 상에 절연층(2)을 형성하고, 절연층(2)의 위에 하부 도전층(3)을 형성한다. 다음으로, 하부 도전층(3) 상에, 절연체(4, 6)와 도전체(5)와의 적층을 포함한 스택(110A)을 형성한다. 스택(110A)은, 게이트 적층체(110)의 전구체(前驅體, precursor)이다. 스택(110A)에 적층되는 도전체(5)의 수는, NAND 스트링의 메모리 셀의 수(예를 들면, 32 또는 64)에 따라 결정된다.
다음으로, 포토리소(Photo Lithography) 공정을 이용해 절연체(6) 상에 패터닝 된 에칭 마스크(도시 생략)를 형성하고, 상기 에칭 마스크를 이용해 스택(110A)의 절연체(4, 6) 및 도전체(5)를 동시에 이방성(異方性) 에칭한다. 이 에칭은, 하부 도전층(3)에 도달할 때까지 실시된다. 이 에칭은, 예를 들면, 이방성 에칭, 혹은, 이방성 에칭과 등방성 에칭의 조합에 의해 실시된다. 하부 도전층(3)의 표면에는, 에칭에 의해 제거된 미소(微小)한 단차 또는 요부(凹部)가 형성될 수 있지만, 하부 도전층(3)은, 이러한 단차 또는 요부(凹部)에 대해 충분히 큰 막 두께인 것이 바람직하다. 이처럼 해서, 하부 도전층(3) 상에는, 도 8에 도시한 것처럼, 열 방향으로 늘어나는 스트립상의 게이트 적층체(110)가 형성된다. 게이트 적층체(110) 간의 피치(P)는, 예를 들면, 180 nm이다. 도 9는, A-A선 단면도(A-A선은, 도 3의 A-A선과 같은 위치)이다.
다음으로, 도 10에 도시한 것처럼, 게이트 적층체(110)를 덮도록 기판 전면에 채널 적층체(9)가 형성된다. 채널 적층체(9)의 구성에 대해 도 10a 내지 도 10d를 참조해 설명한다. 도 10b 내지 도 10d의 확대 단면도는, 도 10a에 도시한 영역(Q1, Q2)에 각각 대응한다.
도 10b에 도시한 것처럼, 게이트 적층체(110)를 덮도록 기판 전면에, 절연층(10), 전하 축적층(11), 절연층(12) 및 다결정 실리콘층(13)이 순차적으로 적층된다. 이러한 막의 형성 방법은 특별히 한정되지 않지만, 예를 들면, CVD나 스퍼터링(sputtering)이 이용된다. 절연층(12)은, 이산화 규소(SiO2), 또는 이산화 규소(SiO2) 및 질화 규소(SiN)의 스택에 의해 구성된다. 전하 축적층(11)은, 몇개의 절연체로 구성되고, 예를 들면, 전하를 축적 가능한 질화 규소(SiN)나 이산화 규소(SiO2)의 스택으로 구성된다. 절연층(10)은, 유전율이 높은 HiK 재료 등의 몇개의 절연체로 구성된다. 다결정 실리콘층(13)은, 미-도핑(No Doping)이며, 그러므로 진성(眞性) 실리콘으로 구성된다.
다음으로, 여기에는 도시하지 않은 에칭 마스크를 이용하여, 도 10c에 도시한 것처럼, 절연층(10), 전하 축적층(11), 절연층(12), 다결정 실리콘층(13)의 저부(底部)가 에칭된다. 이 에칭은, 예를 들면, 이방성 에칭, 혹은, 이방성 에칭과 등방성 에칭의 조합에 의해 실시되고, 하부 도전층(3)의 표면이 노출할 때까지 실시된다. 하부 도전층(3)의 표면에는, 에칭에 의해 제거된 미소한 단차 또는 요부(凹部)가 형성될 수 있지만, 하부 도전층(3)은, 이러한 단차 또는 요부(凹部)에 대해 충분히 큰 막 두께인 것이 바람직하다. 다음으로, 도 10d에 도시한 것처럼, 기판 전면에 다결정 실리콘층(14)이 퇴적된다. 다결정 실리콘층(14)도 미-도핑(No Doping)이며, 그러므로 진성 실리콘이다. 2개의 다결정 실리콘층(13, 14)은 서로 전기적으로 접속되고, 다결정 실리콘층(14)의 하단부가 하부 도전층(3)에 전기적으로 접속된다. 이처럼 해서, 게이트 적층체(110)의 양 측면을 덮도록 채널 적층체(9)가 형성된다. 도 11은, 도 3의 C-C선과 같은 위치의 단면도이다.
다음으로, 도 12에 도시한 것처럼, 채널 적층체(9)가 에칭에 의해 복수의 스트라이프상으로 가공되고, 서로 절연된 복수의 채널 적층체(9)가 형성된다. 하나의 채널 적층체(9)는, 도 13에 도시한 것처럼, 게이트 절연체(110)가 연재하는 방향과 직교하는 방향으로 연재하고, 복수의 채널 적층체(9)는, 게이트 절연체(110)가 연재하는 방향으로 일정한 피치로 이간해서 배치된다.
다음으로, 채널 적층체(9)가 게이트 절연체(110)의 일방의 측면에 따르도록 한층 더 가공된다. 이 처리 플로우를 도 14 내지 도 16에 나타낸다. 또한, 도 14 내지 도 16은, 도 13의 A-A선에 따른 단면도이다. 도 14에 도시한 것처럼, 포토리소 공정을 이용해 패터닝 된 에칭 마스크(15)가 채널 적층체(9)의 측면 및 상면의 일부를 덮도록 형성된다.
다음으로, 도 15에 도시한 것처럼, 에칭 마스크(15)를 통해 채널 적층체(9)를 부분적으로 제거하는 에칭이 실시된다. 이 에칭은, 예를 들면, 이방성 에칭, 혹은, 이방성 에칭과 등방성 에칭의 조합에 의해 실시되고, 하부 도전층(3)의 표면이 노출할 때까지 실시된다. 하부 도전층(3)의 표면에는, 에칭에 의해 제거된 미소한 단차 또는 요부(凹部)가 형성될 수 있지만, 하부 도전층(3)은, 이러한 단차 또는 요부(凹部)에 대해 충분히 큰 막 두께인 것이 바람직하다. 이 에칭에 의해, 채널 적층체(9)는, 게이트 절연체(110)의 일방의 측면에 남겨지고, 게이트 적층체(110)의 절연체(6)의 일부를 덮는다. 절연체(6)를 덮도록 채널 적층체(9)를 형성하는 이유는, 비트라인(8)과의 접촉 면적을 증가시키거나, 혹은 비트라인과의 접속을 하기 위한 컨택트 홀(contact hole)을 형성하기 위한 면적을 증가시키기 위함이다. 또, 채널 적층체(9)의 저부(底部)는, 인접하는 게이트 적층체(110)의 채널 적층체(9)의 저부로부터 분리되고, 거기에 하부 도전층(3)이 노출된다.
다음으로, 도 16에 도시한 것처럼, 에칭 마스크(15)가 제거된다. 에칭 마스크(15)를 제거한 후, 채널 적층체(9) 및 게이트 적층체(110)를 덮도록 기판 전면(全面)에 중간 절연체(7)가 퇴적된다. 이에 따라, 인접하는 게이트 적층체(110)의 사이의 공간이 중간 절연체(7)에 의해 충전된다.
다음으로, 도 17에 도시한 것처럼, 중간 절연체(7)가 CMP 등의 평탄화 된다. 이 평탄화 처리에 의해, 채널 적층체(9)의 정부(頂部, top)가 노출된다.
다음으로, 도 18에 도시한 것처럼, 기판 전면에 비트라인의 재료가 퇴적되고, 그 후, 비트라인(8)이 스트립상으로 패터닝 된다. 비트라인(8)은, 그 직하(直下)에서 교차하는 채널 적층체(9)의 다결정 실리콘층(13, 14)과 전기적으로 접속된다. 여기에는, 비트라인(8)이 채널 적층체(9)의 상단부(9A)에 직접 접촉하는 예를 나타내고 있지만, 평탄화 처리의 뒤에 층간 절연막을 형성하고, 층간 절연막에 컨택트 홀을 형성해 채널 적층체(9)의 상단부(9A)를 노출시켜, 컨택트 홀을 통해 비트라인(8)과 채널 적층체(9)를 전기적으로 접속하도록 해도 무방하다.
이처럼 해서, 비트라인(8)과 하부 도전층(소스)(3)과의 사이에 접속된 NAND 스트링이 형성되어, 3차원 구조의 메모리 셀 어레이를 얻을 수 있다.
다음으로, 본 실시예의 3차원 구조의 NAND형 플래쉬 메모리의 셀 사이즈와 종래품과의 셀 사이즈를 비교한다. 도 19의 (B)는, 본 실시예의 플래쉬 메모리의 상면도를 모식적으로 도시하고, 도 19의 (A)는, 비트라인(8)과, 비트라인(8)과 채널 박막(19)과의 사이의 BL 컨택트(16)가 없는 상면도를 모식적으로 도시한다. 이들 도면에서, 부호(18)은, 게이트 절연막(도 10b에 도시한 절연체(10, 11, 12))이며, 부호(19)는, 채널 박막(도 10d에 도시한 다결정 실리콘(13, 14))이다. 또, 파선으로 나타내는 구형(矩形) 영역(R)는, 하나의 메모리 셀의 평면 사이즈를 나타내고 있다. 게이트(5)의 피치가 180 nm, 채널 박막(19)의 피치가 50 nm일 때, 평면 사이즈(R)는, 50×180 nm2이다.
한편, 도 20의 (B)는, 비특허문헌 1에 나타낸 종래의 메모리 셀 구조의 상면도를 모식적으로 도시하고, 도 20의 (A)는, 비트라인(8)과, 비트라인(BL)와 채널 박막(19)과의 사이의 컨택트용의 플러그(17)가 없는 상면도를 모식적으로 도시한다. 구형 영역(R1)은, 하나의 메모리 셀의 평면 사이즈를 나타내고, 이는, 도 20의 (A)와 동일한 축척(縮尺)으로 나타나 있다.
종래의 메모리 셀 구조에서는, 게이트(5)의 양측으로 2개의 메모리 셀이 형성되고, 비트라인(8)은, 대향하는 2개의 메모리 셀에 공통으로 접속된다. 예를 들면, 2개의 메모리 셀(MC1)과 메모리 셀(MC2)은, 플러그(17)를 통해 비트라인(8)에 접속된다. 2개의 메모리 셀을 각각 개별적으로 동작시키기 위해, 2개의 메모리 셀에 접속된 비트라인(8)은 서로 분리되지 않으면 안 된다. 이에 비해, 본 실시예의 메모리 셀 구조에서는, 메모리 셀은, 게이트(5)의 일방의 측에만 배치된다. 그러므로, 2개의 메모리 셀에 접속된 비트라인(8)은 공통일 수 있다. 이러한 차이에 의하면, 본 실시예의 비트라인(8)의 피치는, 종래의 비트라인(8)의 피치의 약 절반이며, 본 실시예의 메모리 셀의 평면 사이즈(R)를, 종래의 메모리 셀의 평면 사이즈(R1) 보다 작게 할 수 있다. 구체적으로는, 종래의 메모리 셀의 평면 사이즈(R1)는, 약 160×100 nm2이며, 본 실시예의 메모리 셀의 평면 사이즈(R)가 종래 보다 작은 것을 알 수 있다.
상기 실시예에서는, 기판(1) 상에 절연층(2)을 통하여 n형 다결정 실리콘으로 이루어진 하부 도전층(소스)(3)을 형성하는 예를 나타냈지만, 이것으로 한정되지 않으며, 하부 도전층(소스)은, 예를 들면, P형의 실리콘 기판 내에 형성된 고-도핑(highly doping)된 n형의 웰 영역(well region)이어도 무방하다.
NAND형 플래쉬 메모리는, 복수의 블록을 포함하고, 각 블록은, 상기한 것처럼 3차원 구조의 NAND 스트링을 포함한다. 메모리 셀은, 1비트(2값 데이터)를 기억하는 SLC 타입이어도 무방하고, 다 비트를 기억하는 타입이어도 무방하다. NAND형 플래쉬 메모리에서는, 페이지 단위로 독출이나 프로그램을 실시해, 블록 단위로 소거를 실시한다. 이러한 동작은 공지이기 때문에, 여기서의 설명은 생략한다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니며, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
1: 기판
2: 절연층
3: 하부 도전층
4: 절연체
5, 5A, 5B: 도전체
6: 절연체
7: 절연체
8: 비트라인
9: 채널 적층체
9A: 상단부
9B: 하단부
13: 다결정 실리콘층
14: 다결정 실리콘층
15: 에칭 마스크
16: 컨택트(contact)
17: 플러그
100: 플래쉬 메모리
110: 게이트 적층체
MC: 메모리 셀 적층체

Claims (12)

  1. 기판과,
    상기 기판 내 또는 상기 기판 상에 형성된 하부 도전층과,
    상기 하부 도전층 상에 제1 방향으로 연재하는 복수의 적층체에 있어서, 상기 복수의 적층체의 각각은, 상기 기판으로부터 수직 방향으로 적층되는 절연체와 도전체의 적층을 포함하는, 상기 복수의 적층체와,
    상기 복수의 적층체의 일방의 측면을 따라 이간해서 배치된 복수의 채널 적층체에 있어서, 상기 복수의 채널 적층체의 각각은, 전하 축적층을 포함한 절연층과 채널 박막을 포함하고, 상기 절연층과 상기 채널 박막은, 상기 기판으로부터 수직 방향으로 연재하고, 상기 채널 박막의 하단부가 상기 하부 도전층에 전기적으로 접속되는, 상기 복수의 채널 적층체와,
    제1 방향과 직교하는 제2 방향으로 연재하는 복수의 상부 도전층에 있어서, 상기 복수의 상부 도전층의 각각은, 상기 복수의 채널 적층체 상에 배치되고, 교차하는 채널 박막의 상단부와 전기적으로 접속되는, 상기 복수의 상부 도전층
    을 포함하는 3차원 구조의 NAND형 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 복수의 채널 적층체가, 제1 방향으로 제1 피치로 배치되고,
    하나의 NAND 스트링은, 하나의 채널 적층체를 포함하는
    플래쉬 메모리.
  3. 제2항에 있어서,
    상기 복수의 적층체가, 제2 방향으로 제2 피치로 배치되고,
    하나의 메모리 셀의 평면 사이즈는,
    상기 제1 피치와 상기 제2 피치로 규정되는
    플래쉬 메모리.
  4. 제1항에 있어서,
    하나의 적층체는, 상기 일방의 측면과, 상기 일방의 측면에 대향하는 타방의 측면을 포함하고,
    제2 방향에 인접하는 제1 적층체의 일방의 측면과 제2 적층체의 타방의 측면과의 사이에, 상기 채널 적층체와 절연체가 배치되는
    플래쉬 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 상부 도전층은, 비트라인(bit-line)이고,
    상기 하부 도전층은, 소스라인(source-line)이고,
    상기 적층체의 최상층에 형성되는 도전체는, 비트라인측 선택 트랜지스터의 게이트이고,
    최하층에 형성되는 도전체는, 소스라인측 선택 트랜지스터의 게이트인
    플래쉬 메모리.
  6. 제5항에 있어서,
    상기 적층체의 최상층의 도전체와 최하층의 도전체와의 사이의 도전체는,
    메모리 셀의 트랜지스터의 게이트이고, 대응하는 워드라인(word-lilne)에 접속되는
    플래쉬 메모리.
  7. 3차원 구조의 NAND형 플래쉬 메모리의 제조 방법에 있어서,
    기판 내 또는 기판 상에, 하부 도전층을 형성하는 단계와,
    상기 하부 도전층 상에 절연체와 도전체를 교대로 적층한 스택을 형성하는 단계와,
    상기 스택을 상기 하부 도전층에 도달하는 깊이로 에칭하여, 제1 방향으로 연재하는 복수의 적층체를 형성하는 단계와,
    상기 복수의 적층체를 포함하는 기판 전면(全面)에, 채널 적층체를 형성하는 단계와,
    상기 복수의 적층체의 각각의 일방의 측면을 따라 이간해서 배치되도록 상기 채널 적층체를 에칭하는 단계와,
    상기 채널 적층체 상에, 제1 방향과 직교하는 제2 방향으로 연재하는 복수의 상부 도전층을 형성하는 단계와,
    상기 복수의 상부 도전층의 각각을 교차하는 상기 채널 적층체의 상단부와 전기적으로 접속하는 단계
    를 가지는 플래쉬 메모리의 제조 방법.
  8. 제7항에 있어서,
    상기 채널 적층체를 형성하는 단계는,
    제1 절연층을 형성하는 단계와,
    제1 절연층 상에 전하 축적층을 형성하는 단계와,
    상기 전하 축적층 상에 제2 절연층을 형성하는 단계와,
    제2 절연층 상에 채널 박막을 형성하는 단계
    를 포함하는 플래쉬 메모리의 제조 방법.
  9. 제7항에 있어서,
    상기 접속하는 단계는,
    상기 채널 적층체 상에 형성된 절연막에 컨택트 홀(contact hole)을 형성하는 단계
    를 포함하고,
    상기 상부 도전층은,
    컨택트 홀을 통해 상기 채널 적층체의 상단부에 전기적으로 접속되는
    플래쉬 메모리의 제조 방법.
  10. 제7항에 있어서,
    제조 방법은,
    상기 채널 적층체를 에칭하는 단계 후에,
    상기 복수의 채널 적층체 및 상기 복수의 적층체를 덮도록 절연막을 형성하는 단계와,
    상기 절연막을 평탄화하여, 상기 채널 적층체를 노출시키는 단계
    를 더 포함하는 플래쉬 메모리의 제조 방법.
  11. 제7항에 있어서,
    상기 하부 도전층의 막 두께는,
    상기 스택을 에칭할 때 상기 하부 도전층의 표면에 형성된 단차 또는 요부(凹部) 보다 충분히 큰
    플래쉬 메모리의 제조 방법.
  12. 제7항에 있어서,
    상기 하부 도전층의 막 두께는,
    상기 채널 적층체를 에칭할 때 상기 하부 도전층의 표면에 형성된 단차 또는 요부(凹部) 보다 충분히 큰
    플래쉬 메모리의 제조 방법.
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