JP6972223B2 - Ｎａｎｄ型フラッシュメモリおよびその製造方法 - Google Patents

Ｎａｎｄ型フラッシュメモリおよびその製造方法 Download PDF

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Description

本発明は、ＮＡＮＤ型フラッシュメモリに関し、特に、３次元構造のＮＡＮＤ型フラッシュメモリに関する。
近年、メモリセルの集積度の向上を図るためメモリセルを垂直方向に積層した３次元構造のＮＡＮＤ型フラッシュが実用化されている。例えば、メモリセルは、基板から垂直方向に延在する半導体ピラーを利用して形成される（特許文献１）。
また、非特許文献１では、図１に示すように、基板上に複数の矩形状のゲートがスタックされ、電荷蓄積層（例えば、シリコン窒化物層）を含む絶縁体と薄膜チャンネルとがゲートの端部に沿って垂直に垂直方向に形成される。薄膜チャンネルは、ポリシリコンから構成され、Ｕ字型形状を有する。１つのＮＡＮＤストリングは、１つのＵ型形状の薄膜チャンネルと、電荷蓄積層を含む絶縁体とゲートとから構成される。薄膜チャンネルの一方の上端部は、プラグを介してローカルソース線に接続され、他方の上端部は、プラグを介してビット線に接続される。図２（Ａ）は、図１のフラッシュメモリの薄膜チャンネルを水平方向に切断したときの断面図、図２（Ｂ）は、薄膜チャンネルを垂直方向に切断したときの断面図である。図２（Ａ）に示す黒い楕円状の部分は、エッチングにより形成された穴であり、この穴は、ポリゲートに沿って形成される薄膜チャンネルを絶縁する絶縁領域である。このピッチは、１００ｎｍである。また、隣接するポリゲート間のピッチは、２２０ｎｍである。
特開２０１５−１７６８７０号公報 A Novel Double-density, Single-Gate Vertical Channel(SGVC) 3D NAND Flash That Is Tolerant to Deep Vertical Etching CD Variation and Process Robust Read-disturb Immunity, Hang-Ting Lue et al, IEEE International Electron Devices Meeting (IEDM)15-44, P321-324
本発明は、従来と比較してメモリセルの平面サイズを削減することができるＮＡＮＤ型フラッシュメモリおよびその製造方法を提供することを目的とする。
本発明に係る３次元構造のＮＡＮＤ型フラッシュメモリは、基板と、前記基板内または前記基板上に形成された下部導電層と、前記下部導電層上に第１の方向に延在する複数の積層体であって、当該複数の積層体の各々は、前記基板から垂直方向に積層される絶縁体と導電体の積層を含む、前記複数の積層体と、前記複数の積層体の一方の側面に沿って離間して配置された複数のチャンネル積層体であって、当該複数のチャンネル積層体の各々は、電荷蓄積層を含む絶縁層とチャンネル薄膜とを含み、前記絶縁層と前記チャンネル薄膜は、前記基板から垂直方向に延在し、前記チャンネル薄膜の下端部が前記下部導電層に電気的に接続される、前記複数のチャンネル積層体と、第１の方向と直交する第２の方向に延在するストリップ状の複数の上部導電層であって、当該複数の上部導電層の各々は、前記複数のチャンネル積層体上に配置され、交差するチャンネル薄膜の上端部と電気的に接続される、前記複数の上部導電層とを含む。
ある実施態様では、前記複数のチャンネル積層体が第１の方向に第１のピッチで配置され、１つのＮＡＮＤストリングは、１つのチャンネル積層体を含む。ある実施態様では、前記複数の積層体が第２の方向に第２のピッチで配置され、１つのメモリセルの平面サイズは、前記第１のピッチと前記第２のピッチで規定される。ある実施態様では、１つの積層体は、前記一方の側面と当該一方の側面に対向する他方の側面とを含み、第２の方向に隣接する第１の積層体の一方の側面と第２の積層体の他方の側面との間に前記チャンネル積層体と絶縁体とが配置される。ある実施態様では、前記上部導電層はビット線であり、前記下部導電層はソース線であり、前記積層体の最上層に形成される導電体は、ビット線側選択トランジスタのゲートであり、最下層に形成される導電体は、ソース線側選択トランジスタのゲートである。ある実施態様では、前記積層体の最上層の導電体と最下層の導電体との間の導電体は、メモリセルのトランジスタのゲートであり、かつ対応するワード線に接続される。
本発明に係る３次元構造のＮＡＮＤフラッシュメモリの製造方法は、基板内または基板上に下部導電層を形成するステップと、前記下部導電層上に絶縁体と導電体とを交互に積層したスタックを形成するステップと、前記スタックを前記下部導電層に到達する深さでエッチングして第１の方向に延在する複数の積層体を形成するステップと、前記複数の積層体を含む基板全面にチャンネル積層体を形成するステップと、前記複数の積層体の各々の一方の側面に沿って離間して配置されるように前記チャンネル積層体をエッチングするステップと、前記チャンネル積層体上に、第１の方向と直交する第２の方向に延在するストリップ状の複数の上部導電層を形成するステップと、前記複数の上部導電層の各々を交差する前記チャンネル積層体の上端部と電気的に接続するステップとを有する。
ある実施態様では、前記チャンネル積層体を形成するステップは、第１の絶縁層を形成するステップと、第１の絶縁層上に電荷蓄積層を形成するステップと、当該電荷蓄積層上に第２の絶縁層を形成するステップと、第２の絶縁層上にチャンネル薄膜を形成するステップとを含む。ある実施態様では、前記接続するステップは、前記チャンネル積層体上に形成された絶縁膜にコンタクトホールを形成するステップを含み、前記上部導電層は、コンタクトホールを介して前記チャンネル積層体の上端部に電気的に接続される。ある実施態様では、製造方法はさらに、前記チャンネル積層体をエッチングするステップ後に、前記複数のチャンネル積層体および前記複数の積層体を覆うように絶縁膜を形成するステップと、当該絶縁膜を平坦化して前記チャンネル積層体を露出させるステップとを含む。ある実施態様では、前記下部導電層の膜厚は、前記スタックをエッチングするときに前記下部導電層の表面に形成された段差または凹部よりも十分に大きい。ある実施態様では、前記下部導電層の膜厚は、前記チャンネル積層体をエッチングするときに前記下部導電層の表面に形成された段差または凹部よりも十分に大きい。
本発明によれば、積層体の一方の側面に沿って離間されたチャンネル積層体を配置し、上部導電層が交差するチャンネル積層体と電気的に接続するようにしたので、従来と比較して１つのメモリセルの平面サイズを小さくすることができる。これにより、集積度の高いＮＡＮＤ型フラッシュメモリを得ることができる。
図１は、従来の３次元構造のＮＡＮＤ型フラッシュメモリの概略斜視図である。 図１に示すフラッシュメモリの上面図である。 図１に示すフラッシュメモリの断面図である。 図３（Ａ）は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの上面図、図３（Ｂ）は、チャンネル積層体とゲート積層体との位置関係を表す上面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＡ−Ａ線概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＢ−Ｂ線概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリのＣ−Ｃ線概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するための概略斜視図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するための概略斜視図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 図１０に示すチャンネルスタックの製造工程を説明するため概略断面図である。 図１０に示すチャンネルスタックの製造工程を説明するため概略断面図である。 図１０に示すチャンネルスタックの製造工程を説明するため概略断面図である。 図１０に示すチャンネルスタックの製造工程を説明するため概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＣ−Ｃ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＣ−Ｃ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＣ−Ｃ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するためのＡ−Ａ線方向の概略断面図である。 図１９（Ａ）は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの上面図であってビット線とコンタクトがない状態を模式的に示し、図１９（Ｂ）は、ビット線とコンタクトがある状態の上面図を模式的に示す。 図２０（Ａ）は、従来のＮＡＮＤ型フラッシュメモリの上面図であってビット線とビット線とプラグがない状態を模式的に示し、図２０（Ｂ）は、ビット線とプラグがある状態の上面図を模式的に示す。
本発明に係る３次元構造のＮＡＮＤ型フラッシュメモリは、メモリ媒体として種々の半導体装置（例えば、そのようなフラッシュメモリを埋め込むマイクロコントローラ、マイクロプロセッサ、ロジック等）において利用される。
次に、本発明の実施例について図面を参照して説明する。図面のスケールは、発明の理解を容易にするために誇張されて記載されており、必ずしも実際の製品のスケールを表すものではないことに留意すべきである。
図３（Ａ）は、本発明の実施例に係る３次元構造のＮＡＮＤ型フラッシュメモリの概略上面図、図３（Ｂ）は、チャンネル積層体とゲート積層体との位置関係を表す上面図、図４は、図３（Ａ）のＡ−Ａ線断面図、図５は、図３（Ａ）のＢ−Ｂ線断面図、図６は、図３（Ａ）のＣ−Ｃ線断面図である。
本実施例のＮＡＮＤ型フラッシュメモリ１００は、基板１と、基板１上に形成された絶縁層２と、絶縁層２上に形成された下部導電層３と、下部導電層３上に垂直方向に積層されたメモリセル構造体ＭＣと、メモリセル構造体ＭＣ上に形成されたビット線８とを含んで構成される。
基板１は、特に限定されないが、例えばシリコン基板から構成される。シリコン基板は、真正、ｎ型、ｐ型のいずれであってもよい。また、シリコン基板の表面に周辺回路（例えば、行選択駆動回路やページバッファ／センス回路等の集積回路）を形成する場合には、シリコン基板は、ｎ型またはｐ型から構成されるようにしてもよい。以下の説明では、基板１としてシリコン基板を用いる場合を例示する。
シリコン基板１上に形成される絶縁層２は、例えば、シリコン酸化膜やシリコン窒化膜等から構成される。下部導電層３は、例えばｎ型の多結晶シリコン、または金属材料とｎ型多結晶シリコンの積層から構成される。下部導電層３は、ＮＡＮＤストリングの共通ソースＳＬとして機能する。
メモリセル構造体ＭＣは、下部導電層３上に垂直方向または縦方向に形成された複数のＮＡＮＤストリングを含む。１つのＮＡＮＤストリングは、公知のように、直列に接続された複数のメモリセルと、当該複数のメモリセルの一方の端部に接続されたビット線側選択トランジスタと、他方の端部に接続されたソース線側選択トランジスタとを含む。なお、ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間あるいはソース線側選択トランジスタとメモリセルとの間にダミーのメモリセルを含むものであってもよい。
下部導電層３上には、導電体４と絶縁体５とを交互に積層したゲート積層体１１０が形成される。ゲート積層体１１０は、図３に示すように、平面矢視がストリップ状（矩形状）になるように加工され、それらが列方向にストライプ状に延在する。ゲート積層体１１０の最上層は、絶縁体７を介してビット線８に接された絶縁体６であり、最下層は下部導電層３に接する絶縁体４である。絶縁体４、６は、例えば、シリコン酸化膜またはシリコン窒化膜等から構成される。絶縁体６の直下の導電体５Ａは、ビット線側選択トランジスタのゲートを構成し、最下層の絶縁体４の直上の導電体５Ｂは、ソース線側選択トランジスタのゲートを構成する。導電体５Ａと５Ｂの間の複数の導電体５は、それぞれメモリセルのゲートを構成する。導電体５、５Ａ、５Ｂは、例えば、ｎ型の多結晶シリコンから構成される。ビット線側選択トランジスタのゲートを構成する導電体５Ａは、図示しない行選択駆動回路等によって生成された１つまたは複数の選択ゲート線ＳＧＤに接続され、ソース線側選択トランジスタのゲートを構成する導電体５Ｂは、同様の行選択駆動回路等によって生成された１つまたは複数の選択ゲート線ＳＧＳに接続され、複数の導電体５は、対応するワード線ＷＬに接続される。
メモリセル構造体ＭＣはさらに、チャンネル積層体９を含む。チャンネル積層体９は、図３（Ｂ）、図４、図６に示すように、ゲート積層体１１０の一方の側面に沿うように列方向に離間して形成される。１つのチャンネル積層体９は、下部導電層３からビット線８まで垂直方向に延在し、チャンネル積層体９の上端部９Ａが交差するビット線８に接続され、下端部９Ｂが下部導電層３に接続される。本例では、チャンネル積層体９の上端部９Ａをゲート積層体１１０の絶縁体６の一部を覆うように形成している。これは、チャンネル積層体９とビット線８との間の接触面積を大きくするためである。但し、このような構成は例示であり、これに限定されるものではない。
１つのＮＡＮＤストリングは、垂直方向に延在する１つのチャンネル積層体９を含む。チャンネル積層体９は、チャンネルを構成するチャンネル薄膜と、チャンネル薄膜とゲート５との間に形成されたゲート絶縁体とを含む。チャンネル薄膜は、例えば多結晶シリコンから構成される。ゲート絶縁体は、電荷を蓄積する電荷蓄積層と当該電荷蓄積層を挟む複数の絶縁層とを含む。ゲート絶縁体は、例えば、シリコン酸化膜（Ｏ）／シリコン窒化膜(Ｎ)／シリコン酸化膜(Ｏ)のＯＮＯ構造であることができる。シリコン酸化膜に代えて他の誘電率の高い半導体材料を用いることも可能である。なお、チャンネル積層体９の詳細については後述する。
ゲート積層体１１０の一方の側面には、上記したように、複数のチャンネル積層体９が離間して形成され、これらのチャンネル積層体９の間には絶縁体７が形成される。さらにゲート積層体１１０の他方の側面にも絶縁体７が形成される。言い換えれば、隣接する２つのゲート積層体の間の空間には、絶縁体７が充填される。
メモリセル構造体ＭＣの上方には、図３（Ａ）に示すように、平面矢視がストリップ状（矩形状）になるように加工された複数のビット線８が行方向にストライプ状に延在される。複数のビット線８の各々は、ゲート積層体１１０と交差する位置で対応するチャンネル積層体９の上端部９Ａに電気的に接続される。ビット線８は、例えば、多結晶ポリシリコンまたはＡｌ等の金属材料から構成される。
次に、図７ないし図１８を参照して、本実施例のＮＡＮＤ型フラッシュメモリの製造方法について説明する。先ず、図７に示すように、基板１の上に絶縁層２を形成し、絶縁層２のうえに下部導電層３を形成する。次に、下部導電層３上に、絶縁体４、６と導電体５との積層を含むスタック１１０Ａを形成する。スタック１１０Ａは、ゲート積層体１１０の前駆体である。スタック１１０Ａに積層される導電体５の数は、ＮＡＮＤストリングのメモリセルの数（例えば、３２または６４）に応じて決定される。
次に、フォトリソ工程を利用して絶縁体６上にパターニングされたエッチングマスク（図示省略）を形成し、当該エッチングマスクを利用してスタック１１０Ａの絶縁体４、６および導電体５を同時に異方性エッチングする。このエッチングは、下部導電層３に到達するまで行われる。このエッチングは、例えば、異方性エッチングあるいは異方性エッチングと等方性エッチングの組合せにより実施される。下部導電層３の表面には、エッチングにより除去された微小な段差または凹部が形成され得るが、下部導電層３は、このような段差または凹部に対して十分に大きい膜厚であることが望ましい。こうして、下部導電層３上には、図８に示すように、列方向に延びるストリップ状のゲート積層体１１０が形成される。ゲート積層体１１０間のピッチＰは、例えば、１８０ｎｍである。図９は、Ａ−Ａ線断面図（Ａ−Ａ線は、図３のＡ−Ａ線と同じ位置）である。
次に、図１０に示すように、ゲート積層体１１０を覆うように基板全面にチャンネル積層体９が形成される。チャンネル積層体９の構成について図１０Ａないし図１０Ｄを参照して説明する。図１０Ｂないし図１０Ｄの拡大断面図は、図１０Ａに示す領域Ｑ１、Ｑ２にそれぞれ対応する。
図１０Ｂに示すように、ゲート積層体１１０を覆うように基板全面に、絶縁層１０、電荷蓄積層１１、絶縁層１２および多結晶シリコン層１３が順次積層される。これらの膜の形成方法は特に限定されないが、例えばＣＶＤやスパッタリングが用いられる。絶縁層１２は、二酸化珪素（ＳｉＯ２）、または二酸化珪素（ＳｉＯ２）および窒化珪素（ＳｉＮ）のスタックによって構成される。電荷蓄積層１１は、いくつかの絶縁体によって構成され、例えば、電荷を蓄積可能な窒化ケイ素（ＳｉＮ）や二酸化珪素（ＳｉＯ２）のスタックによって構成される。絶縁層１０は、誘電率が高いＨｉＫ材料などのいくつかの絶縁体によって構成される。多結晶シリコン層１３は、ノンドープであり、それゆえ真性シリコンから構成される。
次に、ここには図示しないエッチングマスクを利用して、図１０Ｃに示すように、絶縁層１０、電荷蓄積層１１、絶縁層１２、多結晶シリコン層１３の底部がエッチングされる。このエッチングは、例えば、異方性エッチングあるいは異方性エッチングと等方性エッチングの組合せにより実施され、下部導電層３の表面が露出するまで行われる。下部導電層３の表面には、エッチングにより除去された微小な段差または凹部が形成され得るが、下部導電層３は、このような段差または凹部に対して十分に大きい膜厚であることが望ましい。次に、図１０Ｄに示すように、基板全面に多結晶シリコン層１４が堆積される。多結晶シリコン層１４もノンドープであり、それゆえ真性シリコンである。２つの多結晶シリコン層１３、１４は互いに電気的に接続され、多結晶シリコン層１４の下端部が下部導電層３に電気的に接続される。こうして、ゲート積層体１１０の両側面を覆うようにチャンネル積層体９が形成される。図１１は、図３のＣ−Ｃ線と同じ位置の断面図である。
次に、図１２に示すようにチャンネル積層体９がエッチングにより複数のストライプ状に加工され、互いに絶縁された複数のチャンネル積層体９が形成される。１つのチャンネル積層体９は、図１３に示すように、ゲート絶縁体１１０が延在する方向と直交する方向に延在し、複数のチャンネル積層体９は、ゲート絶縁体１１０の延在する方向に一定のピッチで離間して配置される。
次に、チャンネル積層体９がゲート絶縁体１１０の一方の側面に沿うようにさらに加工される。この処理フローを図１４ないし図１６に示す。なお、図１４ないし図１６は、図１３のＡ−Ａ線に沿った断面図である。図１４に示すように、フォトリソ工程を用いてパターニングされたエッチングマスク１５がチャンネル積層体９の側面および上面の一部を覆うように形成される。
次に、図１５に示すように、エッチングマスク１５を介してチャンネル積層体９を部分的に除去するようなエッチングが行われる。このエッチングは、例えば、異方性エッチングあるいは異方性エッチングと等方性エッチングの組合せにより実施され、下部導電層３の表面が露出するまで行われる。下部導電層３の表面には、エッチングにより除去された微小な段差または凹部が形成され得るが、下部導電層３は、このような段差または凹部に対して十分に大きい膜厚であることが望ましい。このエッチングにより、チャンネル積層体９は、ゲート絶縁体１１０の一方の側面に残され、かつゲート積層体１１０の絶縁体６の一部を覆う。絶縁体６を覆うようにチャンネル積層体９を形成する理由は、ビット線８との接触面積を増加させるか、あるいはビット線との接続をするためのコンタクトホールを形成するための面積を増加させるためである。また、チャンネル積層体９の底部は、隣接するゲート積層体１１０のチャンネル積層体９の底部から分離され、そこに下部導電層３が露出される。
次に、図１６に示すように、エッチングマスク１５が除去される。エッチングマスク１５を除去した後、チャンネル積層体９およびゲート積層体１１０を覆うように基板全面に中間絶縁体７が堆積される。これにより、隣接するゲート積層体１１０の間の空間が中間絶縁体７によって充填される。
次に、図１７に示すように、中間絶縁体７がＣＭＰ等の平坦化される。この平坦化処理により、チャンネル積層体９の頂部が露出される。
次に、図１８に示すように、基板全面にビット線の材料が堆積され、その後、ビット線８がストリップ状にパターニングされる。ビット線８は、その直下において交差するチャンネル積層体９の多結晶シリコン層１３、１４と電気的に接続される。ここには、ビット線８がチャンネル積層体９の上端部９Ａに直接接触する例を示しているが、平坦化処理の後に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成してチャンネル積層体９の上端部９Ａを露出させ、コンタクトホールを介してビット線８とチャンネル積層値９とを電気的に接続するようにしてもよい。
こうして、ビット線８と下部導電層（ソース）３との間に接続されたＮＡＮＤストリングが形成され、３次元構造のメモリセルアレイが得られる。
次に、本実施例の３次元構造のＮＡＮＤ型フラッシュメモリのセルサイズと従来品とのセルサイズとを比較する。図１９（Ｂ）は、本実施例のフラッシュメモリの上面図を模式的に示し、図１９（Ａ）は、ビット線８と、ビット線８とチャンネル薄膜１９との間のＢＬコンタクト１６がない上面図を模式的に示す。これらの図において、１８は、ゲート絶縁膜（図１０Ｂに示す絶縁体１０、１１、１２）であり、１９は、チャンネル薄膜（図１０Ｄに示す多結晶シリコン１３、１４）である。また、破線で示す矩形領域Ｒは、１つのメモリセルの平面サイズを示している。ゲート５のピッチが１８０ｎｍ、チャンネル薄膜１９のピッチが５０ｎｍであるとき、平面サイズＲは、５０×１８０ｎｍ２である。
一方、図２０（Ｂ）は、非特許文献１に示す従来のメモリセル構造の上面図を模式的に示し、図２０（Ａ）は、ビット線８と、ビット線ＢＬとチャンネル薄膜１９との間のコンタクト用のプラグ１７とがない上面図を模式的に示す。矩形領域Ｒ１は、１つのメモリセルの平面サイズを示し、これは、図２０（Ａ）と同一の縮尺で示されている。
従来のメモリセル構造では、ゲート５の両側に２つのメモリセルが形成され、ビット線８は、対向する２つのメモリセルに共通に接続される。例えば、２つのメモリセルＭＣ１とメモリセルＭＣ２は、プラグ１７を介してビット線８に接続される。２つのメモリセルをそれぞれ個別に動作させるために、２つのメモリセルに接続されたビット線８は互いに分離されなければならない。これに対し、本実施例のメモリセル構造では、メモリセルは、ゲート５の一方の側にのみ配置される。それ故、２つのメモリセルに接続されたビット線８は共通であることができる。このような差異に依れば、本実施例のビット線８のピッチは、従来のビット線８のピッチの約半分であり、本実施例のメモリセルの平面サイズＲを、従来のメモリセルの平面サイズＲ１よりも小さくすることができる。具体的には、従来のメモリセルの平面サイズＲ１は、約１６０×１００ｎｍ２であり、本実施例のメモリセルの平面サイズＲが従来よりも小さいことが分かる。
上記実施例では、基板１上に絶縁層２を介してｎ型多結晶シリコンからなる下部導電層(ソース)３を形成する例を示したが、これに限らず、下部導電層（ソース）は、例えば、Ｐ型のシリコン基板内に形成された高ドープされたｎ型のウエル領域であってもよい。
ＮＡＮＤ型フラッシュメモリは、複数のブロックを含み、各ブロックは、上記したような３次元構造のＮＡＮＤストリングを含む。メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するタイプであってもよい。ＮＡＮＤ型フラッシュメモリでは、ページ単位で読出しやプログラムを行い、ブロック単位で消去を行う。これらの動作は公知であるため、ここでの説明は省略する。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１：基板
２：絶縁層
３：下部導電層
４：絶縁体
５、５Ａ、５Ｂ：導電体
６：絶縁体
７：絶縁体
８：ビット線
９、９Ａ、９Ｂ：チャンネル積層体
１３：多結晶シリコン層
１４：多結晶シリコン層
１５：エッチングマスク
１６：コンタクト
１７：プラグ
１００：フラッシュメモリ
１１０：ゲート積層体
２００：スタック
２１０：ゲート積層体
ＭＣ：メモリセル積層体

Claims (12)

  1. 基板と、
    前記基板内または前記基板上に形成された下部導電層と、
    前記下部導電層上に第１の方向にストリップ状に延在する複数の積層体であって、当該複数の積層体の各々は、第１の側面と当該第１の側面に対向する第２の側面を有し、かつ前記基板から垂直方向に絶縁体と導電体とを交互に積層する、前記複数の積層体と、
    前記複数の積層体の各々の前記第１の側面に第１の方向に第１のピッチで離間して配置された複数のチャンネル積層体であって、当該複数のチャンネル積層体の各々は、電荷蓄積層を含む絶縁層とチャンネル薄膜とを含み、前記絶縁層と前記チャンネル薄膜は、前記基板から垂直方向に延在し、前記チャンネル薄膜の下端部が前記下部導電層に電気的に接続される、前記複数のチャンネル積層体と、
    第１の方向と直交する第２の方向に延在する複数の上部導電層であって、当該複数の上部導電層の各々は、前記複数のチャンネル積層体上に配置され、交差するチャンネル薄膜の上端部と電気的に接続される、前記複数の上部導電層と、
    を含む３次元構造のＮＡＮＤ型フラッシュメモリ。
  2. １つのＮＡＮＤストリングは、１つのチャンネル積層体を含む、請求項１に記載のフラッシュメモリ。
  3. 前記複数の積層体が第２の方向に第２のピッチで配置され、１つのメモリセルの平面サイズは、前記第１のピッチと前記第２のピッチで規定される、請求項１に記載のフラッシュメモリ。
  4. 第２の方向に隣接する一方の積層体の第２の側面と他方の積層体の第１の側面との間に前記チャンネル積層体と埋め込まれた絶縁体とが配置される、請求項３に記載のフラッシュメモリ。
  5. 前記上部導電層はビット線であり、前記下部導電層はソース線であり、前記積層体の最上層に形成される導電体は、ビット線側選択トランジスタのゲートであり、最下層に形成される導電体は、ソース線側選択トランジスタのゲートである、請求項１ないし４いずれか１つに記載のフラッシュメモリ。
  6. 前記積層体の最上層の導電体と最下層の導電体との間の導電体は、メモリセルのトランジスタのゲートであり、かつ対応するワード線に接続される、請求項５に記載のフラッシュメモリ。
  7. ３次元構造のＮＡＮＤフラッシュメモリの製造方法であって、
    基板内または基板上に下部導電層を形成するステップと、
    前記下部導電層上に絶縁体と導電体とを交互に積層したスタックを形成するステップと、
    前記スタックを前記下部導電層に到達する深さでエッチングして第１の方向に延在する複数の積層体を形成するステップと、
    前記複数の積層体を含む基板全面にチャンネル積層体を形成するステップと、
    前記複数の積層体の各々の一方の側面に沿って離間して配置されるように前記チャンネル積層体をエッチングするステップと、
    前記チャンネル積層体上に、第１の方向と直交する第２の方向に延在する複数の上部導電層を形成するステップと、
    前記複数の上部導電層の各々を交差する前記チャンネル積層体の上端部と電気的に接続するステップと、
    を有するフラッシュメモリの製造方法。
  8. 前記チャンネル積層体を形成するステップは、第１の絶縁層を形成するステップと、第１の絶縁層上に電荷蓄積層を形成するステップと、当該電荷蓄積層上に第２の絶縁層を形成するステップと、第２の絶縁層上にチャンネル薄膜を形成するステップとを含む、請求項７に記載のフラッシュメモリの製造方法。
  9. 前記接続するステップは、前記チャンネル積層体上に形成された絶縁膜にコンタクトホールを形成するステップを含み、前記上部導電層は、コンタクトホールを介して前記チャンネル積層体の上端部に電気的に接続される、請求項７に記載の製造方法。
  10. 製造方法はさらに、前記チャンネル積層体をエッチングするステップ後に、前記複数のチャンネル積層体および前記複数の積層体を覆うように絶縁膜を形成するステップと、当該絶縁膜を平坦化して前記チャンネル積層体を露出させるステップとを含む、請求項７に記載の製造方法。
  11. 前記下部導電層の膜厚は、前記スタックをエッチングするときに前記下部導電層の表面に形成された段差または凹部よりも十分に大きい、請求項７に記載の製造方法。
  12. 前記下部導電層の膜厚は、前記チャンネル積層体をエッチングするときに前記下部導電層の表面に形成された段差または凹部よりも十分に大きい、請求項７に記載の製造方法。
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