CN111326524A - 制造三维非易失性存储器装置的方法 - Google Patents

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Abstract

制造三维非易失性存储器装置的方法。在制造非易失性存储器装置的方法中，可在半导体基板上交替地形成绝缘层和导电栅极以形成层叠结构。可穿过层叠结构形成接触孔。可在接触孔的表面上形成沟道层。可利用间隙填充绝缘层填充接触孔。可将间隙填充绝缘层蚀刻目标深度以限定初步结区域。可蚀刻沟道层直至沟道层的表面可与栅极当中的最上栅极的表面对应。可将防扩散离子注入到沟道层中。可在初步结区域中形成具有杂质的封盖层。

Description

制造三维非易失性存储器装置的方法
技术领域
本发明的各种实施方式总体上涉及非易失性存储器装置技术，更具体地，涉及一种具有改进的特性的三维(3D)非易失性存储器(NVM)装置以及制造3D NVM装置的方法。该方法可改进3D NVM装置的电特性。
背景技术
通常，消费者对尺寸更小和/或数据处理能力更高的电子装置的需求不断增加。这进而需要增加电子装置中采用的半导体存储器装置的集成度。为了增加半导体存储器装置的集成度，已开发了具有垂直晶体管结构(代替平面晶体管结构)的3D NVM装置。3D NVM装置是相当新的技术，并且为了改进其容量、结构完整性和其它性能特性，大量研究和开发不断流入这些装置中。
发明内容
本公开在其最宽方面涉及一种改进的三维(3D)非易失性存储器(NVM)装置及其制造方法。本发明的3D非易失性存储器装置表现出改进的性能特性。具体地，该方法减小了3DNVM装置的晶体管的多晶硅场氧化物高度(PFH)的变化。
根据本公开的一方面，提供了一种制造3D NVM装置的方法。该方法包括在半导体基板上交替地形成绝缘层和导电栅极以形成层叠结构。可穿过层叠结构形成接触孔。可在接触孔的表面上形成沟道层。可利用间隙填充绝缘层填充接触孔。可将间隙填充绝缘层蚀刻目标深度以限定初步结区域。可蚀刻沟道层直至沟道层的表面可与栅极当中的最上栅极的表面对应。可将防扩散离子注入到沟道层中。可在初步结区域中形成具有杂质的封盖层。
在本发明的公开的实施方式中，可在接触孔的表面上形成沟道层。可利用间隙填充绝缘层填充接触孔。在间隙填充绝缘层的厚度可达到目标深度以限定初步结区域之前，可蚀刻间隙填充绝缘层。可将杂质注入到围绕栅极当中的最上栅极的边缘的沟道层中以形成结延伸区域。可在初步结区域中形成具有杂质的封盖层。
附图说明
本发明的公开的主题的以上和其它方面、特征和优点将从以下结合附图进行的详细描述更清楚地理解，附图中：
图1是示出根据本发明的实施方式的3D NVM装置的单元阵列的电路图；
图2是示出根据本发明的实施方式的3D NVM装置的单元阵列的立体图；
图3A至图3H是示出根据本发明的实施方式的3D NVM装置的制造方法的立体图；
图4A至图4H是示出根据本发明的实施方式的3D NVM装置的制造方法的横截面图；
图5是示出根据碳离子注入的扩散深度的曲线图；以及
图6A和图6B是示出根据示例实施方式的三维非易失性存储器装置的制造方法的横截面图。
具体实施方式
将参照附图更详细地描述本发明的各种实施方式。附图是各种实施方式(以及中间结构)的示意性例示。因此，可预期例如由制造技术和/或容差导致的例示的配置和形成的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定配置和形状，而是可包括不脱离所附权利要求中限定的本发明的精神和范围的配置和形状的偏差。
本文中参照本发明的理想化实施方式的横截面和/或平面例示描述本发明。然而，本发明的实施方式不应被解释为限制本发明的构思。尽管将示出和描述本发明的一些实施方式，但本领域普通技术人员将理解，在不脱离本发明的原理和精神的情况下，可在这些实施方式中进行改变。
还应该注意，在不脱离本发明的精神和范围的情况下，本领域普通技术人员可以想到许多其它实施方式，其中，结合所描述的实施方式中的一个描述的特征可与所描述的另一实施方式的一个或更多个特征一起采用。
还应该注意，在描述本发明时，省略了熟知细节以避免模糊本发明的本质的描述。
图1是示出根据本发明的实施方式的3D NVM装置的单元阵列的电路图。单元阵列通常由标号10指代。
现在参照图1，单元阵列10可包括多条公共源极线CSL0至CSL2、字线WL0至WL3、源极选择线SSL0至SSL2、漏极选择线DSL0至DSL2和位线BL0至BL2。公共源极线CSL0至CSL2可彼此平行。公共源极线CSL0至CSL2、字线WL0至WL3、源极选择线SSL0至SSL2和漏极选择线DSL0至DSL2可在第二方向y上延伸。第一方向和第二方向可彼此垂直或基本上垂直。然而，本发明不限于这种方式，第一方向和第二方向可按照不同的角度交叉。位线BL0至BL2可彼此平行并且在第一方向上延伸。公共源极线CSL0至CSL2和位线BL0至BL2可在彼此相交的方向上延伸。
3D NVM装置的单元阵列10可包括多个单元串CSTR。单元串CSTR可连接在公共源极线CSL0至CSL2与位线BL0至BL2的对应交点之间。各个单元串可在第三方向z上延伸。第三方向z可与第一方向x和第二方向y的平面垂直或基本上垂直。然而，本发明可不限于这种方式，在其它实施方式中，第三方向可按照不同的角度与第一方向和第二方向的平面交叉。
连接到位线BL0至BL2中的一个的单元串CSTR可连接到多条公共源极线CSL0至CSL2。连接到公共源极线CSL0至CSL2中的一个的单元串CSTR可连接到多条位线BL0至BL2。公共源极线CSL0至CSL2可接收相同的电压或不同的电压。
各个单元串CSTR可包括与公共源极线CSL0至CSL2中的一个连接的源极选择晶体管SST、与位线BL0至BL2中的一个连接的漏极选择晶体管DST以及串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元晶体管MCT。
连接到公共源极线CSL0至CSL2中的一个和位线BL0至BL2中的一个的源极选择晶体管SST、存储器单元晶体管MCT和漏极选择晶体管DST可彼此串联连接。
源极选择晶体管SST可包括与公共源极线CSL0至CSL2中的对应一条连接的源极、与源极选择线SSL连接的栅极以及与存储器单元晶体管MCT连接的漏极。各个存储器单元晶体管MCT可通过字线WL0至WL3中的对应一条选择。在所示的实施方式中，作为示例，字线WL0至WL3被示出为在与第一方向x(位线BL0至BL2的延伸方向)垂直或基本上垂直的第二方向y上延伸。然而，本发明可不限于这种方式。漏极选择晶体管DST可包括与存储器单元晶体管MCT连接的源极、与漏极选择线DSL0至DSL2中的对应一条连接的栅极以及连接到位线BL0至BL2中的对应一条的漏极。各个存储器单元晶体管MCT可包括数据存储元件。
图2是示出根据本发明的实施方式的3D NVM装置的单元阵列的立体图。
参照图2，公共源极线CSL0至CSL2可包括半导体基板100中的导电层或结区域。位线BL0至BL2可形成在与半导体基板100垂直间隔开的位置处。位线BL0至BL2可包括导电图案。单元串CSTR可连接在公共源极线CSL0至CSL2和位线BL0至BL2之间。单元串CSTR可具有沟道柱PL的形式。
各个沟道柱PL可由层叠物S围绕。层叠物S可包括层叠在源极线CSL0至CSL2和位线BL0至BL2之间的源极选择线SSL、字线WL0至WL3和漏极选择线DSL。插置在源极选择线SSL和字线之间、字线WL0至WL3之间以及字线W3和漏极选择线DSL之间的间隙对应于绝缘材料层。源极选择线SSL和漏极选择线DSL可各自为单层或多层。
各个层叠物S可包括从半导体基板100的表面延伸到对应位线BL0至BL2的多个沟道柱PL。各个沟道柱PL可在第三方向上延伸并且形成在穿过源极选择线SSL、字线WL0至WL3和漏极选择线DSL的孔中。各个沟道柱PL可包括存储器层M、沟道层C、间隙填充绝缘层B和封盖层D。可通过首先形成穿透层叠物的孔，然后在孔的侧壁和孔的底表面上形成沟道层C和存储器层M来形成沟道柱PL。间隙填充绝缘层B可填充孔内部的剩余间隙。可在间隙填充绝缘层B的顶部形成封盖层D以填充留在间隙填充绝缘层B的顶部和对应位线之间的孔部分。间隙填充绝缘层B的顶部可高于漏极选择线的顶部。封盖层D可用作图1中的漏极选择晶体管DST的结区域。存储器层M可包括电荷存储层。例如，存储器层M可包括具有陷阱绝缘层、浮置栅电极或导电纳米点的绝缘层。存储器层M中的数据可通过由沟道柱PL与字线WL0至WL3之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿来改变。另选地，存储器层M可使用其它操作原理来存储信息。例如，存储器层M可包括相变层或可变电阻层。尽管附图中未描绘，栅极绝缘层可形成在存储器层M上。
当可变电压施加到源极选择线SSL、字线WL0至WL3和漏极选择线DSL时，可在沟道柱PL的存储器层M中形成电荷传输路径(即，沟道)，以使得存储器层M可作为MOSFET或MOS电容器被驱动。
此外，尽管附图中未描绘，用于选择单元串CSTR的外围电路可布置在半导体基板100和单元串CSTR之间。
图3A至图3H是示出根据本发明的实施方式的3D NVM装置的制造方法的立体图，图4A至图4H是示出根据本发明的实施方式的3D NVM装置的制造方法的横截面图。图4A至图4H对应于图3A至图3H。
参照图3A和图4A，可在半导体基板100上交替地形成多个第一层110和多个第二层115以形成层叠结构S。第二层115可包括具有与第一层110的材料不同的蚀刻选择性的材料。例如，在实施方式中，第一层110可包括氧化硅层，第二层115可包括氮化硅层。第二层115可用作限定多个对应栅极区域的牺牲层。层叠物S中的第二层115的数量可对应于图1和图2中的单元串CSTR中的晶体管的数量。层叠结构S的第一层110可各自具有第一厚度。层叠结构S的第二层115可各自具有第二厚度。第一厚度和第二厚度可相等或不同。在所示实施方式中，作为示例，第一厚度可大于第二厚度。
可在层叠结构S上形成硬掩模层HM。硬掩模层HM可包括第一层120和第二层125。第一层120可由第一合适绝缘体材料制成，并且可以是例如氧化硅层。第二层125可由第二合适绝缘体材料制成，并且可以是例如氮化硅层。
可在层叠结构S上形成硬掩模层HM。硬掩模层HM可包括第一层120和第二层125。第一层120可由第一合适绝缘体材料制成，并且可以是例如氧化硅层。第二层125可由第二合适绝缘体材料制成，并且可以是例如氮化硅层。诸如行解码器电路和列解码器电路的外围电路(未示出)可布置在半导体基板100和层叠结构S之间。
参照图3B和图4B，可在硬掩模层上形成光刻胶图案(未示出)。可使用光刻胶图案对硬掩模层进行构图以形成硬掩模图案HM。可使用硬掩模图案HM作为蚀刻掩模来蚀刻层叠结构S，以形成穿过层叠结构S的接触孔H。接触孔H可在第三方向z上穿过层叠结构S延伸。接触孔H可沿着x方向和y方向按照任何合适的图案间隔开布置。例如，孔H可沿着第一方向x和第二方向y按照锯齿形图案布置。
参照图3C和图4C，可在硬掩模图案HM的上表面上并且适形地在各个接触孔H的底壁和侧壁的内表面上方形成存储器层130。在实施方式中，存储器层130可包括电荷阻挡层130a、数据存储层130b和隧道绝缘层130c中的至少一个。数据存储层130b可包括硅层、氮化硅层、相变层、铁电层、纳米点等。
可沿着存储器层130形成沟道层135。例如，沟道层135可包括本征多晶硅层或掺杂有杂质的多晶硅层。存储器层130和沟道层135可依次形成，其中首先形成存储器层130以覆盖硬掩模层HM的上表面和各个接触孔H的内表面，其次形成沟道层135以覆盖存储器层130。可使用原子层沉积工艺来形成存储器层130和沟道层135，然而，本发明可不限于这种方式。
在实施方式中，可在各个接触孔H中形成存储器层130和沟道层135。另选地，存储器层130和沟道层135可形成在相邻接触孔H中并且可通过半导体基板100中的掩埋孔彼此连接。
参照图3D和图4D，可在沟道层135的表面上形成间隙填充绝缘层140以填充各个接触孔H的剩余间隙(空的空间)。在实施方式中，可通过自旋沉积工艺来形成间隙填充绝缘层140。例如，间隙填充绝缘层140可包括任何合适的可流动旋涂介电材料，该可流动旋涂介电材料具有足够有效的间隙填充特性以防止在接触孔H内部形成空隙。SOD材料可包括多种合适溶剂中的任一种。SOD材料和/或沟道层135可被加热以改进可流动SOD材料的流动性，然而，本发明不限于这种方式。在实施方式中，可使用具有足够有效的间隙填充特性的PSZ-SOD(基于全氢聚硅氮烷的无机旋涂电介质)来形成间隙填充绝缘层140。间隙填充绝缘层140可形成为具有足够的厚度以用于掩埋接触孔H。在沉积SOD材料之后，可跟随固化或烘烤步骤以去除任何剩余溶剂并使绝缘层140固化。然后可将间隙填充绝缘层140、沟道层135和存储器层130平坦化以暴露硬掩模层HM的表面。例如，可使用CMP(化学/机械平坦化)工艺。
然后可选择性地去除第二层115以限定多个对应栅极区域。例如，可通过湿法蚀刻工艺去除第二层115。
可在栅极区域中形成导电层以形成多个对应栅极(本文中也称为栅极线)150s、150和150d。栅极150s可对应于下源极选择晶体管的栅极。栅极150可对应于存储器单元晶体管的栅极。栅极150d可对应于漏极选择晶体管的最上栅极。导电层可包括掺杂有杂质的多晶硅层。
在实施方式中，源极选择晶体管的栅极150s和漏极选择晶体管的栅极150d可以是单个栅极。另选地，源极选择晶体管的栅极150s和漏极选择晶体管的栅极150d可以是多个栅极。在本实施方式中，当漏极选择晶体管的栅极150可以是多个栅极时，漏极选择晶体管的栅极可对应于最上栅极150d。
如图3E和图4E所示，可部分地去除间隙填充绝缘层140以限定漏极选择晶体管的初步结区域(例如，漏极)。
为了限定漏极选择晶体管的初步结区域，间隙填充绝缘层140的精确蚀刻是高度可取的，以用于改进所形成的晶体管的电特性。
例如，当间隙填充绝缘层140被蚀刻小于目标厚度时，漏极选择晶体管的漏极可不与漏极选择晶体管中的栅极150d的边缘交叠，从而可能无法生成漏极选择晶体管的沟道。
相比之下，当间隙填充绝缘层140被蚀刻超过目标厚度时，漏极选择晶体管的栅极可具有足够窄的宽度，从而漏极选择晶体管的漏极可能具有太窄的宽度并且可能导致穿通。
本发明通过精确地蚀刻间隙填充绝缘层140来解决这些问题。具体地，间隙填充绝缘层140的蚀刻的深度被预定以将漏极选择晶体管中的结区域的界面定位在最上栅极的上边缘处。
因此，为了形成漏极选择晶体管的正常沟道，用于限定结区域的结界面的间隙填充绝缘层140的蚀刻工艺是重要的。
可根据封盖层中的杂质的扩散深度来设定目标厚度。例如，封盖层可包括导电杂质。封盖层中的导电杂质可在随后的热处理中扩散到沟道层135的相邻区域中。因此，漏极选择晶体管的结区域(漏极)可包括沟道层135的已在激活导电杂质的热处理期间从封盖层扩散导电杂质的部分。结果，漏极选择晶体管的结区域的结界面可生成在沟道层135中。由于目标厚度和结界面之间的距离可对应于扩散深度，所以可根据扩散深度来设定目标厚度。
如图3E和图4E所示，为了精确地控制间隙填充绝缘层140的蚀刻的深度，在蚀刻间隙填充绝缘层140之前，可将损伤离子注入到间隙填充绝缘层140中以在间隙填充绝缘层140内生成人为损伤。损伤离子可被注入直至间隙填充绝缘层140的第一蚀刻目标位置t1。
注入有损伤离子的间隙填充绝缘层140可具有与没有损伤离子的间隙填充绝缘层140不同的蚀刻选择性。损伤离子可包括诸如氩离子的惰性离子。然而，可使用适合于改变间隙填充绝缘层140的蚀刻性质的任何离子。
参照图3F和图4F，已掺杂有损伤离子的间隙填充绝缘层140a已被选择性地去除直至达到蚀刻目标深度t1。沟道层135然后也可被选择性地去除，直至沟道层135的暴露的表面可与漏极选择晶体管中的栅极150d的顶表面对应以形成初步结区域J。可通过倾斜蚀刻工艺来去除沟道层135以使得剩余间隙填充绝缘层140的顶表面处于比沟道层135的顶表面更高的水平高度处。
例如，当沟道层135可包括本征多晶硅层时，导电离子可被注入到沟道层135中以给予沟道层135导电性。当漏极选择晶体管、存储器晶体管和源极选择晶体管可包括NMOS晶体管时，用于形成沟道的离子可包括具有与一般NMOS晶体管基本上相似的沟道浓度范围的硼。
参照图3G和图4G，可将防扩散离子注入到沟道层135中。防扩散离子可包括碳离子。沟道层135中的防扩散离子可防止其它层中的杂质扩散到沟道层135中。当碳离子被注入到特定层中时，该特定层中的碳可具有团簇形状或取代碳形状。例如，当浓度为约2E15/cm2至约2.5E15/cm2的碳离子被注入到沟道层135中时，沟道层135可处于非晶态，并且碳离子可用作间隙俘获材料以抑制杂质扩散到沟道层135中。
参照图3H和图4H，可在间隙填充绝缘层140上形成多晶硅层以填充初步结区域J。可将多晶硅层平坦化直至硬掩模图案HM可暴露以形成封盖层145。另外，为了将封盖层145作为结区域(例如，漏极选择晶体管的漏极)操作，导电离子可被注入到封盖层145中。当漏极选择晶体管可包括NMOS晶体管时，导电离子可包括诸如P(磷)离子或As(砷)离子的N型杂质。
为了激活封盖层145中的N型杂质，可对封盖层145进行热处理。通常，在现有工艺中，N型杂质通常可在热处理工艺期间扩散到沟道层135中。然而，根据所描述的本发明的实施方式，由于注入到沟道层135中的防扩散离子，N型杂质在热处理工艺期间无法扩散到沟道层135内部。因此，在热处理步骤期间漏极选择晶体管的结界面不改变，因此可确保界面更精确地定位在预定的期望深度处。这进而减小了漏极选择转变的PFH的变化并改进其可靠性和性能特性。另外，由于更精确的定位，可进一步减小栅极的厚度而不会损害漏极选择晶体管的可靠性和性能特性。例如，在本发明的非限制实施方式中，可将漏极选择晶体管的PFH适当控制在
Figure BDA0002227998930000081
的水平。可通过热处理工艺使沟道层135结晶。
图5是示出根据碳离子注入的扩散深度的曲线图。在图5中，X轴可表示扩散深度，Y轴可表示封盖层145中的杂质浓度。线○可指示当碳离子不被注入到沟道层135中时的扩散深度，线△可指示当具有约1E15/cm2的浓度的碳离子可注入到沟道层135中时的扩散深度，线□可指示当具有约2E15/cm2的浓度的碳离子可注入到沟道层135中时的扩散深度。
参照图5，可注意到，与碳离子注入到沟道层135中时或者具有约1E15/cm2的浓度的碳离子注入到沟道层135中时的扩散深度相比，具有约2E15/cm2的浓度的碳离子注入到沟道层135中时的扩散深度可显著减小。
根据示例实施方式，防扩散离子可被注入到沟道层135中以防止离子从封盖层145扩散。因此，可精确地控制漏极选择晶体管的结界面。更具体地，根据本发明，可这样精确地控制漏极选择晶体管的结界面：首先控制间隙填充绝缘层140的精确蚀刻直至期望的预定蚀刻目标位置t1，其考虑稍后要添加到多晶硅材料中以创建漏极选择晶体管的漏极(或源极)的导电杂质的扩散深度。此外，通过利用防扩散离子(例如，碳离子)处理剩余沟道层135的表面，确保了导电杂质不扩散到沟道层的被设定成为漏极选择晶体管的沟道的部分中。这样结界面可被精确地以可靠、可重复的方式定位在与漏极栅极的顶表面相同的水平高度或基本上相同的水平高度处，因此减小现有工艺中固有的结构变化。例如，可比现有工艺更可靠和精确地控制漏极选择晶体管的PFH，这进而允许制造工艺的产率显著改进(制造期间的故障装置更少)并且改进晶体管和3D NVM装置的性能特性。
图6A和图6B是示出根据本发明的实施方式的3D NVM装置的制造方法的横截面图。
可执行与参照图4A至图4D示出的工艺基本上相同的工艺。
参照图6A，可蚀刻接触孔H中的间隙填充绝缘层140直至间隙填充绝缘层140的厚度可达到第二目标深度t2以形成初步结区域J1。第二目标深度t2可具有小于第一目标深度t1的深度。因此，此示例实施方式的初步结区域J1可具有小于图4F中的初步结区域J的深度。此外，漏极选择晶体管中的栅极150d的表面与第二目标深度t2之间的距离“a”可大于稍后形成的封盖层的杂质扩散距离“b”。由于漏极选择晶体管中的栅极150d的表面与第二目标深度t2之间的距离“a”可大于封盖层的杂质扩散距离“b”，所以可通过一般蚀刻工艺来去除间隙填充绝缘层140。
在部分地去除间隙填充绝缘层140之后，可将P型杂质注入到暴露的沟道层135中以向沟道层135提供p型导电性。P型杂质(例如，磷杂质)可被添加以具有与一般NMOS晶体管中的沟道杂质基本上相似的浓度。
然后，可将N型杂质注入到与漏极选择晶体管的栅极150d的上部对应的沟道层135中以限定结延伸区域。可通过倾斜离子注入工艺将N型杂质注入到沟道层135中。例如，用于结延伸区域的N型杂质可与封盖层中的杂质基本上相同。此外，用于结延伸区域的N型杂质可具有与封盖层中的杂质基本上相同的浓度。此外，用于结延伸区域的N型杂质的离子注入范围可考虑用于结延伸区域的N型杂质的扩散距离在封盖层的界面与漏极选择晶体管的栅极150d之间分布。
可根据在随后的热处理工艺中N型杂质的扩散距离来设定用于结延伸区域的N型杂质的目标突出深度。例如，可控制N型杂质结延伸区域的目标突出深度以使通过热处理工艺形成的结区域的结界面与漏极选择晶体管中的栅极150d的上表面匹配。标号135a指示被注入有用于结延伸区域的N型杂质的区域。
在一些情况下，可另外将作为防扩散离子的碳离子注入到用于形成结延伸区域的杂质区域135a下方的沟道层135中(参见图4G)。
参照图6B，可利用多晶硅层填充初步结区域J1。可将多晶硅层平坦化直至硬掩模图案HM可暴露以在初步结区域J1中形成封盖层145。为了将封盖层145作为结区域操作，封盖层145可被注入以包括具有高浓度的N型杂质。
可对封盖层145进行热处理以激活封盖层145中的N型杂质。封盖层14中的一些N型杂质可在热处理工艺期间扩散到沟道层135以及封盖层145中。因此，漏极选择晶体管的结区域(漏极)可从封盖层145延伸到沟道层135的与封盖层145相邻的部分。
在热处理工艺期间，用于在沟道层135中形成结延伸区域的N型杂质也可被激活。因此，结延伸区域135b可形成在封盖层145和沟道层135的与漏极选择晶体管的栅极150d的上表面对应的部分之间。
根据示例实施方式，与漏极选择晶体管的结区域连接的结延伸区域可形成在沟道层中。因此，间隙填充绝缘层的蚀刻工艺可简化。此外，还可防止漏极选择晶体管的沟道生成错误。
本发明的上述实施方式旨在示出而非限制本发明。各种另选方式和等同方式是可能的。本发明不限于本文所描述的实施方式。本发明也不限于任何特定类型的半导体装置。其它添加、减少或修改鉴于本发明的公开是显而易见的，并且旨在落在所附权利要求的范围内。
相关申请的交叉引用
本申请要求2018年12月17日提交的韩国申请号10-2018-0163126的优先权，其整体通过引用并入本文。

Claims (25)

1.一种制造非易失性存储器装置的方法，该方法包括以下步骤：
形成绝缘层和导电栅极交替地层叠一次或更多次的层叠结构；
穿过所述层叠结构形成接触孔；
在所述接触孔的内表面上形成沟道层；
利用间隙填充绝缘层填充所述接触孔；
将所述间隙填充绝缘层蚀刻目标深度以形成初步结区域；
蚀刻所述沟道层的一部分，以向所述沟道层提供与所述栅极当中的最上栅极的顶表面对应的基本上共面的顶表面；
将防扩散离子注入到所述沟道层的所选部分中；以及
在所述初步结区域中形成具有导电杂质的封盖层以形成结区域。
2.根据权利要求1所述的方法，其中，所述防扩散离子包括碳离子。
3.根据权利要求2所述的方法，其中，所述碳离子具有约2E15/cm2至约2.5E15/cm2的浓度。
4.根据权利要求1所述的方法，其中，形成所述层叠结构的步骤包括以下步骤：
在半导体基板上交替地形成多个绝缘层以及具有与所述绝缘层的蚀刻选择性不同的蚀刻选择性的多个牺牲层；
选择性地去除所述牺牲层以形成相应空间；
在所述相应空间中形成多个导电层以形成对应导电栅极。
5.根据权利要求1所述的方法，该方法还包括以下步骤：在形成所述沟道层之前在所述接触孔的所述内表面上形成存储器层，并且在所述存储器层上形成所述沟道层。
6.根据权利要求1所述的方法，其中，形成所述初步结区域的步骤包括以下步骤：
将损伤离子注入到所述间隙填充绝缘层的顶部中直至所述间隙填充绝缘层内部等于预定目标深度的深度；以及
选择性地去除所述间隙填充绝缘层的已注入有所述损伤离子的所述顶部。
7.根据权利要求1所述的方法，其中，通过倾斜蚀刻工艺蚀刻沟道层的一部分。
8.根据权利要求1所述的方法，该方法还包括以下步骤：在蚀刻所述沟道层的步骤和注入所述防扩散离子的步骤之间将导电离子注入到所述沟道层中以将导电性给予所述沟道层。
9.根据权利要求1所述的方法，其中，形成所述封盖层的步骤包括以下步骤：
在所述初步结区域中形成具有导电杂质的多晶硅层；以及
将具有所述导电杂质的所述多晶硅层平坦化。
10.根据权利要求9所述的方法，该方法还包括以下步骤：对所述封盖层进行热处理以激活所述导电杂质。
11.根据权利要求10所述的方法，其中，根据所述封盖层中的所述导电杂质的扩散距离来设定所述目标深度。
12.一种制造非易失性存储器装置的方法，该方法包括以下步骤：
形成绝缘层和导电栅极交替地层叠一次或更多次的层叠结构；
穿过所述层叠结构形成接触孔；
在所述接触孔的内表面上形成沟道层；
利用间隙填充绝缘层填充所述接触孔；
将所述间隙填充绝缘层蚀刻至比目标深度浅的深度以限定初步结区域；
将杂质注入到所述沟道层的一部分中以形成具有与所述导电栅极当中的最上栅极的顶表面基本上共面的底表面的结延伸区域；以及
在所述初步结区域中形成具有导电杂质的封盖层。
13.根据权利要求12所述的方法，其中，根据所述封盖层中的所述导电杂质的扩散距离来设定所述目标深度。
14.根据权利要求13所述的方法，其中，用于形成所述结延伸区域的杂质被注入到所述封盖层和所述最上栅极之间的所述沟道层中。
15.根据权利要求12所述的方法，其中，用于形成所述结延伸区域的杂质使用倾斜注入工艺被注入到所述沟道层中。
16.根据权利要求12所述的方法，该方法还包括以下步骤：在限定所述初步结区域的步骤和形成所述结延伸区域的步骤之间将沟道掺杂离子注入到所述沟道层中以将导电性给予所述沟道层。
17.根据权利要求12所述的方法，其中，形成所述封盖层的步骤包括以下步骤：
在所述初步结区域中形成具有导电杂质的多晶硅层；以及
将具有所述导电杂质的所述多晶硅层平坦化。
18.根据权利要求12所述的方法，该方法还包括以下步骤：对所述封盖层进行热处理以激活所述导电杂质。
19.根据权利要求12所述的方法，该方法还包括以下步骤：将防扩散离子注入到与所述沟道层的已注入用于形成结区域的杂质的部分相邻的、所述沟道层的部分中。
20.一种半导体存储器装置，所述半导体存储器装置在相应单元串中具有多个漏极选择晶体管，多个所述漏极选择晶体管之间基本上没有PFH变化，所述半导体存储器装置包括：
交替的多个绝缘层和多个栅极的层叠物；
按照间隔开的布置方式穿透所述层叠物的多个孔；
适形地形成在所述多个孔中的每一个孔的内表面内部的存储器层；
适形地形成在多个所述存储器层中的每一个存储器层上的沟道层；
多个最上漏极选择晶体管，各个最上漏极选择晶体管包括相应栅极、形成在沿交替的所述多个绝缘层和所述多个栅极的层叠方向与所述相应栅极共存的相应沟道层中的相应沟道区域、以及在作为相应沟道层中的最上结区域的所述相应沟道区域上方形成在所述相应沟道层中的相应漏极区域，
其中，所述多个漏极选择晶体管具有基本上相同的相应PFH。
21.根据权利要求21所述的半导体存储器装置，其中，所述相应漏极区域具有与所述层叠物的所述栅极当中的最上栅极的顶表面基本上共面的底表面。
22.根据权利要求21所述的方法，其中，所述防扩散离子包括碳离子。
23.根据权利要求22所述的方法，其中，所述碳离子具有约2E15/cm2至约2.5E15/cm2的浓度。
24.根据权利要求23所述的方法，其中，通过倾斜蚀刻工艺来蚀刻所述沟道层以形成围绕所述间隙填充绝缘层的剩余部分的最上部的侧壁的延伸初步结区域，并且
其中，在所述倾斜蚀刻工艺完成之后所述沟道层的顶表面与所述最上栅极的顶表面基本上共面。
25.根据权利要求20所述的方法，该方法还包括：在蚀刻所述沟道层和注入所述防扩散离子之间将导电离子注入到所述沟道层中以将导电性给予所述沟道层，以形成沟道区域。
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