KR20200074573A - 3차원 비휘발성 메모리 장치의 제조방법 - Google Patents

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Abstract

3차원 비휘발성 메모리 장치의 제조방법에 관한 기술이다. 본 발명의 실시예에 따르면, 반도체 기판 상부에 절연막 및 도전 게이트를 복수 회 교대로 적층하여, 적층 구조물을 형성하는 단계, 상기 적층 구조물내에, 상기 적층 구조물을 관통하는 콘택홀을 형성하는 단계, 상기 콘택홀의 표면을 따라 채널막을 형성하는 단계, 상기 콘택홀이 매립되도록 갭필 절연막을 형성하는 단계, 상기 갭필 절연막을 타겟 두께만큼 식각하여, 접합 예정 영역을 한정하는 단계, 상기 채널막의 표면이 최상부 도전 게이트의 표면에 대응되도록, 상기 채널막을 소정 두께만큼 식각하는 단계, 상기 채널막에 확산 방지 이온을 주입하는 단계, 및 상기 접합 예정 영역내에 불순물을 포함하는 캡핑층을 형성한다.

Description

3차원 비휘발성 메모리 장치의 제조방법{Method of Manufacturing 3-Dimensional Non-Volatile Memory Device}
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 보다 구체적으로는, 전기적 특성을 개선할 수 있는 3차원 비휘발성 메모리 장치의 제조방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리가 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 3차원 비휘발성 메모리 장치가 제안되고 있다.
본 발명의 실시예들은 전기적 특성을 개선할 수 있는 3차원 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 절연막 및 도전 게이트를 복수 회 교대로 적층하여, 적층 구조물을 형성한다. 상기 적층 구조물내에, 상기 적층 구조물을 관통하는 콘택홀을 형성한다. 상기 콘택홀의 표면을 따라 채널막을 형성한다음, 상기 콘택홀이 매립되도록 갭필 절연막을 형성한다. 상기 갭필 절연막을 타겟 두께만큼 식각하여, 접합 예정 영역을 한정한다. 상기 채널막의 표면이 최상부 도전 게이트의 표면에 대응되도록, 상기 채널막을 소정 두께만큼 식각한다. 상기 채널막에 확산 방지 이온을 주입한다음, 상기 접합 예정 영역내에 불순물을 포함하는 캡핑층을 형성한다.
또한, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조방법은 다음과 같다. 먼저, 반도체 기판 상부에 절연막 및 도전 게이트를 복수 회 교대로 적층하여, 적층 구조물을 형성한다. 상기 적층 구조물내에, 상기 적층 구조물을 관통하는 콘택홀을 형성한다. 상기 콘택홀의 표면을 따라 채널막을 형성한다. 상기 콘택홀이 매립되도록 갭필 절연막을 형성하고, 상기 갭필 절연막을 타겟 두께 보다 얕은 두께로 식각하여, 접합 예정 영역을 한정한다. 상기 도전 게이트들 중 최상부 도전 게이트의 에지 주변에 대응되는 상기 채널막에 접합 영역용 불순물을 주입하여, 접합 연장 영역을 형성한다. 상기 접합 예정 영역내에 불순물을 포함하는 캡핑층을 형성한다.
본 실시예에 따르면, 채널막의 소정 부분에 확산 방지 이온을 주입함으로써, 드레인 선택 트랜지스터의 접합 계면의 변동이 방지되어, 드레인 선택 트랜지스터의 신뢰성을 확보할 수 있다.
또한, 드레인 선택 트랜지스터의 접합 영역과 연결되는 접합 연장 영역을 채널막에 형성하므로써, 갭필 절연막의 식각 과정을 단순화할 수 있고, 드레인 선택 트랜지스터의 채널 발생 오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 나타내는 개략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 사시도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 5는 본 발명의 실시예에 따른 탄소 이온 주입에 따른 확산 깊이를 보여주는 그래프이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 나타내는 개략 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이(10)는 복수의 소스 라인(SL0~SL2) 및 복수의 비트 라인들(BL0~BL2)을 포함할 수 있다. 복수의 소스 라인(SL0~SL2)은 상호 평행하게 연장될 수 있다. 마찬가지로, 복수의 비트 라인(BL0~BL2)도 상호 평행하게 연장될 수 있다. 복수의 소스 라인(SL0~SL2) 및 복수 개의 비트 라인들(BL0~BL2)은 예를 들어, 상호 교차되는 방향으로 연장될 수 있다.
3차원 비휘발성 메모리 장치의 셀 어레이(10)는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 복수의 셀 스트링(CSTR)은 복수의 소스 라인(SL0~SL2)과 복수의 비트 라인들(BL0~BL2)의 교차부에 각각 연결될 수 있다.
하나의 비트 라인(BL0~BL2)과 연결된 복수의 셀 스트링들(CSTR)은 서로 다른 소스 라인(SL0~SL2)과 연결될 수 있다. 하나의 소스 라인(SL0~SL2)과 연결된 복수의 셀 스트링들(CSTR)은 서로 다른 비트 라인(BL0~BL2)과 연결될 수 있다. 상기 소스 라인들(SL0~SL2)은 동일한 전압을 제공받거나, 개별의 전압을 인가받을 수 있다.
셀 스트링들(CSTR)은 소스 라인(SL0~SL2)과 연결되는 소스 선택 트랜지스터(SST), 비트 라인(BL0~BL2)과 연결되는 드레인 선택 트랜지스터(DST), 및 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결되는 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
하나의 소스 라인(SL0~SL2) 및 하나의 비트 라인(BL0~BL2)에 연결되는 소스 선택 트랜지스터(SST), 메모리 셀 트랜지스터들(MCT) 및 드레인 선택 트랜지스터(DST)들은 직렬로 연결될 수 있다.
소스 선택 트랜지스터(SST)는 해당 소스 라인(SL0~SL2)과 연결되는 소스, 소스 선택 라인(SSL)과 연결되는 게이트 및 메모리 셀 트랜지스터(MCT)와 연결되는 드레인을 포함할 수 있다. 복수의 메모리 셀 트랜지스터(MCT)들은 워드 라인(WL0~WL3)에 의해 각각 선택될 수 있다. 예를 들어, 워드 라인(WL0-WL3)는 비트 라인(BL0-BL2)과 수직인 방향으로 연장될 수 있다. 드레인 선택 트랜지스터(DST)는 상기 메모리 셀 트랜지스터(MCT)와 연결되는 소스, 드레인 선택 라인(DSL)과 연결되는 게이트 및 해당 비트 라인(BL0~BL2)과 연결되는 드레인을 포함할 수 있다. 여기서, 상기 메모리 셀 트랜지스터(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 2를 참조하면, 소스 라인(SL0~SL1)은 반도체 기판(100) 상에 도전성 박막 혹은 접합 영역의 형태로 형성될 수 있다. 비트 라인(BL0~BL2)은 반도체 기판(100)으로부터 소정 높이만큼 이격된 위치에 형성될 수 있다. 비트 라인들(BL0~BL2)은 예를 들어, 도전 패턴으로 형성될 수 있다. 소스 라인(SL0~SL2)과 비트 라인(BL0~BL4) 사이에 복수개의 셀 스트링들(CSTR)이 연결된다.
셀 스트링들(CSTR) 각각은, 소스 라인(SL0~SL2)과 비트 라인(BL0~BL2) 사이에 배치되는 소스 선택 라인(SSL), 복수의 워드 라인들(WL0~WL3) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 소스 선택 라인(SSL), 복수의 워드라인들(WL0~WL3) 및 드레인 선택 라인(DSL)들은 절연막(도시되지 않음)을 사이에 두고 적층될 수 있다. 경우에 따라, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)은 복수 개로 적층될 수도 있다.
상기 셀 스트링들(CSTR) 각각은 반도체 기판(100) 표면으로부터 비트 라인(BL0~BL4)에 이르는 채널 필라(PL)를 더 포함할 수 있다. 채널 필라(PL)는 소스 선택 라인(SSL), 복수의 워드 라인들(WL0~WL3) 및 드레인 선택 라인(DSL)을 관통하는 홀(도시되지 않음)내에 형성될 수 있다. 채널 필라(PL)는 메모리막(M), 채널막(C), 갭필 절연막(B) 및 캡핑층(D)으로 구성될 수 있다. 갭필 절연막(B)는 상기 홀을 실질적으로 매립하도록 형성된다. 상기 채널막(C) 및 메모리막(M)은 갭필 절연막(B)의 측벽 및 저면을 따라 형성될 수 있다. 상기 캡핑층(D)은 갭필 절연막(B) 상부에 형성되며, 드레인 선택 트랜지스터(DST, 도 1)의 접합 영역의 역할을 한다. 메모리막(M)은 전하저장막일 수 있다. 예를 들어, 메모리막(M)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나일 수 있다. 이러한 메모리막(M)에 저장되는 데이터는 채널 필라(PL)와 워드 라인들(WL0~WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 메모리막(M)은 다른 동작 원리에 기초하여 정보를 저장할 수 도 있다. 예를 들어, 메모리막(M)은 상변화층 혹은 가변 저항층으로 구성될 수 있다. 도면에 자세히 도시되지는 않았지만, 메모리막(M)의 외주에 게이트 절연막이 더 피복될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL0~WL3) 및 드레인 선택 라인(DSL)의 전압 인가에 따라, 채널 필라(PL)의 메모리막(M)에 전하 전달 패스, 즉, 채널이 선택적으로 형성되어, MOSFET 또는 MOS 캐패시터로서 구동될 수 있다.
또한, 도면에 자세히 도시되지는 않았지만, 반도체 기판(100)과 셀 스트링(CSTR) 사이에, 상기 셀 스트링(CSTR)을 선택하기 위한 주변 회로(도시되지 않음)가 구비될 수 있다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 사시도이고, 도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(100) 상부에 제 1 물질막(110) 및 제 2 물질막(115)을 교대로 복수 회 증착하여, 적층 구조물(S)을 형성한다. 제 1 물질막(110)은 실리콘 산화막일 수 있고, 제 2 물질막(115)은 제 1 물질막(110)과 식각 선택비가 상이한 물질, 예컨대, 실리콘 질화막일 수 있다. 상기 제 2 물질막(115)은 게이트가 형성될 공간을 한정하기 위한 희생막으로 이용될 수 있다. 제 2 물질막(115)의 적층 회수는 셀 스트링(도 1의 CSTR)을 구성하는 메모리 셀 트랜지스터의 개수를 고려하여 결정될 수 있다.
적층 구조물(S) 상부에 하드 마스크막(HM)을 형성한다. 하드 마스크막(HM)은 예를 들어, 실리콘 산화막(120) 및 실리콘 질화막(125)의 적층막으로 형성될 수 있다.
또한, 본 도면에서는 생략되었지만, 반도체 기판(100)과 적층 구조물(S) 사이에, 주변 회로, 예컨대, 로우 디코더 회로 및 컬럼 디코더 회로들이 더 형성될 수 있다.
도 3b 및 도 4b를 참조하면, 하드 마스크막(HM) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴의 형태로, 하드 마스크막(HM)을 패터닝한다. 이어서, 하드 마스크막(HM)의 형태로, 적층 구조물(S)을 식각하여, 적층 구조물(S)을 관통하는 콘택홀(H)을 형성한다.
도 3c 및 도 4c를 참조하면, 하드 마스크막(HM) 상부 및 콘택홀(H) 내벽을 따라, 메모리막(130)을 증착한다. 메모리막(130)은 예를 들어, 터널 절연막(130a), 데이터 저장막(130b) 및 전하 차단막(130c) 중 적어도 하나를 포함할 수 있다. 상기 데이터 저장막(130b)은 예를 들어, 실리콘막, 실리콘 질화막, 상변화 물질막, 강유전 물질막 또는 나노 도트를 포함할 수 있다.
상기 메모리막(130)의 표면을 따라, 채널막(135)을 증착한다. 상기 채널막(135)은 예를 들어, 불순물을 포함하지 않은 진성의 폴리실리콘막이 이용될 수도 있고, 혹은 불순물이 도핑된 폴리실리콘막이 이용될 수도 있다.
본 실시예에서 메모리막(130) 및 채널막(135)은 각각의 콘택홀(H)을 따라 형성되는 예를 설명하고 있지만, 스트링을 구성하는 메모리 트랜지스터의 개수에 따라, 반도체 기판(100)내에 형성되는 매립홀(도시되지 않음)을 통해 이웃하는 콘택홀(H)의 메모리막(130) 및 채널막(135)과 연결될 수도 있다.
도 3d 및 도 4d를 참조하면, 채널막(135) 상부에 콘택홀(H)이 매립되도록 갭필 절연막(140)을 형성한다. 본 실시예의 갭필 절연막(140)은 예를 들어, 공간 매립 특성이 우수한 PSZ-SOD(perhydropolysilazane-based inorganic spin-on dielectric) 물질이 이용될 수 있다. 상기 갭필 절연막(140), 채널막(135) 및 메모리막(130)은 하드 마스크막(HM) 표면이 노출되도록 평탄화될 수 있다. 갭필 절연막(140), 채널막(135) 및 메모리막(130)은 예를 들어, 화학적 기계적 연마 방식으로 평탄화될 수 있다.
갭필 절연막(140)이 상기 콘택홀(H)내에 매립된 상태에서, 제 2 물질막(115) 선택적으로 제거하여, 게이트 영역을 한정한다. 상기 제 2 물질막(115)은 예를 들어, 습식 식각 방식에 의해 선택적으로 제거될 수 있다.
상기 게이트 영역에 도전층을 매립하여, 복수의 게이트(150s, 150, 150d)를 형성한다. 이때, 도면 부호 150s는 게이트들 중 최하부에 위치하는 소스 선택 트랜지스터의 게이트를 지시하고, 도면 부호 150은 메모리 셀 트랜지스터의 게이트들을 지시하고, 도면 부호 150d는 게이트들 중 최상부에 위치하는 드레인 선택 트랜지스터의 게이트를 지시할 수 있다. 또한, 상기 게이트(150s, 150, 150d)를 구성하는 도전층은 예를 들어, 불순물이 도핑된 폴리실리콘막이 이용될 수 있다.
본 실시예에서, 소스 선택 트랜지스터의 게이트(150s) 및 드레인 선택 트랜지스터의 게이트(150d)는 각각 하나씩 구비되었지만, 여기에 제한되지 않고, 않고, 복수 개로 구비될 수 있다.
상기 드레인 선택 트랜지스터의 게이트(150d)가 복수 개로 구성되는 경우, 이하에서 설명되는 드레인 선택 트랜지스터의 게이트는, 복수의 드레인 선택 트랜지스터의 게이트 중 최상부의 게이트로 이해될 것이다.
드레인 선택 트랜지스터의 접합 영역, 예컨대, 드레인을 한정하기 위하여, 갭필 절연막(140)의 소정 부분을 제거하여, 드레인 선택 트랜지스터의 접합 예정 영역을 한정한다.
이때, 상기 드레인 선택 트랜지스터의 접합 예정 영역을 한정하기 위하여, 상기 갭필 절연막(140)은 정교하게 식각되어야 한다.
예를 들어, 갭필 절연막(140)이 타겟 두께 보다 덜 식각되는 경우, 드레인 선택 트랜지스터의 드레인이 드레인 선택 트랜지스터의 게이트(150d)의 에지(edge)와 오버랩되지 않아, 드레인 선택 트랜지스터의 채널이 발생되지 않을 수 있다.
한편, 갭필 절연막(140)의 상기 타겟 두께보다 더 식각되는 경우, 드레인 선택 트랜지스터의 게이트 선폭이 충분히 작기 때문에, 드레인 선택 트랜지스터의 드레인이 드레인 선택 트랜지스터의 소스와 접할 수 있어, 펀치스루(punch through)가 발생될 수 있다.
그러므로, 드레인 선택 트랜지스터의 정상적인 채널 형성을 위하여, 접합 영역의 접합 계면을 한정하는 갭필 절연막(140)의 식각 공정이 중요하다.
여기서, 상기 타겟 두께는 이후 형성될 캡핑층의 불순물 확산 깊이를 고려하여 설정될 수 있다.
예를 들어, 이후 형성될 캡핑층은 도전형 불순물을 포함할 수 있고, 후속의 열처리 시, 상기 도전형 불순물이 인접하는 채널막(135)으로 확산될 수 있다. 이에 따라, 드레인 선택 트랜지스터의 접합 영역(드레인)은 상기 캡핑층은 물론 상기 도전형 불순물이 확산된 채널막(135) 부분을 포함하게 된다. 결과적으로, 상기 드레인 선택 트랜지스터의 접합 영역(드레인)의 접합 계면은 채널막(135)내에 발생되며, 상기 타겟 두께에서 접합 계면 사이의 거리가 실질적인 확산 깊이에 해당되므로, 상기 확산 깊이를 고려하여 상기 타겟 두께를 설정하는 것이다.
본 실시예에서는 갭필 절연막(140)의 식각 깊이를 정밀하게 제어하기 위하여, 도 3e 및 도 4e에 도시된 바와 같이, 갭필 절연막(140)의 식각 전에, 갭필 절연막(140)의 제 1 타겟 두께(t1)까지 인위적인 데미지(damage)가 발생되도록 데미지 이온을 주입한다.
데미지 이온이 주입된 갭필 절연막(140a)은 데미지 이온이 주입되지 않은 갭필 절연막(140)과 다른 식각 선택비를 갖게 된다. 본 실시예의 데미지 이온으로는 예를 들어, Ar 이온과 같은 불활성 이온이 이용될 수 있다. 하지만, 여기에 한정되지 않고, 갭필 절연막(140)의 물성을 가변시킬 수 있는 이온이라면 모두 이용 가능하다.
도 3f 및 도 4f를 참조하면, 데미지 이온 주입이 이루어진 갭필 절연막(140a)을 선택적으로 제거한다. 다음, 노출된 채널막(135)의 표면이 상기 드레인 선택 트랜지스터의 게이트(150d)의 표면과 실질적으로 일치할 수 있도록, 채널막(135)을 선택적으로 식각하여, 접합 예정 영역(J)을 형성한다. 채널막(135)은 예를 들어, 경사 식각 방식으로 진행될 수 있다.
상기 채널막(135)이 진성(intrinsic)의 폴리실리콘막으로 형성되는 경우, 노출된 채널막(135)에 채널 형성용 이온을 주입할 수 있다. 드레인 선택 트랜지스터, 메모리 트랜지스터 및 소스 선택 트랜지스터가 NMOS 트랜지스터인 경우, 상기 채널 형성용 이온은 예를 들어, 보론(B)이 이용될 수 있으며, 일반적인 NMOS 트랜지스터의 채널 농도 범위를 가질 수 있다.
다음, 도 3g 및 도 4g를 참조하면, 채널막(135)의 상부 표면에 확산 방지 이온을 주입한다. 확산 방지 이온으로는 탄소(C) 이온이 이용될 수 있다. 확산 방지 이온이 채널막(135) 내에 주입됨에 따라, 주변의 막으로부터 불순물이 침투됨을 방지할 수 있다. 알려진 바와 같이, 탄소 이온이 특정 막내에 주입되는 경우, 탄소는 상기 특정 막 내부에서 클러스터(cluster) 또는 대체 탄소(substitutional carbon)의 형태로 존재할 수 있다. 예를 들어, 탄소 이온이 2E15/cm2 내지 2.5E15/cm2의 농도로 채널막(135)에 주입되는 경우, 상기 채널막(135)은 비정질 상태가 되고, 상기 탄소 이온은 채널막(135)의 성분간 트랩(interstitial trap) 물질로 작용되여, 외부로부터 확산되는 불순물의 침투를 억제할 수 있다.
도 3h 및 도 4h를 참조하면, 상기 접합 예정 영역(J)이 충진되도록, 갭필 절연막(140) 상부에 폴리실리콘막을 증착한다. 다음, 상기 폴리실리콘막을 하드 마스크막(HM)이 노출되도록 평탄화하여, 캡핑층(145)을 형성한다. 캡핑층(145)이 드레인 선택 트랜지스터의 접합 영역(예컨대, 드레인)으로 동작할 수 있도록, 캡핑층(145)에 도전성 이온을 주입할 수 있다. 예를 들어, 드레인 선택 트랜지스터가 NMOS 트랜지스터인 경우, 상기 도전성 이온은 n형 불순물인 인(P) 또는 비소(As) 이온이 이용될 수 있다.
캡핑층(145)내의 n형 불순물을 활성화시키기 위하여, 캡핑층(145)을 열처리한다. 상기 열처리 공정에 의해, 캡핑층(145)내의 n형 불순물들이 활성화된다. 상기 열처리 공정시, 상기 n형 불순물들이 채널막(135)으로 외방 확산되는 것이 일반적이나, 본 실시예의 채널막(135)은 그 내부에 확산 방지 이온이 주입되어 있기 때문에, 상기와 같은 열처리 공정을 진행하여도, n형의 불순물이 채널막(135)에 확산되지 않는다. 이에 따라, 드레인 선택 트랜지스터의 접합 계면의 변동이 방지되어, 드레인 선택 트랜지스터의 신뢰성을 확보할 수 있다. 한편, 상기 열처리 공정에 의하여, 상기 채널막(135)이 결정화될 수 있다.
도 5는 본 발명의 실시예에 따른 탄소 이온 주입에 따른 확산 깊이를 보여주는 그래프이다. 도 5에서 x축은 확산 깊이(혹은 확산 거리)를 나타내고, y축은 캡핑층(145)의 불순물 농도를 나타낸다.
도 5에서 ○는 탄소 이온 주입을 하지 않은 경우를 나타내고, △는 1E15/cm2 의 농도로 탄소 이온이 주입된 경우를 나타내고, □는 2E15/cm2 의 농도로 탄소 이온이 주입된 경우를 나타낸다.
도 5를 참조하면, 채널막(135)에 2E15/cm2 의 농도로 탄소가 이온 주입되는 경우, 채널막(135)에 탄소 이온을 주입하지 않거나, 혹은 저농도로 탄소를 주입한 경우보다 확산 깊이가 현저히 감소됨을 관찰할 수 있다.
이와 같은 본 실시예에 따르면, 채널막(135)에 확산 방지 이온을 주입하여, 캡핑층(145)으로부터 불순물의 확산을 방지할 수 있다. 이에 따라, 드레인 선택 트랜지스터의 접합 계면을 정확히 제어할 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도이다. 본 실시예는 상기 도 4d에 도시된 단계까지는 동일하므로, 도 4d 이후의 단계에 대해 설명하도록 한다.
도 6a를 참조하면, 콘택홀(H)내에 매립된 갭필 절연막(140)을 제 2 타겟 두께(t2)까지 식각하여, 접합 예정 영역(J1)을 한정한다. 제 2 타겟 두께(t2)는 상기 제 1 타겟 두께(t1) 보다 결과물 표면으로부터 얕은 깊이를 가질 수 있다. 그러므로, 본 실시예의 접합 예정 영역(J1)의 깊이는 도 4f에 도시된 접합 예정 영역(J)의 깊이보다 얕게 형성될 수 있다. 또한, 드레인 선택 트랜지스터의 게이트(150d) 표면으로부터 제 2 타겟 두께(t2)까지의 거리(a)는 이후 형성될 캡핑층의 불순물 확산 거리(b)보다 클 수 있다. 드레인 선택 트랜지스터의 게이트(150d) 표면으로부터 제 2 타겟 두께(t2)까지의 거리(a)가 상기 캡핑층 내부의 불순물 확산 거리 이상으로 설정되었으므로, 갭필 절연막(140)은 일반적인 식각 방식에 의해 제거되어도 무방하다.
상기 갭필 절연막(140)의 일부 두께를 제거한 후, 노출된 채널막(135)에 도전성을 부여하기 위하여 p형의 불순물을 도핑할 수 있다. 상기 p형의 불순물 농도는 예를 들어, 일반적인 NMOS 트랜지스터의 채널 불순물 농도 범위일 수 있다.
드레인 선택 트랜지스터의 게이트(150d)의 상부측에 대응되는 채널막(135)에 접합 연장 영역을 형성하기 위한 n형 불순물을 주입한다. 상기 접합 연장 영역을 형성하기 위한 n형 불순물은 사선 이온 주입 방식을 이용하여 채널막(135)에 주입될 수 있다. 예를 들어, 상기 접합 연장 영역을 형성하기 위한 n형 불순물은 이후 캡핑층내에 포함될 불순물 종류와 동일할 수 있다. 나아가, 상기 접합 연장 영역을 형성하기 위한 n형 불순물의 농도는 이후 캡핑층내에 포함될 불순물의 농도(접합 영역의 농도)와 실질적으로 동일할 수 있다. 또한, 상기 접합 연장 영역용 n형 불순물의 이온 주입 범위는 상기 n형 불순물의 확산 거리를 고려하여, 상기 캡핑층의 경계 부분과 드레인 선택 트랜지스터의 게이트(150d) 사이에 분포될 수 있도록 설정된다.
또한, 상기 접합 예정 영역을 형성하기 위한 n형 불순물의 이온 주입 위치는 후속의 열처리 공정시 n형 불순물의 확산 거리를 고려하여 설정될 수 있다. 예를 들어, 상기 열처리에 의해 형성되는 접합 예정 영역의 접합 계면이 드레인 선택 트랜지스터의 게이트(150d)의 에지 부분과 접할 수 있도록, 상기 n형 불순물의 이온 주입 위치를 조절할 수 있다. 도면 부호 135a는 접합 연장 영역을 형성하기 위해 n형 불순물이 주입된 부분을 지시한다.
경우에 따라, 접합 연장 영역용 불순물 영역(135a)의 하부에 해당하는 채널막(135)에 확산 방지 이온으로서 탄소 이온을 추가로 주입할 수도 있다(도 4g 참조).
도 6b에 도시된 바와 같이, 접합 예정 영역(J1)이 매립되도록 폴리실리콘막을 증착한다. 상기 폴리실리콘막은 하드 마스크막(HM)이 노출될 수 있도록 평탄화되어, 상기 접합 예정 영역(J1)내에 캡핑층(145)을 형성한다. 상기 캡핑층(145)은 접합 영역으로 동작할 수 있도록, 고농도 n형 불순물을 포함할 수 있다.
상기 고농도 n형의 불순물들이 캡핑층(145)내에 활성화될 수 있도록, 캡핑층(145)을 열처리할 수 있다. 상기 열처리 공정 시, 캡핑층(145)내의 고농도 n형 불순물들은 캡핑층(145) 내부는 물론, 인접하는 채널막(135)까지 일부 확산된다. 이에 따라, 드레인 선택 트랜지스터의 접합 영역(드레인)은 캡핑층(145) 및 캡핑층(145)과 인접하는 채널막(135)의 일부분에 걸쳐 형성된다.
상기 열처리 공정시, 채널막(135)내의 접합 연장 영역용 n형 불순물 역시 활성화되어, 캡핑층(145)의 경계부분과 드레인 선택 트랜지스터의 게이트(150d) 사이의 채널막(135) 사이에 접합 연장 영역(135b)이 형성된다.
본 실시예에 따르면, 드레인 선택 트랜지스터의 접합 영역과 연결되는 접합 연장 영역을 채널막에 형성하므로써, 갭필 절연막의 식각 과정을 단순화할 수 있고, 드레인 선택 트랜지스터의 채널 발생 오류를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 110 : 제 1 물질막
115 : 제 2 물질막 130 : 메모리막
135 : 채널막 135b : 접합 연장 영역
140, 140a : 갭필 절연막
145 : 캡핑층 150, 150d, 150s: 게이트

Claims (19)

  1. 반도체 기판 상부에 절연막 및 도전 게이트를 복수 회 교대로 적층하여, 적층 구조물을 형성하는 단계;
    상기 적층 구조물내에, 상기 적층 구조물을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 표면을 따라 채널막을 형성하는 단계;
    상기 콘택홀이 매립되도록 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막을 타겟 두께만큼 식각하여, 접합 예정 영역을 한정하는 단계;
    상기 채널막의 표면이 최상부 도전 게이트의 표면에 대응되도록, 상기 채널막을 소정 두께만큼 식각하는 단계;
    상기 채널막에 확산 방지 이온을 주입하는 단계; 및
    상기 접합 예정 영역내에 불순물을 포함하는 캡핑층을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 확산 방지 이온은 탄소 이온인 비휘발성 메모리 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 탄소 이온은 상기 채널막에 2E15/cm2 내지 2.5E15/cm2 의 농도로 주입하는 비휘발성 메모리 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 적층 구조물을 형성하는 단계는,
    상기 반도체 기판 상부에 상기 절연막과, 상기 절연막과 다른 식각 선택비를 갖는 희생막을 교대로 복수 회 증착하는 단계;
    상기 희생막을 선택적으로 제거하는 단계; 및
    상기 희생막이 제거된 공간에 도전층을 매립하여, 상기 도전 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계와, 상기 채널막을 형성하는 단계 사이에, 상기 콘택홀 표면을 따라 메모리막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 접합 예정 영역을 한정하는 단계는,
    상기 갭필 절연막의 상기 타겟 두께만큼 데미지 이온을 주입하는 단계; 및
    상기 데미지 이온이 주입된 갭필 절연막을 선택적으로 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 채널막을 소정 두께만큼 식각하는 단계는,
    경사 식각 방식을 이용하여 진행하는 비휘발성 메모리 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 채널막을 소정 두께만큼 식각하는 단계와, 상기 확산 방지 이온을 주입하는 단계 사이에,
    상기 채널막에 채널 도핑 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 접합 예정 영역이 충진되도록 불순물을 포함하는 폴리실리콘막을 매립하는 단계; 및
    상기 불순물을 포함하는 폴리실리콘막을 평탄화하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 캡핑층을 형성하는 단계 이후에, 열처리하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 타겟 두께는 상기 캡핑층내의 불순물 확산 거리를 고려하여 설정하는 비휘발성 메모리 장치의 제조방법.
  12. 반도체 기판 상부에 절연막 및 도전 게이트를 복수 회 교대로 적층하여, 적층 구조물을 형성하는 단계;
    상기 적층 구조물내에, 상기 적층 구조물을 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 표면을 따라 채널막을 형성하는 단계;
    상기 콘택홀이 매립되도록 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막을 타겟 두께 보다 얕은 두께로 식각하여, 접합 예정 영역을 한정하는 단계;
    상기 도전 게이트들 중 최상부 도전 게이트의 에지 주변에 대응되는 상기 채널막에 접합 영역용 불순물을 주입하여, 접합 연장 영역을 형성하는 단계; 및
    상기 접합 예정 영역내에 불순물을 포함하는 캡핑층을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 타겟 두께는 상기 캡핑층내의 불순물의 확산 거리를 고려하여 설정하는 비휘발성 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 접합 연장 영역을 형성하기 위한 불순물은 상기 캡핑층과 상기 최상부 도전 게이트용 사이에 주입하는 비휘발성 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 접합 연장 영역을 형성하기 위한 불순물을 경사 이온 주입 방식에 의해 상기 채널막에 주입하는 비휘발성 메모리 장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 접합 예정 영역을 한정하는 단계와, 상기 접합 연장 영역을 형성하는 단계 사이에,
    상기 채널막에 채널 도핑 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 접합 예정 영역이 충진되도록 불순물을 포함하는 폴리실리콘막을 매립하는 단계; 및
    상기 불순물을 포함하는 폴리실리콘막을 평탄화하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  18. 제 12 항에 있어서,
    상기 캡핑층을 형성하는 단계 이후에, 열처리하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
  19. 제 12 항에 있어서,
    상기 접합 연장 영역을 형성하기 접합 영역용 불순물을 주입하는 단계 이후,
    상기 접합 영역용 불순물이 주입된 채널막과 인접하여 상기 확산 방지 이온을 주입하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조방법.
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