CN111146204B - 三维非易失性存储器装置及其制造方法 - Google Patents

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Abstract

三维非易失性存储器装置及其制造方法。在制造非易失性存储器装置的方法中，可以在半导体基板上形成堆叠结构。可以对堆叠结构进行蚀刻以形成穿过堆叠结构的接触孔。可以利用间隙填充绝缘层来填充接触孔。可以将离子注入到间隙填充绝缘层的目标位置中。可以选择性地去除间隙填充绝缘层以限定初步结区。可以在初步结区中形成结区。

Description

三维非易失性存储器装置及其制造方法
技术领域
本发明的各种实施方式总体上涉及非易失性存储器装置及其制造方法。更具体地，各种实施方式涉及具有改进的性能特征的三维非易失性存储器装置和该非易失性存储器装置的制造方法。
背景技术
通常，消费者对更小尺寸和/或更高数据处理能力的电子装置的需求不断增长。进而，这需要提高在电子装置中采用的半导体存储器装置的集成度。为了提高半导体存储器装置的集成度，已经开发了具有垂直晶体管结构来代替平面晶体管结构的三维非易失性存储器装置。三维非易失性存储器装置是相当新的技术，并且在改善这些装置的容量、结构完整性和其它性能特征方面，大量的研究和开发工作仍在继续进行。
发明内容
本发明的最广泛方面的各种实施方式涉及一种改进的三维(3D)非易失性存储器装置及其制造方法。本发明的3D非易失性存储器装置表现出改进的性能特征。
根据本发明的一个实施方式，提供一种制造非易失性存储器装置的方法，该方法包括在半导体基板上形成堆叠结构。可以对堆叠结构进行蚀刻以形成穿过堆叠结构的接触孔。可以利用间隙填充绝缘层来填充接触孔。可以将离子注入到间隙填充绝缘层的目标位置中。可以选择性地去除间隙填充绝缘层以限定初步结区。可以在初步结区中形成结区。
根据本发明的另一实施方式，一种制造非易失性存储器装置的方法包括在半导体基板上交替形成第一层和第二层以形成堆叠结构。可以对堆叠结构进行蚀刻以形成穿过堆叠结构的接触孔。可以在接触孔的内表面上依次形成存储器层和沟道层。可以利用间隙填充绝缘层来填充接触孔。可以去除第二层。可以在通过去除第二层而产生的空间中形成导电层，以形成栅极。可以部分地去除间隙填充绝缘层。可以在通过去除间隙填充绝缘层而形成的空间中形成结区。栅极当中的最上面的栅极的厚度可以大于其它栅极的厚度。
根据本发明的又一实施方式，提供一种非易失性存储器装置，该非易失性存储器装置包括半导体基板、堆叠结构和沟道柱。堆叠结构可以布置在半导体基板上。堆叠结构可以包括交替堆叠的绝缘层和栅极。沟道柱可以穿过堆叠结构形成。沟道柱可以包括存储器层、沟道层、间隙填充绝缘层以及结区。存储器层可以形成在穿过堆叠结构形成的接触孔的内表面上。沟道层可以形成在存储器层的表面上。间隙填充绝缘层可以形成在接触孔中。结区可以在间隙填充绝缘层上方形成接触孔中。栅极当中的最上面的栅极的厚度可以大于其它栅极的厚度。结区的底表面可以位于最上面的栅极的上边缘处。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明的各种实施方式的上述和其它方面、特征和优点，在附图中：
图1是示出根据本发明的一个实施方式的3D非易失性存储器装置的单元阵列的电路图；
图2是示出根据本发明的一个实施方式的3D非易失性存储器装置的单元阵列的透视图；
图3A至图3G是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的透视图；
图4A至图4G是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的截面图；
图5是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的截面图；
图6是示出根据本发明的一个实施方式的漏极选择晶体管的阈值电压依据漏极选择晶体管中的栅极长度(厚度)而作为蚀刻目标位置与栅极之间的距离的函数的曲线图；以及
图7是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的截面图。
具体实施方式
将参照附图更详细地描述本发明的各种实施方式。附图是各种实施方式和中间结构的简化示意图。因此，可以预期由于例如制造技术和/或公差而导致的图示配置和形状的变化。因此，所描述的实施方式不应被解释为限于本文所示的特定配置和形状，而是可以包括不脱离所附权利要求书中所限定的本发明的精神和范围的配置和形状的偏差。
注意，对“一个实施方式”、“另一实施方式”等的引用不一定是指仅一个实施方式，并且对任何这样的短语的不同引用不一定是指相同的实施方式。
还应当注意，在本文中参照本发明的理想化实施方式的截面和/或平面图示来描述本发明。然而，本发明的实施方式不应被解释为限制发明构思。因此，尽管示出并描述了本发明的一些实施方式，但是本领域普通技术人员应当理解，可以在不脱离本发明的原理和精神的情况下对这些实施方式进行改变。
如本文所使用的，除非上下文另有明确说明，否则单数形式也可以包括复数形式，反之亦然。在本申请和所附权利要求书中使用的冠词“一”、“一个”通常应当被解释为表示“一个或更多个”，除非另有说明或在上下文中清楚地指示为单数形式。
还应注意，本领域普通技术人员可以想到许多其它实施方式，其中结合所描述的实施方式之一描述的特征可以与所描述的另一实施方式的一个或更多个特征一起使用，而不脱离本发明的精神和范围。
还应注意，在描述本发明的实施方式时，省略了公知的细节，以避免模糊了对本发明实质的描述。
参照图1，提供示出根据本发明的一个实施方式的3D非易失性存储器装置的单元阵列的电路图。单元阵列通常用数字10表示。
根据图1的实施方式，单元阵列10可以包括多条公共源极线CSL0至CSL2、字线WL0至WL3、源极选择线SSL0至SSL2、漏极选择线DSL0至DSL2以及位线BL0至BL2。公共源极线CSL0至CSL2可以彼此平行。位线BL0至BL2可以彼此平行并且沿着第一方向x延伸。公共源极线CSL0至CSL2、字线WL0至WL3、源极选择线SSL0至SSL2以及漏极选择线DSL0至DSL2可以沿第二方向y延伸。第一方向和第二方向可以彼此垂直或基本垂直。然而，本发明不限于这种方式，并且第一方向和第二方向可以以不同的角度相交。公共源极线CSL0至CSL2和位线BL0至BL2可以在彼此相交的方向上延伸。
3D非易失性存储器装置的单元阵列10可以包括多个单元串CSTR。单元串CSTR可以连接到公共源极线CSL0至CSL2与位线BL0至BL2之间的截面中的每一个。每个单元串可以沿第三方向z延伸。第三方向z可以与第一方向x和第二方向y的平面垂直或基本垂直。然而，本公开可以不限于这种方式，并且在其它实施方式中，第三方向可以以不同角度与第一方向和第二方向的平面相交。
与位线BL0至BL2中的一条连接的单元串CSTR可以连接到多条公共源极线CSL0至CSL2。与公共源极线CSL0至CSL2中的一条连接的单元串CSTR可以连接到多条位线BL0至BL2。公共源极线CSL0至CSL2可以接收相同电压或不同电压。
每个单元串CSTR可以包括：源极选择晶体管SST，其与公共源极线CSL0至CSL2中的一条连接；漏极选择晶体管DST，其与位线BL0至BL2中的一条连接；以及多个存储器单元晶体管MCT，其串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。
与公共源极线CSL0至CSL2中的一条和位线BL0至BL2中的一条连接的源极选择晶体管SST、存储器单元晶体管MCT和漏极选择晶体管DST可以彼此串联连接。
源极选择晶体管SST可以包括与公共源极线CSL0至CSL2中的相应一条连接的源极、与源极选择线SSL连接的栅极以及与存储器单元晶体管MCT连接的漏极。每个存储器单元晶体管MCT可以由字线WL0至WL3中的相应一条来选择。在所示的实施方式中，作为示例，字线WL0至WL3示出为在第二方向y上延伸，第二方向y与作为位线BL0至BL2的延伸方向的第一方向x垂直或基本垂直。然而，本公开可以不限于这种方式。漏极选择晶体管DST可以包括与存储器单元晶体管MCT连接的源极、与漏极选择线DSL0至DSL2中的相应一条连接的栅极以及与位线BL0至BL2中的相应一条连接的漏极。每个存储器单元晶体管MCT可以包括数据储存元件。
图2是示出根据本发明的一个实施方式的3D非易失性存储器装置的单元阵列的透视图。参照图2，源极线SL0至SL2可以包括形成在半导体基板100中的导电层或结区。位线BL0至BL4可以形成在与半导体基板100垂直地间隔开的位置处。位线BL0至BL4可以包括导电图案。单元串CSTR可以连接在源极线SL0至SL2与位线BL0至BL4之间，并且可以具有沟道柱PL的形式。
每个沟道柱PL可以被堆叠件S围绕。堆叠件S可以包括源极选择线SSL、字线WL0至WL3和漏极选择线DSL。绝缘层可以插置在源极选择线SSL与相邻字线WL0之间、字线WL0至WL3之间以及漏极选择线DSL与相邻字线WL3之间。在图2的实施方式中，每个堆叠件S包括一条源极选择线SSL和一条漏极选择线DSL，然而，本公开可以不限于这种方式。为了避免图2的拥挤，未示出绝缘层。然而，本领域普通技术人员应当理解，绝缘层设置在各个导电层之间的间隙中。堆叠件S布置在源极线SL0至SL2的对应源极线和位线BL0至BL4中的对应位线之间。
每个堆叠件S可以包括从半导体基板100的表面延伸到相应的位线BL0至BL4的多个沟道柱PL。每个沟道柱PL可以沿第三方向延伸并且穿过源极选择线SSL、字线WL0至WL3和漏极选择线DSL。每个沟道柱PL可以包括存储器层M、沟道层C、间隙填充绝缘层B和覆盖层D。可以通过首先形成穿透堆叠件的孔，然后在孔的侧壁和孔的底表面上形成沟道层C和存储器层M来形成沟道柱PL。间隙填充绝缘层B可以形成为填充孔内的剩余间隙。覆盖层D可以形成在间隙填充绝缘层B的顶部上，以填充孔的位于间隙填充绝缘层B的顶部和相应位线之间的一部分。间隙填充绝缘层B的顶部可以在漏极选择线的顶部上方。覆盖层D可以用作图1中的漏极选择晶体管DST的结区。存储器层M可以包括电荷储存层。例如，存储器层M可以包括具有陷阱绝缘层、浮置栅极或导电纳米点的绝缘层。可通过由沟道柱PL与字线WL0至WL3之间的电压差引起的福勒-诺德海姆隧穿来改变存储器层M中的数据。另选地，存储器层M可使用其它操作原理来存储信息。例如，存储器层M可以包括相位可变层或可变电阻层。尽管附图中未示出，但可在存储器层M上形成栅极绝缘层。
当向源极选择线SSL、字线WL0至WL3和漏极选择线DSL施加电压时，可以在沟道柱PL的存储器层M中形成电荷传输路径(即，沟道)，使得存储器层M可以作为MOSFET或MOS电容器驱动。
此外，尽管附图中未示出，用于选择单元串CSTR的外围电路可以布置在半导体基板100和单元串CSTR之间。
图3A至图3G是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的透视图。图4A至图4G是与用于示出制造方法的图3A至3G的透视图对应的截面图。
参照图3A和图4A，至少一个第一层110和至少一个第二层115可以交替地形成在半导体基板100上以形成堆叠结构S。第二层115可以包含蚀刻选择性与第一层110的材料的蚀刻选择性不同的材料。例如，在一个实施方式中，第一层110可以包括氧化硅层，第二层115可以包括氮化硅层。第二层115可以用作用于限定相应的栅极区的牺牲层。堆叠结构S中的第二层115的数量可以对应于堆叠件所包括的单元串中形成的晶体管的数量。堆叠结构S的第一层110可以各自具有第一厚度。堆叠结构S的第二层115可以各自具有第二厚度。第一厚度和第二厚度可以相等或不同。在所示实施方式中，作为示例，第一厚度可以大于第二厚度。
可以在堆叠结构S上形成硬掩模层HM。硬掩模层HM可以包括第一层120和第二层125。第一层120可以由合适的第一绝缘体材料制成并且可以是例如氧化硅层。第二层125可以由合适的第二绝缘体材料制成并且可以是例如氮化硅层。诸如行解码器电路和列解码器电路之类的外围电路(未示出)可以布置在半导体基板100和堆叠结构S之间。
参照图3B和图4B，可以在硬掩模层HM上形成光致抗蚀剂图案(PRP)。可以使用光致抗蚀剂图案作为图案掩模对硬掩模层HM进行图案化以形成硬掩模图案。可以使用硬掩模图案作为蚀刻掩模来蚀刻堆叠结构S以形成接触孔H。接触孔H可以在第三方向z上延伸穿过堆叠结构S。接触孔H可以沿着x方向和y方向以任何合适的图案间隔地布置。例如，孔H可以沿着第一方向x和第二方向y以之字图案布置。
参照图3C和图4C，可以共形地形成存储器层130和沟道层135以覆盖硬掩模层HM的上表面和每个接触孔H的内表面。存储器层130和沟道层135可以依次形成，即首先形成存储器层130以覆盖硬掩模层HM的上表面和每个接触孔H的内表面，其次形成沟道层135以覆盖存储器层130。可以使用原子层沉积工艺来形成存储器层130和沟道层135，然而，本发明可以不限于这种方式。存储器层130可以包括可依次形成的电荷阻挡层、数据储存层和隧道绝缘层中的至少一个。数据储存层可以包括硅层、氮化硅层、相位可变层、铁电层或纳米点等。沟道层135可以包括多晶硅层。例如，沟道层135(沉积时)可以具有本征态而没有导电性。
参照图3D和图4D，可以在沟道层135的表面上形成间隙填充绝缘层140，以填充每个接触孔H的剩余间隙(空白空间)。在一个实施方式中，间隙填充绝缘层140可以通过旋涂沉积工艺形成。例如，间隙填充绝缘层140可以包括具有足够有效的间隙填充特性以防止在接触孔H内形成空隙的、任何合适的可流动旋涂电介质(SOD)材料。SOD材料可以包含多种合适溶剂中的任何一种。可以加热SOD材料和/或沟道层135以提高可流动SOD材料的流动性，然而，本公开不限于这种方式。在一个实施方式中，可以使用具有足够有效的间隙填充特性的PSZ-SOD(基于全氢聚硅氮烷的无机旋涂电介质)来形成间隙填充绝缘层140。间隙填充绝缘层140可以形成为具有用于掩埋接触孔H的足够厚度。在SOD材料沉积之后，可以接着进行固化或烘焙步骤以去除任何剩余溶剂并且使绝缘层140固化。然后可以使间隙填充绝缘层140、沟道层135和存储器层130平面化以暴露硬掩模层HM的表面。例如，可以使用化学/机械平面化(CMP)工艺。
然后，可以选择性地去除第二层115以限定多个相应的栅极区。例如，第二层115可以通过湿法蚀刻工艺去除。
可以在通过去除第二层115而形成的栅极区中形成导电层，从而形成多个对应栅极150s、150和150d。栅极150s可以对应于下部源极选择晶体管的栅极。栅极150可以对应于存储器单元晶体管的栅极。栅极150d可以对应于漏极选择晶体管的最上面的栅极。在本发明所示的实施方式中，源极选择晶体管的栅极150s和漏极选择晶体管的栅极150d均为单个栅极，然而，本发明不限于这种方式。例如，在其它实施方式(未示出)中，栅极150s和150d中的每一个可以表示多个栅极，例如，两个或三个栅极。例如，最上面的栅极150d可以是漏极选择晶体管栅极并且可以包括多个栅极。
如图3E和图4E所示，可以部分地去除间隙填充绝缘层140以限定漏极选择晶体管的初步结区，例如，漏极选择晶体管的漏极。
根据本发明的实施方式，限定漏极选择晶体管的初步结区的步骤包括精确地蚀刻间隙填充绝缘层140。这是因为，已经认识到当间隙填充绝缘层140没有被精确地蚀刻时，例如，当间隙填充绝缘层140被蚀刻为小于目标厚度时，漏极选择晶体管的漏极可能不与漏极选择晶体管中的栅极150d的边缘交叠，从而可能无法产生漏极选择晶体管的沟道。或者，当间隙填充绝缘层140被蚀刻为超过目标厚度时，漏极选择晶体管的栅极可具有太窄的宽度并且会引起穿通。
本发明的各种实施方式通过精确地蚀刻间隙填充绝缘层140来解决这些问题。具体地，间隙填充绝缘层140的蚀刻深度被设置为将漏极选择晶体管中的结区的界面定位在最上面的栅极的上边缘处。
更具体地，为了精确地控制间隙填充绝缘层140的蚀刻深度，在执行间隙填充绝缘层140的蚀刻之前，执行离子注入工艺以对间隙填充绝缘层140的蚀刻目标位置“t”产生人为破坏。离子注入工艺可以将离子注入到间隙填充绝缘层140内部直到期望的深度，以确保结界面的正确对准。
因为掺杂有离子的间隙填充绝缘层140与未掺杂离子的间隙填充绝缘层140具有不同的蚀刻选择性，所以可以选择性地去除掺杂有离子的间隙填充绝缘层140。蚀刻目标位置t可以根据随后形成的结区的扩散距离来确定。可以控制注入工艺，以确保离子不会扩散得比设定的蚀刻目标位置t更深。
离子可以包括惰性离子。例如，惰性离子可以是氩离子。然而，可以使用适于充分改变间隙填充绝缘层140的蚀刻特性的任何离子。
参照图3F和图4F，可以选择性地去除掺杂有离子的间隙填充绝缘层140a，以在接触孔H中的间隙填充绝缘层140上形成初步结区J。
参照图3G和图4G，可以在间隙填充绝缘层140上形成多晶硅层以填充初步结区J。例如，当漏极选择晶体管可以包括NMOS晶体管时，多晶硅层可以包括掺杂有N型掺杂剂的多晶硅层。可以使多晶硅层平坦化直到可以暴露硬掩模层HM，以形成与漏极选择晶体管的结区相对应的覆盖层145。可以通过控制目标注入深度而将诸如硼离子之类的P型掺杂剂注入到沟道层135中，以向沟道层135提供导电性。
可以执行热处理，使得覆盖层145中的N型掺杂剂可以扩散到沟道层135的上部和存储器层130的上部，以限定结区，即，漏极选择晶体管的漏极。例如，与沟道层135相比，N型掺杂剂可以更多地扩散到存储器层130中。因此，剩余存储器层130的高度可以比间隙填充绝缘层140和剩余沟道层135的高度低。换句话说，由于N型掺杂剂的扩散，致使与漏极选择晶体管的结区相对应的覆盖层145形成为边缘部分145e比中央部分145c更厚。此外，可以通过热处理激活沟道层135中的P型掺杂剂。
根据本发明的所述实施方式，可以通过离子注入工艺精确地蚀刻间隙填充绝缘层140以形成具有均匀厚度的覆盖层145并且形成漏极选择晶体管的漏极。因此，可以抑制漏极选择晶体管的特性的不利变化。
图5是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的截面图。
参照图5，漏极选择晶体管的栅极150D′可以形成为具有比单元串的其它晶体管的各栅极的长度更大的长度(在第三方向Z上的尺寸)。因此，覆盖层145和存储器层130之间的界面(以下称为结界面JI)可以位于与漏极选择晶体管的栅极相对应的最上面的栅极的长度范围内。尽管可以改变结界面的精确定位，但是倘若结界面JI位于与漏极选择晶体管的栅极相对应的最上面的栅极的长度范围内，就可以抑制漏极选择晶体管的不利的性能特征变化。通过将结界面JI定位在漏极选择晶体管的栅极的上边缘处，可以显著地改进漏极选择晶体管的性能特征。
在一个实施方式中，通过增加图4A至图4C中的最上面的第二层115的厚度，可以将漏极选择晶体管的栅极150D'形成为具有比其它晶体管的各栅极150和150s的长度更大的长度。
在另一实施方式中，为了使漏极选择晶体管的最上面的栅极150D'具有比其它晶体管的各栅极150和150s的长度更大的长度，可以在第二层115d和硬掩模层120之间形成诸如掺杂多晶硅层之类的导电层，以增大漏极选择晶体管的栅极150D'的长度。
根据本发明的实施方式，当漏极选择晶体管的栅极长度增大时，围绕栅极边缘的区域可以扩大，并且栅极和源极之间的距离也可以延长，以减小漏极选择晶体管的不利的特性变化(诸如阈值电压的变化)，尽管可以改变从覆盖层145扩散的结区的结界面。
图6是示出根据本发明的一个实施方式的漏极选择晶体管的阈值电压依据漏极选择晶体管中的栅极的长度(厚度)而作为蚀刻目标位置与栅极之间的距离的函数的曲线图。距离以埃为单位测量。阈值电压以伏特V为单位测量。
参照图6，应当注意，尽管可以改变间隙填充绝缘层的蚀刻目标位置与栅极边缘之间的多晶硅场氧化物(PFH)的高度，但是阈值电压Vth的变化可以随着漏极选择晶体管的栅极长度的增大而成比例地减小。
图7是示出根据本发明的一个实施方式的3D非易失性存储器装置的制造方法的截面图。
参照图7，如上所述，可以增加漏极选择晶体管的最上面的栅极150D'的长度。然后，可以将离子注入到间隙填充绝缘层140中，并且可以选择性地去除掺杂有离子的间隙填充绝缘层140a，并且形成结区。根据本发明的所述实施方式，可以精确地控制单元串中的漏极选择晶体管的结区的位置以改进漏极选择晶体管的特性。
本发明的上述实施方式旨在说明性的而并非为了限制本发明。可以采用各种替代方案和等效方案。本发明不限于本文描述的实施方式，也不限于任何特定类型的半导体装置。鉴于本公开，对于本发明领域的技术人员显而易见的其它增减或修改都旨在落入所附权利要求的范围内。
相关申请的交叉引用
本申请要求于2018年11月5日在韩国知识产权局提交的韩国申请No.10-2018-0134487的优先权，该韩国申请的全部内容通过引用并入本文中。

Claims (30)

1.一种制造非易失性存储器装置的方法，该方法包括以下步骤：
通过交替地形成第一层和第二层来形成堆叠结构；
对所述堆叠结构进行蚀刻，以形成穿过所述堆叠结构的接触孔；
利用间隙填充绝缘层填充所述接触孔；
将离子注入到所述间隙填充绝缘层中至蚀刻目标位置；
选择性地去除掺杂有所述离子的所述间隙填充绝缘层，以限定初步结区；以及
在所述初步结区中形成结区。
2.根据权利要求1所述的方法，其中，所述离子包括惰性离子。
3.根据权利要求1所述的方法，在形成所述间隙填充绝缘层之后，该方法还包括以下步骤：
去除所述第二层；以及
在通过去除所述第二层而产生的每个空间中形成导电层，以形成多个栅极。
4.根据权利要求1所述的方法，其中，形成所述堆叠结构的步骤包括以下步骤：形成所述第二层当中的最上面的第二层，以使其厚度比其它第二层中的任意第二层的厚度大。
5.根据权利要求1所述的方法，该方法还包括以下步骤：在最上面的第二层上形成附加导电层以增大多个栅极当中的最上面的栅极的厚度。
6.根据权利要求3所述的方法，其中，设置所述间隙填充绝缘层的所述蚀刻目标位置，以将所述结区的结界面定位在所述多个栅极当中的最上面的栅极的上边缘处。
7.根据权利要求1所述的方法，其中，形成所述结区的步骤包括以下步骤：
利用掺杂多晶硅层填充所述初步结区；以及
使所述掺杂多晶硅层平坦化。
8.根据权利要求1所述的方法，其中，在形成所述间隙填充绝缘层之前，该方法还包括以下步骤：
在所述接触孔的内表面上形成存储器层；以及
在所述存储器层上形成沟道层。
9.根据权利要求8所述的方法，该方法还包括以下步骤：利用导电掺杂剂掺杂所述沟道层。
10.一种制造非易失性存储器装置的方法，该方法包括以下步骤：
交替地形成第一层和第二层，以形成堆叠结构；
对所述堆叠结构进行蚀刻，以形成穿过所述堆叠结构的接触孔；
在所述接触孔的内表面上依次形成存储器层和沟道层；
利用间隙填充绝缘层填充所述接触孔；
去除所述第二层；
在通过去除所述第二层而产生的空间中形成导电层，以形成多个栅极；
将离子注入到所述间隙填充绝缘层中至蚀刻目标位置；
去除掺杂有所述离子的所述间隙填充绝缘层；以及
在通过去除所述间隙填充绝缘层而产生的空间中形成结区，
其中，所述多个栅极当中的最上面的栅极的厚度大于其它栅极的厚度。
11.根据权利要求10所述的方法，其中，形成所述第二层的步骤包括以下步骤：形成所述第二层当中的最上面的第二层，以使其厚度比其它第二层的厚度大。
12.根据权利要求10所述的方法，其中，在形成所述接触孔之前，该方法还包括以下步骤：在最上面的第二层上形成导电层。
13.根据权利要求10所述的方法，其中，将所述离子注入到所述间隙填充绝缘层中的步骤包括以下步骤：将惰性离子注入到所述间隙填充绝缘层中。
14.根据权利要求10所述的方法，其中，设置所述间隙填充绝缘层的所述蚀刻目标位置，以将所述结区的结界面定位在所述多个栅极当中的最上面的栅极的上边缘处。
15.根据权利要求10所述的方法，其中，形成所述结区的步骤包括以下步骤：
在通过去除所述间隙填充绝缘层而产生的空间中形成掺杂多晶硅层；
利用导电掺杂剂掺杂所述沟道层；以及
通过执行热处理来激活所述掺杂多晶硅层和所述沟道层中的掺杂剂。
16.一种非易失性存储器装置，该非易失性存储器装置包括：
堆叠结构，该堆叠结构包括交替堆叠的多个绝缘层和多个栅极；以及
沟道柱，该沟道柱穿过所述堆叠结构形成，
其中，所述沟道柱包括：存储器层，该存储器层形成在穿过所述堆叠结构形成的接触孔的内表面中；沟道层，该沟道层形成在所述存储器层上；间隙填充绝缘层，该间隙填充绝缘层形成在所述接触孔中；以及结区，该结区在所述间隙填充绝缘层上方形成在所述接触孔中，并且
其中，所述多个栅极当中的最上面的栅极的厚度大于其它栅极的厚度，并且所述结区的结界面位于所述最上面的栅极的上边缘处。
17.根据权利要求16所述的非易失性存储器装置，其中，所述结区包括掺杂多晶硅层。
18.根据权利要求16所述的非易失性存储器装置，其中，所述结区与所述存储器层之间的界面位于所述最上面的栅极的长度范围内。
19.根据权利要求16所述的非易失性存储器装置，其中，所述结区被形成为边缘部分比中央部分更厚。
20.一种制造非易失性存储器装置的方法，该方法包括以下步骤：
通过交替地形成绝缘层和栅极层来形成堆叠件；
形成贯穿所述堆叠件的孔；
在所述孔的内表面上依次形成存储器层和沟道层，以在所述孔的中部形成间隙；
利用间隙填充绝缘层来填充所述孔的所述间隙；
将离子注入到所述间隙填充绝缘层中，以使所述离子在所述间隙填充绝缘层中扩散直至蚀刻目标位置；
去除掺杂有所述离子的所述间隙填充绝缘层，以限定初步结区；以及
在所述初步结区中形成结区，
其中，设置所述间隙填充绝缘层的所述蚀刻目标位置，以将所述结区的结界面定位在最上面的栅极层的上边缘处。
21.根据权利要求20所述的方法，其中，所述离子包括惰性离子。
22.根据权利要求20所述的方法，其中，所述最上面的栅极层的厚度大于其它栅极层中的任意栅极层的厚度。
23.根据权利要求20所述的方法，其中，形成所述结区的步骤包括以下步骤：利用掺杂多晶硅层填充所述初步结区，以及使所述掺杂多晶硅层平坦化。
24.根据权利要求20所述的方法，其中，通过间隙填充绝缘材料的旋涂沉积来执行利用间隙填充绝缘层填充所述孔的步骤，所述间隙填充绝缘材料具有足够有效的间隙填充特性，以防止在所述孔内形成空隙。
25.根据权利要求24所述的方法，其中，所述间隙填充绝缘材料是基于全氢聚硅氮烷的无机旋涂电介质材料。
26.根据权利要求24所述的方法，其中，所述结区与所述存储器层之间的界面位于所述最上面的栅极的长度范围内。
27.一种制造存储器装置的方法，该方法包括以下步骤：
在多个层的堆叠件中形成间隙；
利用间隙填充绝缘材料来填充所述间隙，以形成间隙填充绝缘层；
选择性地去除所述间隙填充绝缘层的上部，以在所述间隙内创建自由空间；以及
利用多晶硅材料来填充所述间隙的所述自由空间，以形成与所述堆叠件的最上层的结界面位于所述堆叠件的所述最上层的上边缘处的结区，
其中，选择性地去除所述间隙填充绝缘层的所述上部的步骤包括以下步骤：
在所述间隙填充绝缘层内设置蚀刻目标位置；
将惰性离子注入在所述间隙填充绝缘层内，直至所述蚀刻目标位置；以及
对掺杂有所注入的惰性离子的所述间隙填充绝缘层进行蚀刻。
28.根据权利要求27所述的方法，其中，所述堆叠件的所述最上层的厚度大于所述堆叠件的其它层中的任意层的厚度。
29.一种非易失性存储器装置，该非易失性存储器装置包括：
堆叠件，该堆叠件包括多个层；
沟道柱，该沟道柱形成在所述堆叠件中；以及
间隙填充绝缘层，该间隙填充绝缘层形成在所述沟道柱的芯的内部，至少一层围绕除了所述间隙填充绝缘层的顶表面之外的所述间隙填充绝缘层，并且在所述间隙填充绝缘层上方的间隙中形成结区，
其中，所述堆叠件的最上层的厚度大于所述堆叠件的其它层的厚度，并且所述结区的结界面在所述堆叠件的所述最上层的上边缘处位于所述最上层的长度范围内。
30.根据权利要求29所述的非易失性存储器装置，其中，所述结区包括掺杂多晶硅层。
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