KR101809192B1 - 식각 조성물 및 이를 이용한 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 실릴 포스페이트(silyl phosphate) 화합물, 인산 및 탈이온수를 포함하는 식각 조성물, 및 이를 이용하는 식각 공정을 포함하는 반도체 소자의 제조방법에 관한 것이다. 본 발명에 따른 식각 조성물은 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각을 최소화하여, EFH를 용이하게 조절할 수 있다. 또한, 본 발명의 식각 조성물을 이용하면 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생이 방지되어, 공정의 안정성을 확보하고 소자 특성을 향상시킬 수 있다.
Description
본 발명은 식각 조성물, 특히 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있는 고선택비의 식각 조성물 및 이 식각 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 제조공정에 있어서, 실리콘 산화막(SiO2) 등의 산화막 및 실리콘질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독으로, 또는 1층 이상의 막들이 교대로 적층되어 사용된다. 또한, 이러한 산화막 및 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.
질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)의 혼합물이 사용되고 있다. 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위하여 첨가되는 것이나, 공급되는 탈이온수의 양의 미세한 변화에도 질화막 식각 제거 공정에 불량이 발생하는 문제가 있다. 또한, 인산은 강산으로서 부식성을 가지고 있어 취급에 어려움이 있다.
이를 해결하기 위하여 종래에는 인산(H3PO4)에 불산(HF) 또는 질산(HNO3) 등을 포함하는 식각 조성물을 이용하여 질화막을 제거하는 기술이 공지되었으나, 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산과 규산염, 또는 규산을 포함하는 식각 조성물을 이용하는 기술도 공지되어 있으나, 규산이나 규산염은 기판에 영향을 미칠 수 있는 파티클을 유발하여 오히려 반도체 제조공정에 적합하지 못한 문제점이 있다.
도 1a 및 1b는 플래시 메모리 소자의 소자분리공정을 나타내는 공정단면도이다.
먼저 도 1a에 도시된 바와 같이, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD 산화막(15)을 형성한 후, 패드 질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.
다음으로, 도 1b에 도시된 바와 같이, 인산 용액을 이용한 습식 식각에 의하여 패드질화막(13)을 제거한 후, 세정공정에 의하여 버퍼산화막(13)을 제거한다. 이로써, 필드 영역에 소자분리막(15A)이 형성된다. 그러나, 이러한 질화막 제거를 위한 습식 식각 공정에서 인산을 이용하는 경우, 질화막과 산화막의 식각 선택비 저하로 인하여 질화막뿐 아니라 SOD 산화막까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, "EFH")를 조절하는 것이 어려워진다. 이에 따라 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나, 추가적인 공정을 필요로 하게 되며, 변화를 유발하여 소자 특성에 악영항을 미치게 된다.
따라서, 반도체 제조공정에서 산화막에 대하여 질화막을 선택적으로 식각하면서도 파티클 발생과 같은 문제점을 갖지 않는 고선택비의 식각 조성물이 요구되는 실정이다.
본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 식각 조성물 및 이를 이용한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 과제를 해결하기 위한 본 발명의 일 측면은 하기 화학식 1:
[화학식 1]
[상기 식에서, R1은 수소, (C1-C20)알킬 및 (C3-C20)시클로알킬로 이루어진 군으로부터 선택되며,
R2는 수소, OH 및 (C1-C20)알킬로 이루어진 군으로부터 선택되며,
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삭제
R3는 수소, OH 및 (C2-C20)알케닐로 이루어진 군으로부터 선택되며,
n은 1 ≤ n ≤ 4의 정수이다.]
로 표현되는 실릴 포스페이트(silyl phosphate) 화합물, 인산 및 탈이온수를 포함하는 식각 조성물을 제공한다.
또한, 본 발명의 다른 일 측면은 상기 실릴 포스페이트(silyl phosphate) 화합물, 인산 및 탈이온수를 포함하는 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 식각 조성물은 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.
또한, 본 발명의 식각 조성물을 이용하면 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
따라서, 본 발명은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 제조공정, 예를 들어 플래시 메모리 소자의 소자분리공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성공정, 상변화 메모리의 다이오드 형성공정 등과 같은 다양한 공정에 광범위하게 적용되어, 공정 효율을 향상시킬 수 있다.
도 1a 및 1b는 종래 기술에 따른 플래시 메모리 소자의 소자분리공정을 나타내는 공정단면도.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자분리공정을 설명하기 위한 공정단면도.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성공정을 설명하기 위한 공정단면도.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성공정을 설명하기 위한 공정단면도.
도 5는 실시예 4 및 5와 비교예 4의 식각 속도를 나타낸 그래프.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자분리공정을 설명하기 위한 공정단면도.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성공정을 설명하기 위한 공정단면도.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성공정을 설명하기 위한 공정단면도.
도 5는 실시예 4 및 5와 비교예 4의 식각 속도를 나타낸 그래프.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 일 측면은 실릴 포스페이트(silyl phosphate) 화합물, 인산 및 탈이온수를 포함하는 식각 조성물에 관한 것이다.
본 발명의 식각 조성물에 포함되는 실릴 포스페이트 화합물은 하기 화학식 2:
[화학식 2]
로 표현되는 구조를 적어도 하나 이상 갖는 것이 바람직하다.
즉, 본 발명의 식각 조성물에 포함되는 실릴 포스페이트 화합물은 상기 구조의 실릴 포스페이트 또는 이러한 실릴 포스페이트의 연속 구조를 가질 수 있다.
특히, 실릴 포스페이트 화합물은 하기 화학식 1:
[화학식 1]
[상기 식에서, R1은 수소, OH, 치환 또는 비치환된 (C1-C20)알킬, (C1-C20)알콕시, (C2-C20)알케닐, (C3-C20)시클로알킬, 아미노(C1-C20)알킬, 아미노(C1-C10)알킬아미노(C1-C10)알킬, (C6-C20)아릴, (C1-C20)알킬카르보닐, (C1-C20)알킬카르보닐옥시 및 시아노(C1-C10)알킬로 이루어진 군으로부터 선택되며,
R2 및 R3은 수소, OH, 치환 또는 비치환된 (C1-C20)알킬, (C1-C20)알콕시, (C2-C20)알케닐, (C3-C20)시클로알킬, 아미노(C1-C20)알킬, 아미노(C1-C10)알킬아미노(C1-C10)알킬, (C6-C20)아릴, (C1-C20)알킬카르보닐, (C1-C20)알킬카르보닐옥시, 및 시아노(C1-C10)알킬
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로 표현되는 기로 이루어진 군으로부터 각각 독립적으로 선택되며,
삭제
n은 1 ≤ n ≤ 4의 정수이다.]
로 표현되는 화합물이 바람직하다.
본 명세서에 사용된 바와 같이, "(C1-C10)알킬"은 1 내지 10개의 탄소 원자를 갖는, 직쇄 및 가지달린 비-사이클릭 포화 탄화수소를 나타낸다.
"(C1-C20)알킬"은 1 내지 20개의 탄소 원자를 갖는, 직쇄 및 가지달린 비-사이클릭 포화 탄화수소를 나타낸다.
"(C2-C10) 알케닐"은 2 내지 10개의 탄소 원자를 갖고, 적어도 하나의 탄소-탄소 이중결합을 포함하는, 직쇄 및 가지달린 비-사이클릭 탄화수소를 나타낸다.
"(C2-C20) 알케닐"은 2 내지 20개의 탄소 원자를 갖고, 적어도 하나의 탄소-탄소 이중결합을 포함하는, 직쇄 및 가지달린 비-사이클릭 탄화수소를 나타낸다.
"(C1-C10)알콕시"는 일 이상의 에테르기, 및 1 내지 10개의 탄소 원자를 갖는 직쇄 또는 가지달린 비-사이클릭 탄화수소를 나타낸다.
"(C1-C20)알콕시"는 일 이상의 에테르기, 및 1 내지 20개의 탄소 원자를 갖는 직쇄 또는 가지달린 비-사이클릭 탄화수소를 나타낸다.
"(C3-C20)시클로알킬"은 3 내지 20개의 탄소 원자를 갖는 사이클릭 포화 탄화수소를 나타낸다.
"(C6-C20)아릴"은 6 내지 20개의 탄소 원자를 갖는 방향족 탄화수소를 나타낸다.
일 실시예에서, R1은 수소, (C1-C10)알킬, (C2-C10)알케닐, (C3-C20)시클로알킬, 아미노(C1-C10)알킬, 및 할로겐, 페닐 및 시클로헥센 옥사이드로 이루어진 군으로부터 선택된 일 이상의 치환기로 치환된 (C1-C10)알킬로 이루어진 군으로부터 선택될 수 있다.
다른 일 실시예에서, R1은 수소, (C1-C6)알킬, (C2-C6)알케닐, (C3-C10)시클로알킬, 아미노(C1-C6)알킬, 및 할로겐, 페닐 및 시클로헥센 옥사이드로 이루어진 군으로부터 선택된 일 이상의 치환기로 치환된 (C1-C6)알킬로 이루어진 군으로부터 선택될 수 있다.
일 실시예에서, R2 및 R3은 수소, OH, (C1-C10)알킬, (C1-C10)알콕시, (C2-C10)알케닐, (C3-C20)시클로알킬, 아미노(C1-C10)알킬, 및 일 이상의 페닐로 치환된 (C1-C10)알킬로 이루어진 군으로부터 각각 독립적으로 선택될 수 있다.
다른 일 실시예에서, R2 및 R3은 수소, OH, (C1-C6)알킬, (C1-C6)알콕시, (C2-C6)알케닐, (C3-C10)시클로알킬, 아미노(C1-C6)알킬 및 일 이상의 페닐로 치환된 (C1-C6)알킬로 이루어진 군으로부터 각각 독립적으로 선택될 수 있다.
일 실시예에서, R4 및 R5는 수소, (C1-C6)알킬, (C2-C6)알케닐, (C3-C10)시클로알킬, 아미노(C1-C6)알킬, 및 할로겐, 페닐 및 시클로헥센 옥사이드로 이루어진 군으로부터 선택된 일 이상의 치환기로 치환된 (C1-C6)알킬로 이루어진 군으로부터 독립적으로 선택될 수 있다.
다른 일 실시예에서, R4 및 R5는 (C3-C20)시클로알킬, (C2-C10)알케닐, 아미노(C1-C10)알킬, 및 일 이상의 할로겐으로 치환된 (C1-C10)알킬로 이루어진 군으로부터 독립적으로 선택될 수 있다.
또 다른 일 실시예에서, R4 및 R5는 (C3-C10)시클로알킬, (C2-C6)알케닐, 아미노(C1-C6)알킬, 및 일 이상의 할로겐으로 치환된 (C1-C6)알킬로 이루어진 군으로부터 독립적으로 선택될 수 있다.
본 발명의 식각 조성물에 포함되는 실릴 포스페이트 화합물은 산화막의 식각 속도를 조절하여 유효 산화막 높이(Effective Field Oxide Height, "EFH") 조절을 용이하게 할 수 있다.
실릴 포스페이트 화합물의 함량은 조성물 총 중량에 대하여 바람직하게는 0.01 내지 15중량%이며, 더욱 바람직하게는 0.5 내지 15중량%이며, 더욱 더 바람직하게는 1 내지 15중량%이며, 보다 더 바람직하게는 3 내지 7중량%이다.
실릴 포스페이트 화합물이 0.01중량% 미만으로 포함되는 경우, 질화막에 대한 높은 식각 선택비를 얻을 수 없으며, 15중량%를 초과하여 포함되는 경우, 함량 증가에 따른 더 이상의 효과 상승을 기대하기 어렵고 오히려 파티클 발생 등의 문제가 생길 수 있다.
본 발명의 식각 조성물에 포함되는 인산은 조성물 내에 수소 이온을 제공하여 식각을 촉진시키는 역할을 한다.
인산의 함량은 조성물 총 중량에 대하여 바람직하게는 70 내지 99중량%이며, 더욱 바람직하게는 70 내지 90중량%, 더욱 더 바람직하게는 75 내지 85중량%이다.
인산이 70중량% 미만으로 포함되는 경우, 질화막이 용이하게 제거되지 않을 수 있고 파티클 발생 우려가 있으며, 99중량%를 초과하여 포함되는 경우, 질화막에 대한 높은 선택비를 얻을 수 없다.
본 발명의 식각 조성물에 포함되는 물은 특별히 한정되는 것은 아니며, 탈이온수를 이용하는 것이 바람직하다.
또한, 본 발명의 식각 조성물은 식각 성능을 향상시키기 위하여 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있다. 첨가제로는 계면활성제, 금속 이온 봉쇄제, 부식 방지제 등을 사용할 수 있다.
이와 같은 본 발명의 식각 조성물은 실릴 포스페이트 화합물 및 인산을 포함함으로써, 현저하게 높은 산화막에 대한 질화막의 식각 선택비를 나타내므로, 질화막 식각 공정에 이용될 수 있다.
따라서, 식각 공정에 있어서, 산화막의 식각을 최소화하여, EFH를 용이하게 조절할 수 있다. 또한, 질화막의 식각 선택적 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생이 방지되어, 소자 특성을 향상시킬 수 있다.
본 발명의 다른 일 측면에 따른 반도체 소자의 제조방법은 본 발명의 식각 조성물을 이용하여 수행되는 식각 공정을 포함한다.
일 실시예에서, 이러한 식각 공정은 질화막을 식각하는 것을 특징으로 하며, 특히 산화막에 대하여 질화막을 선택적으로 식각하는 것을 특징으로 한다.
질화막은 실리콘 질화막, 예컨대 SiN막, SiON막 등을 포함할 수 있다.
또한, 산화막은 실리콘 산화막, 예컨대 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 적어도 일 이상의 막일 수 있다.
본 발명의 식각 조성물을 이용하는 식각 공정은 당업계에 주지된 습식 식각방법, 예컨대 침지시키는 방법, 분사하는 방법 등에 의하여 이루어질 수 있다.
식각 공정시 공정 온도는 50~300℃의 범위, 바람직하게는 100~200℃의 범위일 수 있으며, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있다.
이와 같이 본 발명의 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법에 따르면, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 가능하다. 또한, 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성을 확보할 수 있다.
따라서, 이러한 방법은 반도체 소자 제조공정에 있어서 산화막에 대하여 질화막의 선택적 식각이 필요한 여러 과정에 효율적으로 적용될 수 있다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자분리공정을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.
이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자분리영역을 노출시킨다.
이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.
도 2b를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학기상증착법(Chemical Vapor Deposition, "CVD") 등을 이용하여 산화막(26)을 형성한 다.
이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, "CMP") 공정을 실시한다.
이어서, 건식 식각을 이용하여 세정공정을 실시한다.
도 2c를 참조하면, 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다.
도 2c에 도시된 바와 같이, 본 발명에 있어서는 산화막에 대한 질화막의 식각 선택비가 높은 고선택비의 식각 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
상기 실시예는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명에 따른 고선택비의 식각 조성물은 디램 소자의 소자분리공정에도 물론 적용가능하다.
도 3a 내지 3f는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 채널 형성공정을 설명하기 위한 공정단면도이다.
도 3a를 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
보다 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.
이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.
여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 실시예에서는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.
이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.
도 3b를 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성공정(도 3c 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 발생할 수 있는 손상을 방지하기 위한 것이다.
도 3c를 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록, 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.
도 3d를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.
도 3e를 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다.
제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.
도 3f를 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다.
본 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이 때, 본 발명에 따른 고선택비의 식각 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실 없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
이후 후속 공정, 예를 들어 플로팅 게이트 형성공정 및 컨트롤 게이트 형성공정 등을 수행하여 플래시 메모리 소자를 형성한다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각 조성물을 이용한 식각 공정을 포함하는 상변화 메모리 소자에서의 다이오드 형성공정을 설명하기 위한 공정단면도이다.
도 4a를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.
이어서, 개구부를 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.
이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은, 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.
이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.
이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.
도 4b를 참조하면, 상기 공정 결과물에 본 발명에 따른 식각 조성물을 이용하는 습식 식각 공정을 실시하여, 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이, 질화막 제거 시에 본 발명에 따른 고선택비의 식각 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.
전술한 공정 외에도, 본 발명의 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법은 특히 질화막의 선택적 제거가 요구되는 공정, 예를 들어, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 요구되는 공정에 효율적으로 적용가능하다.
이하, 실시예 및 비교예를 들어 본 발명을 보다 상세하게 설명할 것이다. 그러나 본 발명이 이에 제한되는 것이 아님은 당업자에게 자명하게 이해될 것이다.
실시예
1 내지 3
하기 표 1에 나타낸 것과 같이 실릴 포스페이트 화합물 및 인산을 조성물 총 중량에 대하여 표시된 각 중량비로 혼합하여, 본 발명에 따른 식각 조성물을 제조하였다. 인산은 85% 수용액을 이용하였다. 이 식각 조성물을 이용하여 157℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하여 표 2에 나타낸다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 산화막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다.
비교예
1 내지 3
비교예 1에서는 인산을 이용하여 157℃의 공정 온도에서 식각 속도 및 선택비를 상기 실시예와 같이 측정하였다. 또한, 비교예 2에서는 인산에 불산 0.05%를 첨가한 혼합물을 이용하여 불산이 첨가된 공정에서 가능한 저온 공정인 130℃의 공정 온도에서 식각 속도 및 선택비를 측정하였고, 비교예 3에서는 비교예 2와 동일한 혼합물을 이용하여 상기 실시예와 동일한 157℃의 공정 온도에서 식각 속도 및 선택비를 측정하였다. 비교예 1 내지 3에서 이용된 인산은 85% 수용액이었다. 비교예 1 내지 3의 평가 결과를 하기 표 3에 나타낸다.
상기 표 2 및 3을 비교하면, 실시예 1 내지 12의 식각 조성물이 비교예 1 내지 3에 비하여 산화막에 대한 질화막의 식각 선택비가 현저히 높은 것을 확인할 수 있다. 따라서, 본 발명에 따른 고선택비의 식각 조성물을 이용하면, 산화막의 식각속도를 조절하여 EEH의 조절을 용이하게 할 수 있으며, 산화막의 막질 손상을 방지할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어, 공정의 안정성 및 신뢰성을 확보할 수 있다.
실시예
13, 14 및
비교예
4
실시예 13 및 14(각각 4% SiOP HSP 및 5% SiOP HSP)에서는, 각각 4중량% 및 5중량%의 실릴 포스페이트 화합물(CH3-Si[O-P(=O)(OH)2]3)을 인산과 혼합하여 혼합 직후(0시간), 및 8시간 경과 후 식각 조성물을 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하였다. 비교예 4((Base PA))에서는, 인산을 이용하여 상기 실시예 13 및 14와 동일하게 질화막 및 산화막에 대한 식각 속도 및 선택비를 평가하였다. 평가는 160℃의 공정 온도에서 이루어졌다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 PSZ막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다. 평가 결과를 하기 표 4 및 도 5에 나타낸다.
표 4 및 도 5로부터 확인할 수 있는 바와 같이, 본 발명의 식각 조성물은 종래 인산을 이용하는 식각 조성물에 비하여 질화막에 대하여 매우 높은 식각 선택비를 나타내었다. 따라서, 이러한 고선택비의 식각 조성물은 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하면서 질화막을 선택적으로 식각함으로써, 소자 특성을 향상시킬 수 있다.
상기 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.
20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막
Claims (17)
- 하기 화학식 1:
[화학식 1]
[상기 식에서, R1은 수소, (C1-C20)알킬 및 (C3-C20)시클로알킬로 이루어진 군으로부터 선택되며,
R2는 수소, OH 및 (C1-C20)알킬로 이루어진 군으로부터 선택되며,
R3는 수소, OH 및 (C2-C20)알케닐로 이루어진 군으로부터 선택되며,
n은 1 ≤ n ≤ 4의 정수이다.]
로 표현되는 실릴 포스페이트(silyl phosphate) 화합물, 인산 및 탈이온수를 포함하는
식각 조성물. - 제1항에 있어서,
상기 식각 조성물은 실릴 포스페이트 화합물 0.01 내지 15중량%, 인산 70 내지 99중량% 및 잔부의 탈이온수를 포함하는
식각 조성물.
- 제1항에 있어서,
계면활성제, 금속 이온 봉쇄제 및 부식 방지제로 이루어진 군으로부터 선택되는 1종 이상의 첨가제를 더 포함하는
식각 조성물.
- 제1항에 있어서,
상기 식각 조성물은 질화막 식각에 이용되는 것을 특징으로 하는
식각 조성물.
- 제1항 내지 제4항 중 어느 한 항의 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법.
- 제5항에 있어서,
상기 식각 공정은 질화막을 식각하는 것을 특징으로 하는
반도체 소자의 제조방법.
- 제6항에 있어서,
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것을 특징으로 하는
반도체 소자의 제조방법.
- 제6항에 있어서,
상기 질화막은 실리콘 질화막을 포함하는
반도체 소자의 제조방법.
- 제6항에 있어서,
상기 질화막 식각 공정은 50~300℃의 온도에서 수행되는 것을 특징으로 하는
반도체 소자의 제조방법. - 제5항에 있어서,
반도체 소자의 소자분리공정에서, 상기 식각 조성물을 이용하여 수행되는 습식 식각 공정을 포함하는
반도체 소자의 제조방법.
- 제10항에 있어서,
기판 상에 질화막을 형성하는 단계;
상기 질화막을 하드마스크로 이용하여 상기 반도체 기판에 트렌치를 형성하는 단계;
상기 트렌치를 매립하도록 산화막을 형성하는 단계;
상기 질화막을 연마정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계;
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조방법.
- 제5항에 있어서,
플래시 메모리 소자의 채널 형성공정에서, 상기 식각 조성물을 이용하여 수행되는 습식 식각 공정을 포함하는
반도체 소자의 제조방법.
- 제12항에 있어서,
기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계;
상기 단계의 공정 결과물 상에 제1 층간 절연막 및 제1 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계;
상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계;
상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계;
트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계;
상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계; 및
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함하는
반도체 소자의 제조방법.
- 제5항에 있어서,
상변화 메모리 소자의 다이오드 형성공정에서, 상기 식각 조성물을 이용하여 수행되는 습식 식각 공정을 포함하는
반도체 소자의 제조방법.
- 제14항에 있어서,
기판 상에 도전 영역을 노출하는 개구부를 갖는 절연구조물을 제공하는 단계;
상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계
상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계;
건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계;
상기 식각 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계; 및
질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함하는
반도체 소자의 제조방법. - 삭제
- 삭제
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