KR101627181B1 - 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

식각용 조성물 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 식각용 조성물 및 이 식각용 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조 방법에 관한 것으로서, 상기 식각용 조성물은 제1 무기산, 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염, 그리고 용매를 포함한다.
상기 식각용 조성물은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 식각용 조성물이다.

Description

식각용 조성물 및 이를 이용한 반도체 소자의 제조방법{COMPOSITION FOR ETCHING AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 식각용 조성물, 특히 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있는 고선택비의 식각용 조성물 및 이 식각용 조성물을 이용한 식각 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 공정에 있어서, 실리콘 산화막(SiO2) 등의 산화막 및 실리콘질화막(SiNx) 등의 질화막은 대표적인 절연막으로 각각 단독으로, 또는 1층 이상의 막들이 교대로 적층되어 사용된다. 또한, 이러한 산화막 및 질화막은 금속 배선 등의 도전성 패턴을 형성하기 위한 하드마스크로도 이용된다.
상기 질화막을 제거하기 위한 습식 식각 공정에서는 일반적으로 인산(phosphoric acid)과 탈이온수(deionized water)의 혼합물이 사용되고 있다. 상기 탈이온수는 식각율 감소 및 산화막에 대한 식각 선택성의 변화를 방지하기 위하여 첨가되는 것이나, 공급되는 탈이온수의 양의 미세한 변화에도 질화막 식각 제거 공정에 불량이 발생하는 문제가 있다. 또한, 인산은 강산으로서 부식성을 가지고 있어 취급에 어려움이 있다.
이를 해결하기 위하여, 종래에는 인산(H3PO4)에 불산(HF) 또는 질산(HNO3) 등을 포함하는 식각용 조성물을 이용하여 질화막을 제거하는 기술이 공지되었으나, 오히려 질화막과 산화막의 식각 선택비를 저해시키는 결과를 초래하였다. 또한, 인산과 규산염, 또는 규산을 포함하는 식각용 조성물을 이용하는 기술도 공지되어 있으나, 규산이나 규산염은 기판에 영향을 미칠 수 있는 파티클을 유발하여 오히려 반도체 제조 공정에 적합하지 못한 문제점이 있다.
도 1a 및 1b는 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다.
먼저 도 1a에 도시된 바와 같이, 기판(10) 상에 터널산화막(11), 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 차례로 형성한 후, 폴리실리콘막(12), 버퍼산화막(13) 및 패드질화막(14)을 선택적으로 식각하여 트렌치를 형성한다. 이어서, 트렌치를 갭필할 때까지 SOD 산화막(15)을 형성한 후, 패드질화막(14)을 연마정지막으로 하여 SOD 산화막(15)에 대해 CMP 공정을 실시한다.
다음으로, 도 1b에 도시된 바와 같이, 인산 용액을 이용한 습식 식각에 의하여 패드질화막(14)을 제거한 후, 세정 공정에 의하여 버퍼산화막(13)을 제거한다. 이로써, 필드 영역에 소자분리막(15A)이 형성된다. 그러나, 이러한 질화막 제거를 위한 습식 식각 공정에서 인산을 이용하는 경우, 질화막과 산화막의 식각 선택비 저하로 인하여 질화막뿐 아니라 SOD 산화막까지 식각되어 유효 산화막 높이(Effective Field Oxide Height, EFH)를 조절하는 것이 어려워진다. 이에 따라 질화막 제거를 위한 충분한 습식 식각 시간을 확보할 수 없거나, 추가적인 공정을 필요로 하게 되며, 변화를 유발하여 소자 특성에 악영항을 미치게 된다.
따라서, 반도체 제조 공정에서 산화막에 대하여 질화막을 선택적으로 식각하면서도 파티클 발생과 같은 문제점을 갖지 않는 고선택비의 식각용 조성물이 요구되는 실정이다.
본 발명은 산화막의 식각율을 최소화하면서 질화막을 선택적으로 제거할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 고선택비의 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 식각용 조성물은 제1 무기산, 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염들, 그리고 용매를 포함한다.
상기 식각용 조성물은 상기 실란 무기산염 0.01 내지 15 중량%, 상기 제1 무기산 70 내지 99 중량% 및 잔부의 용매를 포함할 수 있다.
상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산, 피로인산, 폴리인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 실란 화합물은 하기 화학식 1 내지 2로 표시되는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나일 수 있다.
[화학식 1]
Figure 112015053501981-pat00001
[화학식 2]
Figure 112015053501981-pat00002
상기 화학식 1 내지 2에 있어서, 상기 R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 R5 내지 R10 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 n은 1 내지 10의 정수이다.
상기 제1 무기산은 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 제1 무기산은 인산이고, 상기 식각용 조성물은 황산을 첨가제로 더 포함할 수 있다.
상기 제2 무기산과 상기 실란 화합물을 반응시켜 상기 실란 무기산염을 제조하는 반응은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃에서 반응시키는 것일 수 있다.
상기 실란 무기산염을 제조하는 반응에서 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부를 반응시키는 것일 수 있다.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함할 수 있다.
상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함할 수 있다.
상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 1 이상일 수 있다.
상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 무한대일 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함한다.
상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이며, 상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행될 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 질화막을 형성하는 단계, 하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 산화막을 형성하는 단계, 상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계, 상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계, 상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계, 상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계, 상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함할 수 있다.
상기 반도체 소자의 제조 방법은 구체적으로 기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계, 상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계, 상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계, 건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계, 상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고 질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함할 수 있다.
본 발명에 따른 식각용 조성물은 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.
또한, 본 발명의 식각용 조성물을 이용하면 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
따라서, 본 발명은 산화막에 대하여 질화막의 선택적 제거가 요구되는 반도체 제조 공정, 예를 들어 플래시 메모리 소자의 소자 분리 공정, 3D 플래시 메모리 소자의 파이프 채널(pipe channel) 형성 공정, 상변화 메모리의 다이오드 형성 공정 등과 같은 다양한 공정에 광범위하게 적용되어, 공정 효율을 향상시킬 수 있다.
도 1a 및 1b는 종래 기술에 따른 플래시 메모리 소자의 소자 분리 공정을 나타내는 공정 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 파이프 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 5는 본 발명의 실시예 1에서 제조된 실란 무기산염의 핵자기공명(NMR) 데이터를 나타내는 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예를 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 탄소수 1 내지 10의 알킬기는 1 내지 10개의 탄소 원자를 갖는, 직쇄 또는 가지 달린 비-사이클릭 포화 탄화수소를 나타내고, 탄소수 1 내지 10의 알콕시기는 한개 이상의 에테르기, 및 1 내지 10개의 탄소 원자를 갖는 직쇄 또는 가지달린 비-사이클릭 탄화수소를 나타낸다.
본 발명의 일 실시예에 따른 식각용 조성물은 제1 무기산, 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염들, 그리고 용매를 포함한다.
상기 실란 무기산염은 산화막의 식각 속도를 조절하여 유효 산화막 높이(Effective Field Oxide Height, EFH) 조절을 용이하게 할 수 있다.
상기 실란 무기산염들은 상기 제2 무기산과 상기 실란 화합물을 반응시켜 제조된다. 상기 실란 무기산염들은 상기 제2 무기산과 상기 실란 화합물을 반응시켜 제조됨에 따라, 단일한 화학식 구조가 아니라 다양한 화학식 구조를 가지는 실란 무기산염들이 혼합된 것이다.
상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산, 피로인산, 폴리인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있고, 바람직하게 황산, 질산, 인산일 수 있다.
상기 실란 화합물은 하기 화학식 1 내지 2로 표시되는 화합물 및 이들의 조합으로 이루어진 군에서 선택되는 어느 하나일 수 있다.
[화학식 1]
Figure 112015053501981-pat00003
상기 화학식 1에 있어서, 상기 R1 내지 R4는 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이다.
상기 할로겐 원자는 플루오르기, 클로로기, 브롬기, 또는 요오드기일 수 있고, 바람직하게 플루오르기 또는 클로로기일 수 있다.
구체적으로, 상기 화학식 1로 표시되는 화합물은 할로 실란 또는 알콕시 실란 화합물일 수 있다.
상기 할로 실란 화합물은 트리메틸클로로실란, 트리에틸클로로실란, 트리프로필클로로실란, 트리메틸플루오로실란, 트리에틸플루오로실란, 트리프로필플루오로실란, 디메틸디클로로실란, 디에틸디클로로실란, 디프로필디클로로실란, 디메틸디플루오로실란, 디에틸디플루오로실란, 디프로필디플루오로실란, 에틸트리클로로실란, 프로필트리클로로실란, 메틸트리플루오로실란, 에틸트리플루오로실란, 프로필트리플루오로실란 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
상기 알콕시 실란 화합물은 테트라메톡시실란(TMOS), 테트라프로폭시실란, 메틸트리메톡시실란(MTMOS), 메틸트리에톡시실란(MTEOS), 메틸트리프로폭시실란, 에틸트리메톡시실란, 에틸트리에톡시실란, 에틸트리프로폭시실란, 프로필트리메톡시실란(PrTMOS), 프로필트리에톡시실란(PrTEOS), 프로필트리프로폭시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디메틸디프로폭시실란, 디에틸디메톡시실란, 디에틸디에톡시실란, 디에틸디프로폭시실란, 디프로필디메톡시실란, 디프로필디에톡시실란, 디프로필디프로폭시실란, 트리메틸메톡시실란, 트리메틸에톡시실란, 트리메틸프로폭시실란, 트리에틸메톡시실란, 트리에틸에톡시실란, 트리에틸프로폭시실란, 트리프로필메톡시실란, 트리프로필에톡시실란, 트리프로필프로폭시실란, 3-클로로프로필트리메톡시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, [3-(2-아미노에틸)아미노프로필]트리메톡시실란, 3-머캅토프로필트리메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-아크릴옥시프로필트리메톡시실란 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나일 수 있다.
[화학식 2]
Figure 112015053501981-pat00004
상기 화학식 2에 있어서, 상기 R5 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R5 내지 R10 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이고, 상기 n은 1 내지 10의 정수이다.
상기 할로겐 원자는 플루오르기, 클로로기, 브롬기, 또는 요오드기일 수 있고, 바람직하게 플루오르기 또는 클로로기일 수 있다.
구체적으로, 상기 화학식 2로 표시되는 화합물은 클로로디메틸실록시-클로로디메틸실란, 클로로디에틸실록시-클로로디메틸실란, 디클로로메틸실록시-클로로디메틸실란, 디클로로에틸실록시-클로로디메틸실란, 트리클로로실록시-클로로디메틸실란, 플루오로디메틸실록시-클로로디메틸실란, 디플루오로메틸실록시-클로로디메틸실란, 트리플루오로실록시-클로로디메틸실란, 메톡시디메틸실록시-클로로디메틸실란, 디메톡시디메틸실록시-클로로디메틸실란, 트리메톡시실록시-클로로디메틸실란, 에톡시디메틸실록시-클로로디메틸실란, 디에톡시메틸실록시-클로로디메틸실란, 트리에톡시실록시-클로로디메틸실란, 클로로디메틸실록시-디클로로메틸실란, 트리클로로실록시-디클로로메틸실란, 클로로디메틸실록시-트리클로로실란, 디클로로메틸실록시-트리클로로실란 또는 트리클로로실록시-트리클로로실란 등일 수 있다.
상기 실란 무기산염은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃, 바람직하게 50 내지 200℃의 온도로 반응시킨다. 이 때, 공기 및 수분을 제거하면서 실시할 수 있다. 상기 반응 온도가 20℃ 미만인 경우 상기 실란 화합물이 결정화 되거나 낮은 반응 속도로 인해 상기 실란 화합물이 기화될 수 있고, 300℃를 초과하는 경우 상기 제2 무기산이 증발될 수 있다.
상기 제2 무기산과 상기 실란 화합물은 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부, 바람직하게 0.01 내지 30 중량부를 반응시킬 수 있다. 상기 실란 화합물의 반응량이 0.01 중량부 미만인 경우 상기 실란 화합물의작은 함량비로 인해 선택비 구현이 어려울 수 있고, 50 중량부를 초과하는 경우 상기 실란 화합물의 석출되거나, 비정형 구조가 생성될 수 있다.
상기 반응시에 발생하는 휘발성 부산물은 감압하에서 증류에 의하여 제거될 수 있다. 상기 반응의 생성물을 정제하여 상기 실란 무기산염을 분리한 후 이를 상기 식각용 조성물에 첨가할 수도 있고, 상기 반응 생성물을 정제 없이 상기 식각용 조성물에 첨가하는 것도 가능하다.
상기 반응은 비프로톤성 용제의 존재하 또는 부존재하에서 실시할 수 있는데, 비프로톤성 용제를 사용하는 경우에는 10013mbar로 120℃ 까지의 끓는점 또는 비등 범위를 가지는 용제 또는 용제 혼합물을 바람직하게 사용할 수 있다. 상기 용제로는 디옥산, 테트라하이드로푸란, 디에틸 에테르, 디이소프로필 에테르, 디에틸렌글리콜디 메틸 에테르； 염소화 탄화수소, 예를 들면 디클로로 메탄, 트리클로로 메탄, 테트라 클로로 메탄, 1,2-디클로로에탄, 트리클로로 에틸렌； 탄화수소, 예를 들면 펜탄, n-헥산, 헥산 이성체 혼합물, 헵탄, 옥탄, 벤진, 석유 에테르, 벤젠, 톨루엔, 크실렌； 케톤, 예를 들면 아세톤, 메틸 에틸 케톤, 디이소프로필 케톤, 메틸 이소부틸 케톤(MIBK)； 에스테르, 예를 들면 에틸 아세테이트, 부틸 아세테이트, 프로필 프로피오네이트, 에틸 부틸레이트에틸 이소부티레이트, 이황화 탄소 및 니트로벤젠 또는 이들의 용제의 혼합물일 수 있다.
[화학식 3-1]
Figure 112015053501981-pat00005
[화학식 3-2]
Figure 112015053501981-pat00006
[화학식 3-3]
Figure 112015053501981-pat00007
[화학식 3-4]
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[화학식 3-5]
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[화학식 3-6]
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[화학식 3-7]
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[화학식 4-1]
Figure 112015053501981-pat00012
[화학식 4-2]
Figure 112015053501981-pat00013
[화학식 4-3]
Figure 112015053501981-pat00014
[화학식 4-4]
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[화학식 4-5]
Figure 112015053501981-pat00016
[화학식 4-6]
Figure 112015053501981-pat00017
[화학식 4-7]
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[화학식 5-1]
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[화학식 5-2]
Figure 112015053501981-pat00020
[화학식 5-3]
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[화학식 5-4]
Figure 112015053501981-pat00022
[화학식 5-5]
Figure 112015053501981-pat00023
[화학식 5-6]
Figure 112015053501981-pat00024
[화학식 5-7]
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상기 화학식 3-1 내지 3-7, 4-1 내지 4-7 및 5-1 내지 5-7에서, 상기 R1-1 내지 R1-8은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 할로겐 원자는 플루오르기, 클로로기, 브롬기, 또는 요오드기일 수 있고, 바람직하게 플루오르기 또는 클로로기일 수 있다.
상기 실란 무기산염의 함량은 상기 식각용 조성물 전체 중량에 대하여 0.01 내지 15 중량%, 바람직하게 0.5 내지 15 중량%, 더욱 바람직하게 1 내지 15 중량%, 보다 더 바람직하게 3 내지 7 중량%일 수 있다. 상기 실란 무기산염의 함량이 0.01 중량% 미만인 경우 질화막에 대한 높은 식각 선택비를 얻을 수 없으며, 15 중량%를 초과하는 경우 함량 증가에 따른 더 이상의 효과 상승을 기대하기 어렵고 오히려 파티클 발생 등의 문제가 생길 수도 있다.
이때, 상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 1 이상, 예를 들어 200 : 1, 200 : 5, 200 : 10 등일 수 있고, 상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 무한대일 수 있다. 상기 식각용 조성물은 상기와 같이 산화막에 대한 질화막의 식각 선택비가 높은 특징을 가지므로, 산화막의 식각속도를 조절하여, EFH를 용이하게 조절할 수 있다.
상기 제1 무기산은 질화막을 식각하는 식각제로서 첨가되는 것이며, 상기 질화막을 식각할 수 있는 것이면 어느 것이나 사용 가능하다. 예를 들면 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 혼합물로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있다.
바람직하게, 상기 산화막에 대한 상기 질화막의 식각 선택비를 얻기 위하여 상기 제1 무기산은 인산을 사용할 수 있다. 상기 인산은 상기 식각용 조성물 내에 수소 이온을 제공하여 식각을 촉진시키는 역할을 할 수 있다. 상기 제1 무기산으로 상기 인산을 사용하는 경우, 상기 식각용 조성물은 황산을 첨가제로 더 포함할 수 있다. 상기 황산은 상기 인산을 제1 무기산으로 포함하는 식각용 조성물의 끓는점을 상승시켜 질화막 식각에 도움을 줄 수 있다.
상기 제1 무기산의 함량은 상기 식각용 조성물 총 중량에 대하여 70 내지 99 중량%, 바람직하게 70 내지 90 중량%, 더욱 바람직하게 75 내지 85 중량%일 수 있다. 상기 제1 무기산이 70 중량% 미만으로 포함되는 경우 질화막이 용이하게 제거되지 않을 수 있고 파티클 발생 우려가 있으며, 99 중량%를 초과하여 포함되는 경우 질화막에 대한 높은 선택비를 얻을 수 없다.
상기 식각용 조성물은 상술한 성분들을 제외한 함량으로 용매를 포함할 수 있다. 상기 용매는 구체적으로 물 또는 탈이온수 등일 수 있다.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함할 수 있다. 상기 식각용 조성물이 상기 암모늄계 화합물을 더 포함하는 경우 상기 식각용 조성물을 장기간 사용에도 에칭 속도 저하 및 선택도 변화가 발생하지 않으며, 식각 속도를 일정하게 유지하는 효과가 있다.
상기 암모늄계 화합물이 0.01 중량% 미만으로 첨가되는 경우 장기간 사용시 선택도를 유지하는 효과가 감소하고, 20 중량% 초과로 첨가되는 경우 질화막과 실리콘 산화막의 식각 속도가 변화하게 되어 선택도가 변화될 수 있다.
상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염에서 선택되는 어느 하나 또는 둘 이상의 혼합물인 것을 사용할 수 있다. 또한, 상기 암모늄계 화합물은 상기 화합물에 한정되는 것은 아니고 암모늄 이온을 갖고 있는 모든 화합물을 포함한다. 예를 들어, 상기 암모늄계 화합물은 NH4와 HCl을 함께 사용할 수도 있다.
상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함할 수 있다. 상기 불소계 화합물이 0.01 중량% 미만으로 첨가되는 경우 질화막의 식각 속도가 작아져 질화막 제거가 용이하지 않을 수 있으며, 1 중량%을 초과하는 경우 질화막의 식각 속도가 크게 향상되지만, 산화막 또한 식각되는 단점이 있다.
상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄에서 선택되는 어느 하나 또는 둘 이상의 혼합물인 것을 사용할 수 있다. 보다 바람직하게는 불화수소암모늄을 사용하는 것이 장기간 사용시 선택도 유지하기 때문에 좋다.
한편, 상기 식각용 조성물은 식각 성능을 향상시키기 위하여 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있다. 첨가제로는 계면활성제, 금속 이온 봉쇄제, 부식 방지제 등을 사용할 수 있다.
상기 식각용 조성물은 상기 실란 무기산염을 포함함으로써, 현저하게 높은 산화막에 대한 질화막의 식각 선택비를 나타내므로, 질화막 식각 공정에 이용될 수 있다.
따라서, 식각 공정에 있어서, 산화막의 식각을 최소화하여, EFH를 용이하게 조절할 수 있다. 또한, 질화막의 식각 선택적 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하를 방지하고, 파티클 발생이 방지되어, 소자 특성을 향상시킬 수 있다.
본 발명의 다른 일 실시예에 따른 반도체 소자의 제조 방법은 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함한다.
일 실시예에서, 이러한 식각 공정은 질화막을 식각하는 것을 특징으로 하며, 특히 산화막에 대하여 질화막을 선택적으로 식각하는 것을 특징으로 한다.
상기 질화막은 실리콘 질화막, 예컨대 SiN막, SiON막 등을 포함할 수 있다.
또한, 상기 산화막은 실리콘 산화막, 예컨대 SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 적어도 일 이상의 막일 수 있다.
상기 식각용 조성물을 이용하는 식각 공정은 당업계에 주지된 습식 식각 방법, 예컨대 침지시키는 방법, 분사하는 방법 등에 의하여 이루어질 수 있다.
상기 식각 공정시 공정 온도는 50 내지 300℃, 바람직하게 100 내지 200℃의 범위일 수 있으며, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있다.
이와 같이 상기 식각용 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법에 따르면, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 가능하다. 또한, 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성을 확보할 수 있다.
따라서, 이러한 방법은 반도체 소자 제조 공정에 있어서 산화막에 대하여 질화막의 선택적 식각이 필요한 여러 과정에 효율적으로 적용될 수 있다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 소자 분리 공정을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 기판(20) 상에 터널산화막(21), 폴리실리콘막(22), 버퍼산화막(23) 및 패드질화막(24)을 차례로 형성한다.
이어서, 포토 및 식각 공정을 통해, 패드질화막(24), 버퍼산화막(23), 폴리실리콘막(22) 및 터널산화막(21)을 선택적으로 식각하여, 기판(20)의 소자 분리 영역을 노출시킨다.
이어서, 패드질화막(24)을 마스크로 이용하여 노출된 기판(20)을 선택적으로 식각하여 표면으로부터 소정 깊이를 갖는 트렌치(25)를 형성한다.
도 2b를 참조하면, 트렌치(25)를 갭필할 때까지 기판(20)의 전면에 화학 기상 증착법(Chemical Vapor Deposition, CVD) 등을 이용하여 산화막(26)을 형성한다.
이어서, 패드질화막(24)을 연마정지막으로 하여 산화막(26)에 대해 화학적 기계적 평탄화(Chemical Mechanical Polishing, CMP) 공정을 실시한다.
이어서, 건식 식각을 이용하여 세정 공정을 실시한다.
도 2c를 참조하면, 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 패드질화막(24)을 선택적으로 제거한 후, 세정 공정에 의하여 버퍼산화막(23)을 제거한다. 이로써, 필드 영역에 소자분리막(26A)이 형성된다.
도 2c에 도시된 바와 같이, 본 발명에 있어서는 산화막에 대한 질화막의 식각 선택비가 높은 고선택비의 식각용 조성물을 이용함으로써 STI 패턴에 갭필된 산화막의 식각은 최소화하면서 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 이에 따라 유효 산화막 높이(EFH)를 용이하게 제어할 수 있고, 산화막 손상이나 식각에 의한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
상기 실시예는 플래시 메모리 소자에 대하여 설명되었으나, 본 발명에 따른 고선택비의 식각용 조성물은 디램 소자의 소자 분리 공정에도 물론 적용 가능하다.
도 3a 내지 3f는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 플래시 메모리 소자의 채널 형성 공정을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 기판(30) 상에 파이프 채널 형성을 위한 질화막(32)이 매립된 파이프 게이트 전극막(31)을 형성한다. 파이프 게이트 전극막(31)을 이루는 제1 및 제2 도전막(31A 및 31B)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
보다 구체적으로, 기판(30) 상에 제1 도전막(31A)을 형성하고, 제1 도전막(31A) 상에 질화막을 증착하고 이 질화막을 패터닝하여 파이프 채널 형성을 위한 질화막(32)을 형성한 후, 질화막(32)에 의하여 드러나는 제1 도전막(31A) 상에 제2 도전막(31B)을 형성한다. 이 제1 및 제2 도전막(31A 및 31B)이 파이프 게이트 전극막(31)을 이룬다.
이어서, 상기 공정 결과물 상에 수직 방향으로 적층되는 복수개의 메모리 셀 형성을 위하여 제1 층간절연막(33) 및 제1 게이트 전극막(34)을 교대로 적층한다. 이하, 설명의 편의를 위하여, 제1 층간절연막(33) 및 제1 게이트 전극막(34)이 교대로 적층된 구조물을 셀 게이트 구조물(CGS)이라 하기로 한다.
여기서, 제1 층간절연막(33)은 복수층의 메모리 셀 간 분리를 위한 것으로, 예를 들어, 산화막을 포함할 수 있고, 제1 게이트 전극막(34)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 본 실시예에서는 6층의 제1 게이트 전극막(34)이 도시되어 있으나, 이에 한정되는 것은 아니다.
이어서, 셀 게이트 구조물(CGS)을 선택적으로 식각하여 질화막(32)을 노출시키는 한 쌍의 제1 및 제2 홀(H1, H2)을 형성한다. 제1 및 제2 홀(H1, H2)은 메모리 셀의 채널 형성을 위한 공간이다.
도 3b를 참조하면, 제1 및 제2 홀(H1, H2) 내에 매립되는 질화막(35)을 형성한다. 이 질화막(35)은 후술하는 트렌치 형성 공정(도 3c 참조)에서 제1 및 제2 홀(H1, H2)에 의하여 제1 게이트 전극막(34)이 노출되어 있는 경우 발생할 수 있는 발생할 수 있는 손상을 방지하기 위한 것이다.
도 3c를 참조하면, 복수층의 제1 게이트 전극막(34)이 제1 및 제2 홀(H1, H2) 별로 분리되도록, 한 쌍의 제1 및 제2 홀(H1, H2) 사이의 셀 게이트 구조물(CGS)을 선택적으로 식각하여 트렌치(S)를 형성한다.
도 3d를 참조하면, 트렌치(S) 내에 매립되는 희생막(36)을 형성한다.
도 3e를 참조하면, 상기 공정 결과물 상에, 선택 트랜지스터의 형성을 위하여 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)을 순차적으로 형성한다. 이하, 설명의 편의를 위하여, 제2 층간절연막(37), 제2 게이트 전극막(38) 및 제2 층간절연막(37)의 적층 구조물을 선택 게이트 구조물(SGS)이라 한다.
제2 층간절연막(37)은 예를 들어, 산화막을 포함할 수 있고, 제2 게이트 전극막(38)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
이어서, 선택 게이트 구조물(SGS)을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀(H1, H2)에 매립된 질화막(35)을 노출시키는 제3 및 제4 홀(H3, H4)을 형성한다. 제3 및 제4 홀(H3, H4)은 선택 트랜지스터의 채널이 형성될 영역이다.
도 3f를 참조하면, 제3 및 제4 홀(H3, H4)에 의하여 드러나는 질화막(35) 및 그 하부의 질화막(32)을 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정에 의하여 선택적으로 제거한다.
본 공정 결과, 메모리 셀의 채널막이 형성될 한 쌍의 셀 채널 홀(H5, H6)과, 셀 채널 홀(H5, H6) 하부에 배치되어 이들을 상호 연결시키는 파이프 채널 홀(H7)이 형성된다. 이 때, 본 발명에 따른 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거하여, 프로파일의 손실 없이 파이프 채널을 정확하게 형성할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
이후 후속 공정, 예를 들어 플로팅 게이트 형성 공정 및 컨트롤 게이트 형성 공정 등을 수행하여 플래시 메모리 소자를 형성한다.
도 4a 및 4b는 본 발명의 다른 일 실시예에 따른 식각용 조성물을 이용한 식각 공정을 포함하는 상변화 메모리 소자에서의 다이오드 형성 공정을 설명하기 위한 공정 단면도이다.
도 4a를 참조하면, 기판(40) 상에 도전 영역(41)을 노출하는 개구부를 갖는 절연구조물이 제공된다. 도전 영역(41)은 예컨대 n+ 불순물 영역일 수 있다.
이어서, 개구부를 일부 매립하도록 폴리실리콘막(42)을 형성한 후, 불순물을 이온 주입하여 다이오드를 형성한다.
이어서, 폴리실리콘막(42) 상부에 티타늄실리사이드막(43)을 형성한다. 티타늄실리사이드막(43)은, 티타늄막을 형성한 후 폴리실리콘막(42)과 반응하도록 열처리함으로써 형성될 수 있다.
이어서, 티타늄실리사이드막(43) 상부에 티타늄질화막(44) 및 질화막(45)을 순서대로 형성한다.
이어서, 하드마스크를 이용한 건식 식각 공정을 수행하여 형성된 다이오드 사이의 고립된 공간에 산화막(46)을 형성한 후, CMP 공정을 수행하여 각각 분리된 하부전극의 1차 구조를 형성한다.
도 4b를 참조하면, 상기 공정 결과물에 본 발명에 따른 식각용 조성물을 이용하는 습식 식각 공정을 실시하여, 상부의 질화막(45)을 선택적으로 제거한다. 이와 같이, 질화막 제거 시에 본 발명에 따른 고선택비의 식각용 조성물을 이용함으로써, 산화막의 손실 없이 충분한 시간 동안 질화막을 완전하게 선택적으로 제거할 수 있다. 또한, 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하여, 소자 특성을 향상시킬 수 있다.
이어서, 질화막(45)이 제거된 공간에 티타늄을 증착하여 하부전극을 형성한다.
전술한 공정 외에도, 본 발명의 식각용 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법은 특히 질화막의 선택적 제거가 요구되는 공정, 예를 들어, 질화막과 산화막이 교대로 적층되거나 혼재되어 있는 경우 질화막에 대한 선택적 식각이 요구되는 공정에 효율적으로 적용 가능하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
[ 실시예 1 내지 15: 식각용 조성물의 제조]
하기 표 1에 나타낸 것과 같이 실란 무기산염 및 인산을 조성물 총 중량에 대하여 표시된 각 중량비로 혼합하여, 식각용 조성물을 제조하였다. 제1 무기산은 85% 수용액을 이용하였다.
실시예 제1 무기산 실란 무기산염
인산 함량
(중량%)		 실란 무기산염 함량
(중량%)		 실란 화합물 제2 무기산 제2 무기산과 실란 화합물의 중량비 반응 온도(℃)
1 85 1 상기 화학식 1에서 R1은 메틸이고, R2 내지 R4는 클로로기인 화합물 인산 20:100 70
2 83 1 상기 화학식 1에서 R1 내지 R4는 에톡시기인 화합물 인산 5:100 90
3 84 1 상기 화학식 1에서 R1은 메틸이고, R2 내지 R4는 클로로기인 화합물 황산 10:100 70
4 83 1 상기 화학식 1에서 R1 내지 R4는 에톡시기인 화합물 황산 20:100 40
5 83 1 상기 화학식 1에서 R1은 메틸이고, R2 내지 R4는 클로로기인 화합물 질산 10:100 50
6 85 3 상기 화학식 1에서 R1 내지 R4는 에톡시기인 화합물 질산 10:100 40
도 5는 상기 실시예 1에서 제조된 실란 무기산염의 핵자기공명(NMR) 데이터를 나타내는 그래프이다. 상기 도 5를 참고하면, 상기 화학식 1에서 R1은 메틸이고, R2 내지 R4는 클로로기인 화합물과 제2 무기산인 인산이 반응하여 실란 무기산염이 제조되었음을 확인할 수 있다. 또한, 상기 도 5에서 11.1364 ppm 내지 11.4053 ppm에서의 피크가 단일 물질에서 볼 수 있는 폭이 좁은 피크(sharp peak)가 아니라, 폭이 넓은 피크(broad peak)가 관찰되는 것으로 보아 본 발명의 제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염은 단일한 화학식 구조가 아니라 다양한 화학식 구조를 가지는 실란 무기산염들이 혼합된 것임을 알 수 있다.
[ 실험예 1: 제조된 식각용 조성물의 선택비 측정]
상기 제조된 식각용 조성물을 이용하여 157℃의 공정 온도에서 질화막 및 산화막에 대한 식각을 실시하고, 박막 두께 측정 장비인 엘립소미터(NANO VIEW, SEMG-1000)를 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하여 표 2에 나타내었다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 산화막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다.
실시예 공정온도(℃) 질화막 식각속도
(Å/min)		 산화막 식각속도(Å/min) 선택비
ThOx 1 ) LP-TEOS2 ) BPSG3 ) LP-TEOS BPSG
1 157 58.24 0.30 0.21 0.76 277.33 76.63
2 157 58.73 0.26 0.18 1.08 326.28 54.38
3 157 58.21 0.29 0.22 0.93 264.59 62.59
4 157 58.27 0.70 0.11 0.89 529.73 65.47
5 157 58.91 0.30 0.122 0.86 482.87 68.50
6 157 58.81 0.25 0.07 1.14 840.14 51.59
1) ThO: 열산화막(thermal oxide)
2) LP-TEOS: Low Pressure Tetra Ethyl Ortho Silicate 막
3) BPSG: Borophosphate Silicate Glass 막
[ 비교예 1 내지 3: 식각용 조성물의 제조]
비교예 1에서는 인산을 이용하여 157℃의 공정 온도에서 식각 속도 및 선택비를 상기 실시예와 같이 측정하였다. 또한, 비교예 2에서는 인산에 불산 0.05%를 첨가한 혼합물을 이용하여 불산이 첨가된 공정에서 가능한 저온 공정인 130℃의 공정 온도에서 식각 속도 및 선택비를 측정하였고, 비교예 3에서는 비교예 2와 동일한 혼합물을 이용하여 상기 실시예와 동일한 157℃의 공정 온도에서 식각 속도 및 선택비를 측정하였다. 비교예 1 내지 3에서 이용된 인산은 85% 수용액이었다. 비교예 1 내지 3의 평가 결과를 하기 표 3에 나타내었다.
식각용 조성물 공정온도(℃) 질화막 식각속도
(Å/min)		 산화막 식각속도(Å/min) 선택비
ThOx LP-TEOS BPSG LP-TEOS BPSG
비교예 1 인산 157 61.32 1.1 13.19 9.85 4.64 6.23
비교예 2 인산+불산(0.05 중량%) 130 15.44 0 2.3 1.03 6.71 14.99
비교예 3 인산+불산(0.05 중량%) 157 76.12 5.67 32.14 20.48 2.36 3.71
상기 표 2 및 3을 비교하면, 실시예의 식각 조성물이 비교예 1 내지 3에 비하여 산화막에 대한 질화막의 식각 선택비가 현저히 높은 것을 확인할 수 있다. 따라서, 본 발명에 따른 고선택비의 식각 조성물을 이용하면, 산화막의 식각속도를 조절하여 EFH의 조절을 용이하게 할 수 있으며, 산화막의 막질 손상을 방지할 수 있다. 또한, 종래 문제시되었던 파티클 발생을 방지할 수 있어, 공정의 안정성 및 신뢰성을 확보할 수 있다.
[ 실험예 2: 시간 경과에 따른 선택비 변화 측정]
실시예 1 및 2에서 제조된 식각용 조성물에 대하여 인산과 혼합 직후(0시간), 및 8시간 경과 후 식각 조성물을 이용하여 질화막 및 산화막에 대한 식각 속도 및 선택비를 측정하였다. 비교예 4에서는, 인산을 이용하여 상기 실시예와 동일하게 질화막 및 산화막에 대한 식각 속도 및 선택비를 평가하였다.
평가는 160℃의 공정 온도에서 이루어졌다. 식각 속도는 각 막을 300초 동안 식각한 후, 각 막의 식각 처리 전의 막 두께와 식각 처리 후의 막 두께의 차이를 식각 시간(분)으로 나누어 산출한 수치이며, 선택비는 PSZ막 식각 속도에 대한 질화막 식각 속도의 비를 나타낸다. 평가 결과를 하기 표 4에 나타내었다.
질화막 식각속도
(Å/min)		 산화막 식각속도(Å/min) 선택비(질화막/PSZ)
PSZ1 ) BPSG
실시예 1 0 시간 58.24 0.67 0.76 86.92
8 시간 후 58.24 0.67 0.76 86.92
실시예 2 0 시간 58.73 0.52 0.73 112.94
8 시간 후 58.73 0.52 0.73 112.94
비교예 4 0 시간 60 15 90 < 4
8 시간 후 60 15 90 < 4
1) PSZ: Polysilazane 막
상기 표 4를 참조하면, 실시예에서 제조된 식각용 조성물은 종래 인산을 이용하는 식각 조성물에 비하여 질화막에 대하여 매우 높은 식각 선택비를 나타내었다. 따라서, 이러한 고선택비의 식각 조성물은 질화막 제거 시에 산화막의 막질 손상이나 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하면서 질화막을 선택적으로 식각함으로써, 소자 특성을 향상시킬 수 있음을 알 수 있다.
상기 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.
20, 30, 40: 기판 21: 터널산화막
22: 폴리실리콘막 23: 버퍼산화막
24: 패드질화막 25: 트렌치
26: 산화막 26A: 소자분리막
31: 파이프 게이트 전극막 32, 35: 질화막
36: 희생막 33: 제1 층간절연막
34: 제1 게이트 전극막 37: 제2 층간절연막
38: 제2 게이트 전극막 41: 도전 영역
42: 폴리실리콘막 43: 티타늄실리사이드막
44: 티타늄질화막 45: 질화막
46: 산화막

Claims (17)

  1. 제1 무기산,
    제2 무기산과 실란 화합물을 반응시켜 제조된 실란 무기산염들, 그리고
    용매
    를 포함하며,
    상기 제2 무기산은 황산, 발연 황산, 질산, 인산, 무수 인산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나이고,
    상기 실란 화합물은 하기 화학식 1로 표시되는 화합물인 것인 식각용 조성물.
    [화학식 1]
    Figure 112015110723598-pat00026

    (상기 화학식 1에 있어서,
    상기 R1 내지 R4은 각각 독립적으로 수소 원자, 할로겐 원자, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 알콕시기 및 탄소수 6 내지 30의 아릴기로 이루어진 군에서 선택되는 어느 하나이고, 상기 R1 내지 R4 중 적어도 어느 하나는 할로겐 원자 또는 탄소수 1 내지 10의 알콕시기이다)
  2. 제1항에 있어서,
    상기 식각용 조성물은 상기 실란 무기산염 0.01 내지 15 중량%, 상기 제1 무기산 70 내지 99 중량% 및 잔부의 용매를 포함하는 것인 식각용 조성물.
  3. 제1항에 있어서,
    상기 제1 무기산은 황산, 질산, 인산, 규산, 불산, 붕산, 염산, 과염소산 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.
  4. 제3항에 있어서,
    상기 제1 무기산은 인산이고,
    상기 식각용 조성물은 황산을 첨가제로 더 포함하는 것인 식각용 조성물.
  5. 제1항에 있어서,
    상기 제2 무기산과 상기 실란 화합물을 반응시켜 상기 실란 무기산염을 제조하는 반응은 상기 제2 무기산에 상기 실란 화합물을 첨가한 후, 20 내지 300℃에서 반응시키는 것인 식각용 조성물.
  6. 제1항에 있어서,
    상기 실란 무기산염을 제조하는 반응에서 상기 제2 무기산과 상기 실란 화합물을 상기 제2 무기산 100 중량부에 대하여 상기 실란 화합물 0.001 내지 50 중량부를 반응시키는 것인 식각용 조성물.
  7. 제1항에 있어서,
    상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 암모늄계 화합물을 0.01 내지 20 중량%로 더 포함하는 것인 식각용 조성물.
  8. 제7항에 있어서,
    상기 암모늄계 화합물은 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염, 암모늄불산염 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.
  9. 제1항에 있어서,
    상기 식각용 조성물은 상기 식각용 조성물 전체에 대하여 불소계 화합물을 0.01 내지 1 중량%로 더 포함하는 것인 식각용 조성물.
  10. 제9항에 있어서,
    상기 불소계 화합물은 불화수소, 불화암모늄, 불화수소암모늄 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나인 것인 식각용 조성물.
  11. 제1항에 있어서,
    상기 실란 무기산염의 함량이 0.7 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 1 이상인 것인 식각용 조성물.
  12. 제1항에 있어서,
    상기 실란 무기산염의 함량이 1.4 중량% 이상인 경우, 상기 식각용 조성물의 질화물 식각 속도(Å/min) 200에 대한 산화물 식각 속도(Å/min)는 무한대인 것인 식각용 조성물.
  13. 제1항에 따른 식각용 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 공정은 산화막에 대하여 질화막을 선택적으로 식각하는 것이며,
    상기 질화막 식각 공정은 50 내지 300℃의 온도에서 수행되는 것인 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    기판 상에 질화막을 형성하는 단계,
    하드 마스크를 이용하여 상기 질화막에 트렌치를 형성하는 단계,
    상기 트렌치를 매립하도록 산화막을 형성하는 단계,
    상기 질화막을 연마 정지막으로 하여 상기 질화막이 노출될 때까지 화학적 기계적 평탄화 공정을 실시하는 단계, 그리고
    상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계를 포함하는
    반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    기판 상에 파이프 채널 형성을 위한 제1 질화막이 매립된 파이프 게이트 전극막을 형성하는 단계,
    상기 단계의 공정 결과물 상에 층간 절연막 및 게이트 전극막이 교대로 적층된 셀 게이트 구조물을 형성하는 단계,
    상기 셀 게이트 구조물을 선택적으로 식각하여 제1 질화막을 노출시키도록 형성된 한 쌍의 제1 및 제2 홀 내에 매립되는 제2 질화막을 형성하는 단계,
    상기 셀 게이트 구조물을 선택적으로 식각하여 복수층의 상기 제1 게이트 전극막을 일 방향으로 분리시키는 트렌치를 형성하는 단계,
    상기 트렌치가 형성된 결과물 상에 선택 트랜지스터 형성을 위한 제2 층간 절연막 및 제2 게이트 전극막을 포함하는 선택 게이트 구조물을 형성하는 단계,
    상기 선택 게이트 구조물을 선택적으로 식각하여 한 쌍의 제1 및 제2 홀 내에 매립된 제2 질화막을 노출시키는 제3 및 제4 홀을 형성하는 단계, 그리고
    상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 제3 및 제4 홀에 의하여 드러나는 제1 질화막 및 그 하부의 제2 질화막을 제거하는 단계를 포함하는
    반도체 소자의 제조 방법.
  17. 제13항에 있어서,
    기판 상에 도전 영역을 노출하는 개구부를 갖는 절연 구조물을 제공하는 단계,
    상기 개구부 내에 도전 영역에 접하는 다이오드를 형성하는 단계,
    상기 다이오드 상부에, 티타늄실리사이드막, 티타늄질화막 및 질화막을 순서대로 형성하는 단계,
    건식 식각 공정에 의하여 형성된 다이오드 사이의 고립된 공간에 산화막을 형성한 후, 화학적 기계적 평탄화 공정을 수행하는 단계,
    상기 식각용 조성물을 이용하여 습식 식각 공정에 의하여 상기 질화막을 제거하는 단계, 그리고
    질화막이 제거된 공간에 티타늄을 증착하여 하부전극을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
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