KR20210119639A - 실리콘 질화막 식각 조성물 - Google Patents

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Abstract

본 발명은 실리콘 질화막 식각 조성물에 관한 것으로, 보다 구체적으로 인산, 및 아마이드계 화합물 및 시클로우레아계 화합물에서 선택되는 화합물,을 포함함으로써, 실리콘 질화막을 실리콘 산화막 대비 안정적으로 식각할 수 있음과 동시에 목적에 따라 이의 선택비를 다양하게 조절할 수 있으며, 소자 특성에 악영향을 미치는 파티클 발생 또는 약액의 변색등의 문제점을 유발하지 않는 안정적인 식각이 가능한 실리콘 질화막용 식각 조성물, 이를 이용한 실리콘 질화막의 식각방법 및 반도체 소자의 제조방법에 관한 것이다.

Description

실리콘 질화막 식각 조성물{SILICON NITRIDE LAYER ETCHING COMPOSITION}
본 발명은 실리콘 질화막을 빠르고 선택적으로 식각할 수 있는 액체 조성물에 관한 것이다. 더욱 상세하게는 실리콘 산화막과 실리콘 질화막으로 이루어진 절연막 또는 실리콘 산화막 위에 적층된 실리콘 질화막을 식각함에 있어서, 실리콘 질화막의 식각속도 및 실리콘 산화막 대비 실리콘 질화막의 식각 선택비가 높고 장기간의 사용에도 식각성능의 저하나 불용성의 입자 형성 문제를 유발하지 않는 고 효율의 습식 식각 조성물에 관한 것이다.
실리콘 산화막(SiO2) 및 실리콘 질화막(SiNx)은 반도체 제조 공정에서 사용되는 대표적인 절연막으로, 각각 단독으로 사용되거나 또는 1층 이상의 실리콘 산화막과 실리콘 질화막이 교대로 적층되어 사용되기도 한다.
반도체소자 제조공정에서 절연층으로 사용되는 실리콘 질화막은 주로 화학기상증착(Chemical vapor deposition, CVD) 공정을 통해 제조되며, 식각공정을 통해서 제거된다.
종래 실리콘 질화막의 식각 공정에는 주로 인산(Phosphoric acid) 수용액이 이용되어 왔다. 그러나 순수한 인산 수용액을 단독으로 사용할 경우에는 실리콘 산화막 대비 실리콘 질화막의 선택비가 20 내지 30 정도로 비교적 낮아 필연적으로 실리콘 산화막도 일정부분 식각되기 때문에 각종 불량이 발생할 확률이 높다. 또한 순수한 인산용액 하에서는 식각공정 중 실리콘 질화막과 인산과의 반응에 의해 생성되는 H2SiO3 및 Si(OH)4가 충분히 안정화되지 못하기 때문에 이들 물질들은 쉽게 자체 축합하여 불용성 입자를 형성하기도 하고 실리콘 산화막에 흡착하여 이상성장의 원인이 되기도 한다. 또한, 인산 수용액내의 H2SiO3 및 Si(OH)4의 농도가 지속적으로 높아지게 되면, 실리콘 질화막의 식각속도는 르샤틀리에(Le Chatelier)의 원리에 의해 현저하게 감소될 수 있다.
순수 인산 수용액을 식각액으로 사용하는 경우 상기의 문제점을 해결하고 식각 성능을 향상시키기 위한 새로운 조성의 습식용 식각 조성물의 개발이 필요하다.
KR 10-1627181 B1 KR 10-1539374 B1
본 발명의 목적은 실리콘 산화막과 실리콘 질화막으로 이루어진 절연막을 식각함에 있어서, 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각할 수 있는 안정적인 습식용 식각 조성물을 제공하는 것이다.
상세하게, 본 발명은 식각 처리시간이 증가하거나 반복적인 식각 공정 후에도, 실리콘 질화막에 대한 식각속도 및 실리콘 산화막 대비 식각 선택비의 변화가 작은 안정한 실리콘 질화막 식각 조성물을 제공하는 것이다.
보다 상세하게, 본 발명은 식각 진행 시 불용성 입자 발생 및 약액의 변색 등의 문제점을 유발하지 않으면서 실리콘 질화막을 선택적으로 식각할 수 있는 안정한 식각 조성물을 제공하는 것이다.
본 발명의 또 다른 목적은 상술된 실리콘 질화막 식각 조성물을 이용하여, 실리콘 질화막을 선택적으로 식각하는 방법 및 반도체 소자의 제조방법을 제공하는 것이다.
본 발명자들은 기존 인산계 식각 용액의 단점을 극복하기 위하여 다양한 시도를 행한 결과 인산계 식각용액에 아마이드계 화합물, 시클로우레아계 화합물 또는 이들의 조합을 소량 첨가하는 경우 실리콘 산화막에 대한 실리콘 질화물의 식각 선택비가 현저히 증가하고 장시간 반복 사용 후에도 식각 용액의 안정성이 크게 개선된다는 사실을 발견하고 본 발명을 완성하게 되었다. 이를 위해, 본 발명에서는 인산계 식각 용액에 하기 화학식1 및 화학식2 로 표시되는 아마이드계 화합물, 및 화학식3으로 표시되는 시클로우레아계 화합물,에서 선택되는 하나 이상의 화합물을 식각 조성물 총량에 대해 0.005 내지 10 중량% 첨가함으로써, 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하기 위한 식각 조성물이 제공이 제공된다.
[화학식1]
Figure pat00001
[화학식2]
Figure pat00002
[화학식3]
Figure pat00003
[상기 화학식1, 화학식2 및 화학식3에서,
R1은 C1-C2알킬이고;
R2, R4 및 R5는 각각 독립적으로 수소, C1-C5알킬 또는 히드록시C1-C5알킬이고;
R3 및 R6는 각각 독립적으로 수소, C1-C5알킬, C1-C5히드록시C1-C5알킬, 아미노(*-NH2) 또는 C1-C5알킬아미노이고;
n은 1 내지 4에서 선택되는 정수이다.]
본 발명의 일 실시예에 따른 식각 조성물은 상기 화학식2 및 화학식3에서, 상기 R2 내지 R6 은 각각 독립적으로 수소 또는 C1-C5알킬이고; 상기 n은 1 또는 2의 정수인 화합물을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 상기 화학식2의 화합물을 포함하는 것일 수 있으며, 상기 화학식2의 화합물은 N-메틸-2-피롤리디논, N-히드록시에틸-2-피롤리디논, 2-피롤리디논, 2-피페리돈, N-메틸-2-피페리돈 및 1,5-디메틸-2-피롤리디논 등에서 선택되는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 상기 화학식3의 화합물을 포함하는 것일 수 있으며, 상기 화학식3의 화합물은 2-이미다졸리돈, 1,3-디메틸-2-이미다졸리돈, 4-메틸이미다졸리딘-2-온, 테트리히드로-2(1H)-피리미디논, 1,3-디메틸-1,3-디아지난-2-온 및 1,3-디메틸올-2-이미다졸리디논 등에서 선택되는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 반복적인 식각 공정 후의 식각속도 감소율이 하기 관계식1을 만족하는 것일 수 있다.
[관계식1]
△ERDSiNx ≤ 1%
[상기 관계식1에서,
△ERDSiNx은 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이다.]
본 발명의 일 실시예에 따른 식각 조성물은 2회 이상의 재사용, 즉 반복적인 식각 공정 후에도 상기 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율(△ERDSiNx)이 0.8%이하를 만족하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 식각 조성물의 160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min이상이고, 160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 30.0 이상 만족하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 실리콘계 화합물을 더 포함하는 것일 수 있다. 이와 같은 조성을 만족하는 식각 조성물의 160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min이상이고, 160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 300.0 이상을 만족하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 100℃ 이상의 고온 식각을 위한 것일 수 있다.
또한, 본 발명에서는 상술한 식각 조성물을 이용하여 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 방법이 제공된다.
또한, 본 발명에서는 상술한 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법이 제공된다.
본 발명에 따른 실리콘 질화막 식각 조성물은 실리콘 산화막의 식각을 효율적으로 억제할 수 있으며, 실리콘 산화막 대비 실리콘 질화막의 식각 선택비를 크게 향상시킬 수 있다. 또한, 목적에 따라 그 식각 선택비를 다양하게 조절할 수 있음은 물론이고, 300 이상의 높은 선택비로 실리콘 질화막을 안정적으로 식각할 수 있는 효과가 있다.
또한, 본 발명의 실리콘 질화막 식각 조성물은 고온의 산 조건에서도 매우 안정적인 조성을 유지할 수 있으며, 고온으로 가열된 인산이 상기 실리콘 산화막을 식각하지 못하도록 하면서, 부반응을 막아 파티클의 발생 및 약액의 변색없이 실리콘 질화막을 선택적으로 식각할 수 있도록 한다. 따라서, 본 발명에 따른 실리콘 질화막 식각 조성물은 실리콘 질화막 식각 시 실리콘 산화막의 막질 손상이나 실리콘 산화막의 식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하면서도 약액의 변색없이 실리콘 질화막을 선택적으로 식각함으로써, 반도체 소자 특성 저하를 방지하여 신뢰성 높은 반도체 소자를 제공할 수 있다는 이점을 제공한다.
또한, 본 발명에 따른 실리콘 질화막 식각 조성물은 식각 처리시간이 증가하거나 반복적인 식각 공정에 사용됨에도, 실리콘 질화막에 대한 식각속도 및 식각 선택비의 변화가 적어 실리콘 질화막에 대한 안정적인 식각특성의 구현이 가능하다. 또한, 높은 식각 선택비를 목적하는 경우에도 안정적으로 높은 식각 선택성을 유지할 수 있어, 궁극적으로 실리콘 질화막을 선택적으로 식각하기 위한 반도체 제조공정에서의 생산성을 향상시킬 수 있다는 이점을 제공한다.
또한, 본 발명에 따른 실리콘 질화막 식각 조성물은 보관 안정성은 물론 경시 안정성이 우수하고, 반복적인 사용 또는 장기간의 보관 중에도 불구하고 실리콘 질화막에 대한 일정한 식각속도 및 식각 선택비를 유지할 수 있다.
또한, 본 발명에 따른 실리콘 질화막 식각 조성물을 식각 공정 및 반도체 제조 공정에 이용하면 실리콘 산화막의 막질 손상이나 실리콘 산화막을 식각함으로 인한 전기적 특성 저하를 효과적으로 방지하고, 파티클 발생을 방지하여, 반도체 소자 특성을 향상시킬 수 있다.
이하, 본 발명에 대하여 보다 구체적으로 설명한다. 이때 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
또한 본 명세서에서 사용되는 단수 형태는 문맥에서 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 의도할 수 있다.
또한 본 명세서에서 특별한 언급 없이 사용된 단위는 중량을 기준으로 하며, 일 예로 % 또는 비의 단위는 중량% 또는 중량비를 의미하고, 중량%는 달리 정의되지 않는 한 전체 조성물 중 어느 하나의 성분이 조성물 내에서 차지하는 중량%를 의미한다.
또한 본 명세서에서 사용되는 수치 범위는 하한치와 상한치와 그 범위 내에서의 모든 값, 정의되는 범위의 형태와 폭에서 논리적으로 유도되는 증분, 이중 한정된 모든 값 및 서로 다른 형태로 한정된 수치 범위의 상한 및 하한의 모든 가능한 조합을 포함한다. 일례로서 수치값이 100 내지 10,000이고, 구체적으로 500 내지 5,000으로 한정된 경우 500 내지 10,000 또는 100 내지 5,000의 수치범위도 본 발명의 명세서에 기재된 것으로 해석되어야 한다. 본 발명의 명세서에서 특별한 정의가 없는 한 실험 오차 또는 값의 반올림으로 인해 발생할 가능성이 있는 수치범위 외의 값 역시 정의된 수치범위에 포함된다.
본 명세서의 용어, "포함한다" "구비한다", "함유한다", "가진다" 또는 "특징으로 한다" 등의 표현과 등가의 의미를 가지는 개방형 기재이며, 추가로 열거되어 있지 않은 요소, 재료 또는 공정을 배제하지 않는다.
본 명세서의 용어, "실질적으로"는 특정된 요소, 재료 또는 공정과 함께 열거되어 있지 않은 다른 요소, 재료 또는 공정이 발명의 적어도 하나의 기본적이고 신규한 기술적 사상에 허용할 수 없을 만큼의 현저한 영향을 미치지 않는 양으로 존재할 수 있는 것을 의미한다.
본 명세서의 용어, "식각 선택비(ESiNx/ESiO2)"는 실리콘 산화막의 식각속도(ESiO2) 대비 실리콘 질화막의 식각속도(ESiNx)의 비를 의미한다. 또한, 실리콘 산화막의 식각속도가 거의 0에 가까워지거나 식각 선택비의 수치가 큰 경우, 실리콘 질화막을 선택적으로 식각할 수 있음을 의미한다.
본 명세서의 용어, "식각 선택비의 변화"은 동일한 실리콘 질화막 식각 조성물을 이용하여 2회 이상 식각 공정을 반복 수행하는 경우, 초기 식각 선택비 대비 식각 선택비의 차이에 대한 절대값을 의미한다.
본 명세서의 용어, "식각속도 감소율(Etch rate drift, △ERD)"는 동일한 실리콘 질화막 식각 조성물을 이용하여 2회 이상 식각 공정을 반복 수행하는 경우, 초기 식각속도 대비 식각속도의 변화율을 의미한다. 일반적으로 식각 공정을 반복 수행함에 따라 식각능, 즉 식각속도가 감소되는 경향을 보임에 따라 감소율이라 정의하며, 변화율 역시 동일한 의미로 해석됨은 물론이다. 구체적으로, 식각속도 감소율(△ERD)는 하기 식 1로부터 유도될 수 있다.
[식 1]
△ERD = [1 - {(n 회 이상 식각 공정을 반복 수행 시 식각속도) / (초기 식각속도)}] Х 100
(상기 식에서, n은 2 이상의 자연수이다.)
본 명세서의 용어, "CA-CB"는 "탄소수가 A 이상이고 B 이하"인 것을 의미하고, 용어 "A 내지 B"는 "A 이상이고 B 이하"인 것을 의미한다.
본 명세서 내에 사용된 바와 같이, R기를 설명하는 맥락에서 사용될 경우 용어 "독립적으로"는, 대상 R기가, 동일하거나 상이한 아래 첨자 또는 위 첨자를 함유하는 다른 R기에 대해 독립적으로 선택될 뿐만 아니라, 또한 그 동일한 R기의 임의의 추가적인 종에 대해 독립적으로 선택됨을 의미하는 것으로 이해하여야 한다. 예를 들어 식 MR1 x(NR2R3)(4-x)(여기서 x는 2 또는 3임)에서, 2 개 또는 3 개의 R1 기는, 서로 또는 R2 또는 R3와 동일할 수 있으나, 그럴 필요는 없다. 또한, 달리 구체적으로 명시되지 않는 한, R기의 값은 상이한 식에서 사용될 경우 서로 독립적인 것으로 이해하여야 한다.
본 명세서의 용어, "알킬"은 탄소 및 수소 원자만으로 구성된 직쇄 또는 분쇄 포화 탄화수소 1가 기를 의미하는 것으로, 구체적으로 메틸, 에틸, n-프로필, 이소프로필, n-부틸, 이소부틸, t-부틸, n-펜틸, n-헥실 등을 포함하지만 이에 한정되지는 않는다.
본 명세서의 용어, "알킬아미노"는 *-NRa1Ra2 의미하며, 상기 Ra1 및 Ra2중 하나는 알킬이고, 나머지 하나는 수소 또는 알킬인 것일 수 있다. 즉, 상기 알킬아미노는 모노알킬아미노 또는 디알킬아미노를 포함하는 기재일 수 있으며, 상기 알킬은 각 화학식에서 정의하는 바와 같다.
본 명세서의 용어, "히드록시"는 *-OH를 의미한다.
본 명세서의 용어, "히드록시메틸"및 "히드록시에틸"은 각각 -CH2OH와 -CH2CH2OH를 의미한다.
본 발명은 종래의 실리콘 질화막 식각 조성물의 문제점을 인식하고 연구를 심화한 결과, 인산에 저분자량의 아마이드계 화합물, 시클로아마이드계 화합물, 시클로우레아계 화합물 또는 이들의 조합을 첨가제로 사용함에 따라 안정된 식각 특성의 구현은 물론 높은 식각 선택비의 구현 및 안정적인 유지가 가능하고, 파티클 발생을 효과적으로 방지할 수 있는 실리콘 질화막 식각 조성물을 제공할 수 있음을 확인하고 본 발명을 완성하였다.
상술한 바와 같이, 본 발명에 따르면 실리콘 질화막에 대한 안정적인 식각의 구현이 가능하고, 고온 안정성으로 인하여 반복적인 재사용에도 실리콘 질화막에 대한 식각속도가 장기간 유지되며, 향상된 실리콘 질화막의 식각 선택비의 구현이 가능하고, 반도체 소자 특성에 악영향을 미치는 파티클 발생 등의 문제점을 갖지 않는 실리콘 질화막 식각 조성물을 제공할 수 있다. 이에, 실리콘 질화막의 선택적 제거가 요구되는 다양한 반도체 공정에 사용되어, 공정 중 불량을 초래하는 파티클 발생이나 식각속도 저하 등을 효과적으로 방지하여, 실리콘 질화막에 대한 선택적이고도 균일한 식각을 가능케 할 수 있다.
이하, 본 발명에 대하여 구체적으로 설명한다.
상술한 바와 같이, 본 발명은 실리콘 산화막의 막질 손상이나 실리콘 산화막의 과식각을 야기하지 않음과 동시에 실리콘 질화막에 대한 선택적인 식각이 안정적으로 수행될 수 있는 새로운 조성의 식각 조성물을 제공한다. 즉, 본 발명에 따른 식각 조성물은 실리콘 질화막용 식각 조성물일 수 있다.
구체적으로, 본 발명에 따른 식각 조성물은 총 중량을 기준으로, 30 내지 95 중량%의 인산; 0.005 내지 10 중량%의 하기 화학식1, 화학식2 및 화학식3으로 표시되는 화합물에서 선택되는 하나이상의 화합물 및 잔량의 물을 포함하는 것일 수 있다.
[화학식 1]
Figure pat00004
[화학식 2]
Figure pat00005
[화학식 3]
Figure pat00006
[상기 화학식 1, 화학식 2 및 화학식 3에서,
R1은 C1-C2알킬이고;
R2, R4 및 R5 은 각각 독립적으로 수소, C1-C5알킬 또는 히드록시C1-C5알킬이고;
R3 및 R6는 각각 독립적으로 수소, C1-C5알킬, C1-C5히드록시C1-C5알킬, 아미노(*-NH2) 또는 C1-C5알킬아미노이고;
n은 1 내지 4에서 선택되는 정수이다.]
이와 같은 조성을 만족함에 따라, 본 발명에 따른 식각 조성물은 실리콘 질화막은 물론 실리콘 산화막에 대한 식각속도를 안정적으로 유지할 수 있다. 또한, 이와 같은 식각특성으로 실리콘 질화막을 선택적으로 제거해야 하는 반도체 공정에 유용하게 적용될 수 있을 뿐 아니라 경제적인 이점 또한 제공할 수 있어 좋다. 특히, 저분자량의 아마이드계 화합물, 시클로아마이드계 화합물, 시클로우레아계 화합물 또는 이들의 조합을 첨가제로 포함함에 따라 식각특성의 안정성을 현저히 향상시킬 수 있음을 확인하였다.
또한, 본 발명에 따른 식각 조성물은 실리콘계 화합물을 더 포함함에 따라 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비를 크게 향상시킬 수 있음을 확인하였다. 나아가, 본 발명에 따른 식각 조성물은 실리콘 질화막에 대한 높은 식각 선택비에도 불구하고 반복되는 식각 공정 중에도 식각속도의 감소율이 낮고, 파티클 발생 없이 실리콘 질화막을 선택적으로 식각할 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 아마이드계 화합물은 상기 화학식1 에서, 상기 R1은 메틸 또는 에틸이고, 상기 n은 1 내지 3의 정수인 화합물을 포함하는 것일 수 있다. 좋게는 상기 n이 1 또는 2의 정수인 것일 수 있다.
일 예로, 상기 식각 조성물은 상기 화학식1의 화합물을 포함하는 것일 수 있으며, 구체적인 일 예로는 아세트아마이드(Acetamide)를 포함하는 것일 수 있다.
일 예로, 상기 식각 조성물은 아세트아마이드와 프로파나미드(Propanamide)를 동시에 포함하거나, 아세트아마이드와 상기 화학식2 및 화학식3의 화합물에서 선택되는 화합물과의 조합일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 시클로아마이드계 화합물은 상기 화학식2에서, 상기 R2는 수소 또는 C1-C5알킬이고, 상기 R3은 수소, C1-C5알킬, 히드록시C1-C5알킬, 아미노(*-NH2) 또는 C1-C5알킬아미노이고, 상기 n은 1 내지 4에서 선택되는 정수인 화합물을 포함하는 것일 수 있다.
일 예로, 상기 화학식2에서, 상기 R2 및 R3은 각각 독립적으로 수소 또는 C1-C5알킬이고; 상기 n은 1 또는 2의 정수인 화합물일 수 있다.
일 예로, 상기 식각 조성물은 상기 화학식2의 화합물을 포함하는 것일 수 있으며, 구체적인 일 예로는 N-메틸-2-피롤리디논, N-히드록시에틸-2-피롤리디논, 2-피롤리디논, 2-피페리돈, N-메틸-2-피페리돈 및 1,5-디메틸-2-피롤리디논 등에서 선택되는 하나 또는 둘 이상의 화합물을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 시클로우레아계 화합물은 상기 화학식3에서, 상기 R4 및 R5는 각각 독립적으로 수소 또는 C1-C5알킬이고, 상기 R6은 수소, C1-C5알킬, 히드록시C1-C5알킬, 아미노(*-NH2) 또는 C1-C5알킬아미노이고, 상기 n은 1 내지 4에서 선택되는 정수인 화합물을 포함하는 것일 수 있다.
일 예로, 상기 화학식3에서, 상기 R4 내지 R6은 각각 독립적으로 수소 또는 C1-C5알킬이고, 상기 n은 1 또는 2의 정수인 것일 수 있다.
일 예로, 상기 식각 조성물은 상기 화학식3의 화합물을 포함하는 것일 수 있으며, 구체적인 일 예로는 2-이미다졸리돈, 1,3-디메틸-2-이미다졸리돈, 4-메틸이미다졸리딘-2-온, 테트리히드로-2(1H)-피리미디논, 1,3-디메틸-1,3-디아지난-2-온 및 1,3-디메틸올-2-이미다졸리디논 등에서 선택되는 하나 또는 둘 이상의 화합물을 포함하는 것일 수 있다.
본 발명에 따른 식각 조성물은 보다 안정적인 실리콘 질화막의 식각속도의 구현은 물론 실리콘 산화막의 식각속도 감소율에 탁월한 효과를 발휘하는 측면에서 상기 화학식1, 화학식2 및 화학식3으로 표시되는 화합물에서 선택되는 하나이상의 화합물을 포함하는 것이 바람직하지만, 이에 제한되는 것은 아니다.
본 발명의 구체적인 제1 양태는, 인산, 상기 화학식1로 표시되는 아마이드계 화합물 및 잔량의 물을 포함하는 것일 수 있다.
본 발명의 구체적인 제2 양태는, 인산, 상기 화학식2로 표시되는 시클로아마이드계 화합물 및 잔량의 물을 포함하는 것일 수 있다.
본 발명의 구체적인 제3 양태는, 인산, 상기 화학식3으로 표시되는 시클로우레아계 화합물 및 잔량의 물을 포함하는 것일 수 있다.
본 발명의 구체적인 제4 양태는, 인산, 상기 화학식1 및 화학식2로 표시되는 화합물에서 선택되는 하나 또는 둘이상의 아마이드계 화합물과 상기 화학식3으로 표시되는 화합물에서 선택되는 하나 또는 둘이상의 화합물을 포함하는 시클로우레아계 화합물 및 잔량의 물을 포함하는 것일 수 있다. 또한, 상술한 제3 양태 또는 제4 양태가 식각속도 감소율의 변화에 가장 바람직할 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 본 발명에 따른 식각 조성물은 안정적인 식각 특성을 구현한다. 구체적으로, 본 발명에 따른 식각 조성물은 반복적인 식각 공정 후 실리콘 질화막에 대한 식각속도 감소율이 하기 관계식1을 만족하는 것일 수 있다.
[관계식1]
△ERDSiNx ≤ 1.0%
[상기 관계식1에서,
△ERDSiNx은 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이다.]
본 발명의 일 실시예에 따른 식각 조성물은 2회 이상의 재사용, 즉 반복적인 식각 공정 후에도 상기 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율(△ERDSiNx)이 0.9%이하를 만족하는 것일 수 있다. 상기 △ERDSiNx은, 구체적으로 0.8%이하, 보다 구체적으로 0.7%를 만족하는 것일 수 있다.
나아가, 본 발명에 따른 식각 조성물은 상기 관계식1을 만족함과 동시에 하기 관계식2를 만족하는 것일 수 있다.
[관계식2]
△ERDSiO2 ≤ 5.0%
[상기 관계식2에서,
△ERDSiO2은 실리콘 산화막에 대한 초기 식각속도 대비 식각속도 감소율이다.]
본 발명의 일 실시예에 따른 식각 조성물은 2회 이상의 재사용, 즉 반복적인 식각 공정 후에도 상기 실리콘 산화막에 대한 초기 식각속도 대비 식각속도 감소율(△ERDSiO2)이 3.0%이하를 만족하는 것일 수 있다. 상기 △ERDSiO2은, 구체적으로 2.5%이하를 만족하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 식각 조성물의 160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min이상이고, 160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 30.0 이상을 만족하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물은 고온의 반도체 식각 공정 중 식각 조성물이 우수한 안정성을 가져 식각속도 및 식각 선택비의 변화가 적은 측면에서, 구체적으로 인산 60 내지 90중량%; 상기 화학식1 내지 화학식3으로 표시되는 화합물에서 선택되는 하나 이상의 화합물 0.05 내지 10중량%; 및 잔량의 물을 포함할 수 있으며, 보다 구체적으로 상기 인산 75 내지 90중량%, 상기 화학식1 내지 화학식3으로 표시되는 화합물에서 선택되는 하나 이상의 화합물 0.1 내지 5중량% 및 잔량의 물을 포함하는 것일 수 있으며, 가장 구체적으로 상기 인산 80 내지 90중량%; 상기 화학식1 내지 화학식3으로 표시되는 화합물에서 선택되는 하나 이상의 화합물 0.5 내지 1 중량% 및 잔량의 물을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 잔량의 물은 특별히 한정되는 것은 아니나, 구체적으로는 증류수 또는 탈이온수(deionized water: DIW)일 수 있으며, 보다 구체적으로는 반도체 공정용 탈이온수로서, 비저항 값이 18 ㏁·㎝ 이상인 것일 수 있다.
상술된 범위를 만족하는 실리콘 질화막 식각 조성물은 식각 공정에 사용 시, 실리콘 질화막을 매우 안정적으로 식각할 수 있는 효과를 나타내며, 반복적인 식각 공정 후에도 실리콘 질화막에 대한 안정적인 식각 속도 및 식각 선택성을 유지할 수 있고, 파티클을 발생하지 않는 등 식각 공정 중 불리함이 없어 바람직할 수 있다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 실리콘 질화막에 대한 고선택비를 위해, 실리콘계 화합물을 더 포함하는 것일 수 있다. 이와 같은 조성을 만족하는 식각 조성물의 160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min 이상이고, 160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 300 이상을 만족하는 것일 수 있다.
일 예로, 본 발명에 따른 식각 조성물은 160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 구체적으로는 350이상, 보다 구체적으로는 400이상, 가장 구체적으로는 700 내지 1,000을 만족하는 것일 수 있다. 특히, 시아노기를 포함하는 실리콘계 화합물을 포함하는 경우, 보다 높은 실리콘 질화막에 대한 식각 선택비를 구현하는 측면에서 좋다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 실리콘계 화합물은 할로겐, 히드록시, 알콕시 등의 치환기를 포함하는 것이라면 제한되지 않고 사용될 수 있으며, 향상된 실리콘 질화막에 대한 식각 선택비의 구현과 함께 안정적인 식각특성을 구현하기 위한 측면에서, 하나 이상의 실리콘계 화합물을 포함할 수 있다.
본 발명의 일 실시예에 따른 식각 조성물에 있어서, 상기 실리콘계 화합물은 상기 식각 조성물 총 중량에 대하여, 0.001 내지 10중량%로 포함될 수 있으며, 구체적으로는 0.01 내지 5중량%, 보다 구체적으로는 0.01 내지 1중량%로 포함될 수 있다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 고온 안정성이 우수하다. 이로 인하여 식각 공정시 하부 금속막 등의 손상 및 실리콘 산화막의 식각을 효율적으로 억제할 수 있고, 인산과 반응하여 형성된 메타규산(H2SiO3)에 의한 기판의 불량을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 경시 안정성이 우수하다. 구체적으로, 본 발명에 따른 식각 조성물은 식각 공정에 반복적으로 사용되는 경우더라도 상술된 식각 성능을 안정적으로 유지할 수 있음은 물론 약액의 변색를 야기하지 않아 이에 따른 불량을 줄일 수 있다.
이에, 본 발명의 일 실시예에 따른 식각 조성물은 100℃ 이상의 고온 식각에 안정적인 식각 특성을 나타낼 수 있음은 물론 이물질인 실리콘 디옥사이드(SiO2) 석출과 같은 파티클의 발생을 방지함으로서 기판의 불량 없이 실리콘 질화막이 선택적으로 식각될 수 있게 한다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 식각 특성을 향상시키기 위하여 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있으며, 상기 임의의 첨가제로는 계면활성제, 산화방지제, 부식방지제 등을 사용할 수 있다. 상기 첨가제는 상기 식각 조성물 총 중량에 대하여, 각각 0.01 내지 2 중량%로 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 계면활성제는 식각된 잔사를 제거하기 위하여 사용되는 것으로, 본 발명의 실리콘 질화막 식각 조성물에 용해되는 것이면 제한 없이 사용할 수 있다.
상기 산화방지제 및 부식방지제는 식각 공정 시 반도체 소자 재료로 사용되는 금속 또는 금속화합물의 부식을 방지하고자 사용되는 것으로, 상기 산화방지제 및 부식방지제로는 업계에서 사용되는 것이면 제한없이 사용 가능하고, 일 예로, 아졸류 화합물, 아민류 화합물, 산류 화합물 및 다가 알코올류 화합물로 이루어진 화합물로부터 선택된 1종 이상을 사용할 수 있다.
또한, 상기 임의의 첨가제로는 불소계 화합물 및 암모늄계 화합물 등에서 선택되는 하나 또는 둘이상의 혼합물을 사용할 수 있다. 상기 불소계 화합물 첨가 시, 실리콘 질화막에 대한 식각속도를 높여줄 수 있으며, 반복 사용됨에도 실리콘 질화막에 대한 식각속도 및 식각 선택비의 변화가 적을 수 있다. 또한, 상기 암모늄계 화합물 첨가 시, 장시간 사용 시에도 식각속도의 저하 및 선택비의 변화가 적으며, 식각속도를 일정하게 유지할 수 있다.
상기 불소계 화합물의 비한정적인 일 예로는 불화수소, 불화암모늄, 중불화암모늄 및 테트라플루오로붕산 등에서 선택되는 어느 하나 또는 둘이상의 혼합물일 수 있으나, 이에 제한되는 것은 아니다.
상기 암모늄계 화합물의 비한정적인 일 예로는 암모니아수, 암모늄클로라이드, 암모늄아세트산, 암모늄인산염, 암모늄과옥시이황산염, 암모늄황산염 및 암모늄불산염 등에서 선택되는 어느 하나 또는 둘이상의 혼합물일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 인산 외 추가의 제2 무기산을 더 포함할 수도 있다. 상기 제2 무기산 첨가시, 식각공정 중 발생되는 파티클을 억제하거나 식각 부산물을 안정화하는데 도움을 줄 수 있다.
상기 제2 무기산의 비한정적인 일 예로는 황산, 질산, 염산, 붕산 및 과염소산 등에서 선택되는 어느 하나 또는 둘이상의 혼합물일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 식각 조성물은 통상적으로 공지된 방법에 의해서 제조가 가능하며, 반도체 공정용의 순도를 가지는 것이 바람직하다.
본 발명의 일 실시예에 따른 식각 조성물은 실리콘 질화막과 실리콘 산화막이 혼재하는 경우, 실리콘 산화막에 대하여 식각 영향을 거의 끼치지 않으면서 실리콘 질화막을 선택적으로 빠르게 식각하므로, 실리콘 질화막에 대한 선택성을 갖는다. 또한, 본 발명에 따른 식각 조성물은 목적에 따라 다양한 선택비를 갖도록 유용하게 조성 및 조성비를 변경하여 사용될 수 있다. 특히, 실리콘계 화합물을 더 포함하여 극히 향상된 실리콘 질화막에 대한 선택비를 구현할 수 있다.
또한, 본 발명의 일 실시예에 따른 식각 조성물은 우수한 안정성으로, 반도체 공정의 고온에서도 매우 안정하다. 또한, 상기 식각 조성물을 여러번 재사용 시에도 실리콘 질화막에 대한 식각속도 변화율이 낮고, 약액의 변색을 유발되지 않아 공정효율을 높일 수 있고, 경제적이다.
본 발명의 일 실시예에 따른 식각 조성물은 실리콘 질화막에 대한 식각속도가 현저함은 물론 실리콘 산화막 대비 실리콘 질화막에 대한 식각 선택비가 탁월하다. 또한, 파티클 발생 및 약액의 변색을 실질적으로 유발하지 않아 기판 불량을 막을 수 있고, 실리콘 질화막 식각속도가 유지될 수 있으며, 우수한 반도체 소자 특성을 구현할 수 있다.
또한, 본 발명은 상술한 식각 조성물을 이용하여 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 방법을 제공한다.
또한, 본 발명은 상술한 식각 조성물을 이용하여 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 식각 공정을 포함하는 반도체 소자의 제조방법을 제공한다.
상기 실리콘 질화막은 SiN막, SiON막 및 도핑된 SiN막(doped SiN layer) 등을 포함할 수 있으며, 게이트 전극 등의 형성 시 절연막으로 주로 사용되는 막질을 의미하나, 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하기 위한 목적을 가지는 기술분야라면 제한되지 않고 사용될 수 있다.
또한, 상기 실리콘 산화막은 당업계에서 통상적으로 사용되는 실리콘 산화막이라면 제한되지 않으며, 일 예로, SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LP-TEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide) 및 O3-TEOS(O3-Tetra Ethyl Ortho Silicate) 등에서 선택되는 적어도 하나 이상의 막일 수 있다. 하지만 이는 구체적인 일 예일 뿐, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각방법 및 이를 포함하는 반도체 소자의 제조방법은 실리콘 질화막과 실리콘 산화막이 혼재하는 경우 실리콘 질화막에 대하여 선택적으로 빠르고 안정적으로 식각할 수 있고, 식각 후 파티클이 발생하지 않아 반도체 소자를 제조하는데 있어 불량 문제를 최소화 할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각방법 및 이를 포함하는 반도체 소자의 제조방법은 고온 안정성을 가진 본 발명에 따른 식각 조성물의 사용으로 인하여, 고온으로 가열된 인산이 실리콘 산화막을 식각하는 문제를 효과적으로 억제할 수 있다. 따라서, 실리콘 산화막의 식각에 의한 파티클이 발생하지 않아 기판 불량을 막을 수 있으며, 실리콘 질화막을 선택적으로 식각하여 우수한 반도체 소자 특성을 구현할 수 있다.
본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각방법은 당업계에서 통상적으로 사용되는 방법에 따라 수행될 수 있으며, 일 예로, 기판을 식각 조성물 용액에 침지하는 방법 또는 분사(spray)방법 등에 따라 수행될 수 있다. 상기 방법은 100℃이상의 공정 온도에서 수행될 수 있으며, 구체적으로는 100 내지 500℃, 보다 구체적으로는 100 내지 300℃의 공정 온도에서 수행될 수 있으며, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각방법은 기판 상에 형성되는 실리콘 산화막, 실리콘 질화막, 포토레지스트막 등이 혼재하는 경우 파티클 문제를 유발하지 않고, 실리콘 산화막에 대하여 실리콘 질화막을 선택적으로 빠르고 안정적으로 식각할 수 있다.
상기 기판은 다양한 물질이 사용될 수 있으며, 예를 들어 실리콘, 석영, 유리, 실리콘 웨이퍼, 고분자, 금속 및 금속 산화물 등이 사용될 수 있으나, 이에 한정되지 않는다. 상기 고분자 기판의 일 예로, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리카보네이트(Polycarbonate), 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 환상올레핀 폴리머(cycloolefin polymer) 등과 같은 필름 기판이 사용될 수 있으나, 이에 한정되지 않는다.
상기 실리콘 산화막, 실리콘 질화막 및 포토레지스트 막은 각각 단일막, 이중막 또는 다중막(다층막)으로 형성될 수 있으며, 이중막 또는 다중막일 경우 그 적층 순서가 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 식각 조성물을 이용한 실리콘 질화막을 선택적으로 식각하는 식각 공정을 포함하는 반도체 소자의 제조방법 역시 당업계에서 통상적으로 사용되는 방법에 따라 수행될 수 있다.
상기 반도체 소자의 제조방법에 따르면, 실리콘 질화막과 실리콘 산화막이 교대로 적층되거나 혼재되어 있는 반도체 소자에서 실리콘 질화막에 대한 선택적 식각이 가능하며, 실리콘 산화막의 손상을 효과적으로 억제함으로써, 식각에 의한 실리콘 산화막의 손상을 최소화시켜 반도체 소자 제조공정의 안정성, 효율 및 신뢰성을 크게 향상시킬 수 있다. 이때 상기 반도체 소자의 종류는 본 발명에서 특별히 한정되지 않는다.
따라서, 본 발명의 일 실시예에 따른 식각 조성물을 이용한 식각방법은 안정적으로 실리콘 질화막을 실리콘 산화막 대비 선택적으로 제거 가능하고, 파티클 발생을 효과적으로 방지할 뿐만 아니라 식각 공정의 수회 반복에도 불구하고 식각속도 및 식각 선택비를 일정하게 유지함과 동시에 파티클 발생을 완벽하게 방지할 수 있어, 실리콘 산화막에 대하여 실리콘 질화막의 선택적 식각이 필요한 여러 공정에 효율적으로 적용될 수 있다.
이하 실시예 및 비교예를 바탕으로 본 발명을 더욱 상세히 설명한다. 다만 하기 실시예 및 비교예는 본 발명을 더욱 상세히 설명하기 위한 하나의 예시일 뿐, 본 발명이 하기 실시예 및 비교예에 의해 제한되는 것은 아니다. 발명에서 달리 언급하지 않는 한 온도는 모두 ℃단위를 의미하고, 다른 언급이 없는 한 조성물의 사용량은 중량%의 단위를 의미한다.
(평가방법)
1) 식각속도 측정
구체적으로, 화학기상증착법으로 반도체 제조 공정과 동일하게 증착하여 실리콘 질화막 웨이퍼 및 실리콘 산화막 웨이퍼를 각각 준비하였다. 상기 실리콘 질화막 웨이퍼로는 PE Nitride(두께 5,000 Å)막과 실리콘 산화막 웨이퍼로는 LP-TEOS(두께 300 Å) 막을 사용하였다.
박막 두께 측정 장비인 엘립소미터(Ellipsometer, J.A WOOLLAM社, M-2000U)를 이용하여 조성물의 식각 전의 두께를 측정하였다. 석영 재질의 배쓰(bath)내에서 160℃의 식각 온도로 유지되는 하기 실시예 및 비교예의 조성물 각각에 웨이퍼를 30 분간 침지하여 식각 공정을 진행하였다. 식각이 완료된 후에 초순수로 세정한 후 건조 장치를 이용하여 잔여 식각액 및 수분을 완전히 건조시켜 식각속도를 측정하였다.
식각속도는 엘립소미터를 이용하여 식각 전의 두께와 식각 후의 두께의 차이를 식각 시간(분)으로 나누어 산출하여, 하기 표2에 기재하였다.
2) 식각속도 감소율 측정
상기 식각속도 측정방법으로 조성물의 질화막 식각속도를 측정하였다.
이러한 식각 프로세스를 1 배치로 하여 실리콘 질화막 식각 조성물의 교환이 없이 이를 반복 사용하는 방법으로 10 배치를 수행하여 식각속도 감소율(△ERDSiNx)을 측정하였다. 그 결과는 하기 표2에 기재하였다.
식각속도 감소율(△ERDSiNx(%))은 하기 식 1로 계산하였다. 이때, 하기 초기 식각속도는 1 회 식각 공정시 식각속도이다.
[식 1]
△ERD(%) = [1 - {(n 회 이상 식각 공정을 반복 수행 시 식각속도) / (초기 식각속도)}]Х100
3) 파티클 발생 여부 측정
하기 실시예 및 비교예의 조성물을 이용하여 식각된 실리콘 산화막의 표면을 전자 주사 현미경(SEM)으로 측정하여 파티클의 발생 여부를 검사하여 하기 표2에 기재하였다.
4)경시 안정성 평가
반복 식각 공정 중, 하기 실시예 및 비교예의 조성물의 외관성상을 육안으로 평가하였다. 구체적으로, 외관성상의 변화는 초기 조성물 대비 약액의 변색을 확인하였으며, 그 결과는 하기 표2에 기재하였다.
(실시예1 내지 실시예12 및 비교예1 내지 비교예4)
하기 표1에 기재된 각각의 조성비로 혼합한 후 상온(25 ℃)에서 5분간 500 rpm의 속도로 교반하여, 실리콘 질화막 식각 조성물을 제조하였다. 물의 함량은 식각 조성물 총 중량이 100중량%를 만족하도록 하는 잔량으로 하여 300 g의 실리콘 질화막 식각 조성물을 준비하였다.
Figure pat00007
Figure pat00008
Figure pat00009
상기 표2에 기재된 바와 같이, 본 발명에 따른 실리콘 질화막 식각 조성물은 식각 공정을 반복 수행함에도 불구하고, 매우 안정적인 식각 특성을 나타냄을 확인할 수 있다. 구체적으로, 본 발명에 따른 실리콘 질화막 식각 조성물은 식각 공정이 10배치 반복 수행 후에도 실리콘 질화막에 대한 식각속도의 변화가 거의 관찰되지 않았다. 이와 동시에, 실리콘 산화막에 대한 식각속도가 안정적으로 유지됨에 따라 식각 선택비에 변화도 크지 않았다. 특히, 실리콘계 화합물을 더 포함하는 경우, 370이상의 높은 식각 선택비를 구현할 수 있음을 확인하였다.
또한, 본 발명에 따른 실리콘 질화막 식각 조성물은 식각 공정의 반복에 따른 재사용에도 불구하고 모든 경우에서 파티클이 전혀 발생하지 않았다. 반면, 아마이드기를 포함하는 고분자 화합물인 E-1을 포함하는 비교예 1의 경우, 높은 식각 선택비를 구현할 수 있으나 본 발명의 실시예 대비 실리콘 질화막 및 실리콘 산화막에 대한 식각속도 감소율이 현저하게 높아 식각 특성이 안정적이지 못했다. 또한, 5 배치 이상 재사용 시 파티클이 발생되어 바람직하지 않았다.
또한, 아마이드계 화합물 또는 시클로우레아계 화합물을 포함하지 않는 실리콘 질화막 식각 조성물인 비교예 2 내지 비교예 4의 경우, 실리콘 산화막에 대한 식각 속도가 급격히 감소하는 현상이 확인되었다. 또한, 식각 공정이 반복 수행됨에 따라 파티클이 발생하였다.
또한, 본 발명에 따른 실리콘 질화막 식각 조성물은 식각 공정의 반복에 따른 재사용에도 불구하고 약액의 변색이 야기되지 않음에 따라 이의 경시 안정성이 매우 우수함을 확인하였다. 반면, 비교예 3 및 비교예 4의 경우 반복 식각 공정 중, 약액이 갈변되는 현상이 확인되어 경시 안정성에 불리함을 보였다.
즉, 본 발명에 따르면, 고온의 산 조건에서 매우 안정적인 실리콘 질화막에 대한 선택적인 식각이 가능할 뿐 아니라 높은 선택비를 갖는 경우에서도 안정적인 식각이 가능하다. 또한, 동일한 실리콘 질화막 식각 조성물을 여러 번 재사용하는 식각 공정의 반복에도 불구하고 실리콘 질화막에 대한 식각속도는 물론 실리콘 산화막에 대한 식각속도가 안정적으로 유지되어 초기의 식각능을 유지함으로써 생산 효율을 현저하게 높일 수 있다. 또한, 식각 공정시 실리콘 산화막의 막질 손상을 최소화함과 동시에 파티클의 발생을 완벽하게 방지할 수 있어 공정의 안정성 및 신뢰성을 확보할 수 있다.
따라서, 본 발명에 따른 실리콘 질화막 식각 조성물은 실리콘 산화막의 막질 손상이나 실리콘 산화막의 과식각으로 인한 전기적 특성 저하 및 파티클 발생을 방지하면서 안정적으로 실리콘 질화막의 선택적 식각을 가능케 함으로써, 반도체 소자 특성을 향상시킬 수 있다.
상기 본 발명은 전술한 실시예에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (12)

  1. 식각 조성물 총 중량을 기준으로, 30 내지 95 중량%의 인산;
    0.005 내지 10 중량%의 하기 화학식1, 화학식2 및 화학식3으로 표시되는 화합물에서 선택되는 하나이상의 화합물 및 잔량의 물을 포함하며, 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하기 위한 식각 조성물:
    [화학식1]
    Figure pat00010

    [화학식2]
    Figure pat00011

    [화학식3]
    Figure pat00012

    상기 화학식1, 화학식2 및 화학식3에서,
    R1은 C1-C2알킬이고;
    R2, R4 및 R5 은 각각 독립적으로 수소, C1-C5알킬 또는 히드록시C1-C5알킬이고;
    R3 및 R6는 각각 독립적으로 수소, C1-C5알킬, C1-C5히드록시C1-C5알킬, 아미노(*-NH2) 또는 C1-C5알킬아미노이고;
    n은 1 내지 4에서 선택되는 정수이다.
  2. 제 1항에 있어서,
    상기 화학식2 및 화학식3에서, 상기 R2 내지 R6 은 각각 독립적으로 수소 또는 C1-C5알킬이고; 상기 n은 1 또는 2의 정수인, 식각 조성물.
  3. 제 1항에 있어서,
    상기 화학식2의 화합물은,
    N-메틸-2-피롤리디논, N-히드록시에틸-2-피롤리디논, 2-피롤리디논, 2-피페리돈, N-메틸-2-피페리돈 및 1,5-디메틸-2-피롤리디논에서 선택되는 것인, 식각 조성물.
  4. 제 1항에 있어서,
    상기 화학식3의 화합물은,
    2-이미다졸리돈, 1,3-디메틸-2-이미다졸리돈, 4-메틸이미다졸리딘-2-온, 테트리히드로-2(1H)-피리미디논, 1,3-디메틸-1,3-디아지난-2-온 및 1,3-디메틸올-2-이미다졸리디논에서 선택되는 것인, 식각 조성물.
  5. 제 1항에 있어서,
    반복적인 식각 공정 후의 식각속도 감소율은 하기 관계식1을 만족하는 것인, 식각 조성물:
    [관계식1]
    △ERDSiNx ≤ 1%
    상기 관계식1에서,
    △ERDSiNx은 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이다.
  6. 제 5항에 있어서,
    상기 식각 조성물은 2회 이상의 재사용시,
    상기 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율(△ERDSiNx)이 0.8%이하인, 식각 조성물.
  7. 제 1항에 있어서,
    상기 식각 조성물의,
    160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min 이상이고,
    160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 30.0이상인, 식각 조성물.
  8. 제 1항에 있어서,
    실리콘계 화합물을 더 포함하는, 식각 조성물.
  9. 제 8항에 있어서,
    160℃에서 실리콘 질화막에 대한 식각속도는 30 Å/min 이상이고,
    160℃에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비는 300.0이상인, 식각 조성물.
  10. 제 1항에 있어서,
    100℃ 이상의 고온 식각을 위한, 식각 조성물.
  11. 제 1항의 식각 조성물을 이용하여 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 방법.
  12. 제 1항의 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조방법.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140082220A (ko) * 2012-12-24 2014-07-02 동우 화인켐 주식회사 결정성 실리콘 웨이퍼의 텍스쳐 에칭액 조성물 및 텍스쳐 에칭방법
KR101539374B1 (ko) 2014-07-17 2015-07-27 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20160014714A (ko) * 2013-06-06 2016-02-11 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 질화 티타늄의 선택적인 에칭을 위한 조성물 및 방법
KR101627181B1 (ko) 2014-07-17 2016-06-03 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20170030774A (ko) * 2015-09-10 2017-03-20 동우 화인켐 주식회사 비인산계 실리콘 질화막 식각 조성물
KR20170059170A (ko) * 2015-11-20 2017-05-30 동우 화인켐 주식회사 실리콘 질화막 식각액 조성물
KR20180122141A (ko) * 2017-05-02 2018-11-12 주식회사 이엔에프테크놀로지 실리콘 질화막에 대한 선택적 에칭을 위한 식각 조성물

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140082220A (ko) * 2012-12-24 2014-07-02 동우 화인켐 주식회사 결정성 실리콘 웨이퍼의 텍스쳐 에칭액 조성물 및 텍스쳐 에칭방법
KR20160014714A (ko) * 2013-06-06 2016-02-11 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 질화 티타늄의 선택적인 에칭을 위한 조성물 및 방법
KR101539374B1 (ko) 2014-07-17 2015-07-27 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR101627181B1 (ko) 2014-07-17 2016-06-03 솔브레인 주식회사 식각용 조성물 및 이를 이용한 반도체 소자의 제조방법
KR20170030774A (ko) * 2015-09-10 2017-03-20 동우 화인켐 주식회사 비인산계 실리콘 질화막 식각 조성물
KR20170059170A (ko) * 2015-11-20 2017-05-30 동우 화인켐 주식회사 실리콘 질화막 식각액 조성물
KR20180122141A (ko) * 2017-05-02 2018-11-12 주식회사 이엔에프테크놀로지 실리콘 질화막에 대한 선택적 에칭을 위한 식각 조성물

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