KR100925932B1 - 에칭액, 에칭 방법 및 전자 부품의 제조 방법 - Google Patents

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Abstract

질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서, 물, 상기 물에 혼합시킴으로써 혼합액의 비점을 150 ℃ 이상으로 할 수 있는 제1 액체, 및 양성자(H+)를 생성 가능한 제2 액체를 포함하는 것을 특징으로 하는 에칭액을 제공한다. 또는, 질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서, 물, 인산 및 황산을 포함하고, 상기 인산과 상기 황산의 부피비는 300:32 내지 150:300인 것을 특징으로 하는 에칭액을 제공한다.
에칭, 질화 실리콘, STI, LOCOS

Description

에칭액, 에칭 방법 및 전자 부품의 제조 방법 {ETCHING SOLUTION, ETCHING METHOD AND METHOD OF MANUFACTURING ELECTRONIC PARTS}
본 발명은 에칭액, 에칭 방법 및 전자 부품의 제조 방법에 관한 것이고, 상세하게는 질화 실리콘의 선택적 에칭을 행할 수 있는 에칭액, 에칭 방법 및 전자 부품의 제조 방법에 관한 것이다.
반도체 장치, 액정 표시 장치, 위상 시프트 마스크 등의 전자 부품의 제조 공정에서는 선택적으로 실리콘 질화막을 제거하는 습식 에칭이 행해지고 있다. 또한, 예를 들면 반도체 장치에 있어서는 웨이퍼 상에 소자 분리 산화막(실리콘 산화막; SiO2막)을 형성시킬 때의 하드 마스크로서 질화막(실리콘 질화막; Si3N4)이 이용되었지만, 이러한 질화막의 제거에는 가열한 인산 용액을 이용한, 소위 열 인산법에 의한 습식 에칭이 일반적으로 행해졌다. 이러한 열 인산 용액(에칭액)은, 실리콘 산화막(SiO2막)에 대한 실리콘 질화막(Si3N4)의 에칭률이 높다고 하는 특성을 가지기 때문에, 실리콘 산화막(SiO2막)으로 이루어지는 소자 분리 산화막을 제거하지 않고, 실리콘 질화막(Si3N4)으로 이루어지는 하드 마스크를 선택적으로 제거할 수 있다고 하는 것으로 이용되어 왔다.
여기서, 최근의 고집적화, 미세화에 대한 요구에 따라서 반도체 장치의 소자 분리 구조는 LOCOS(Local 0xidation of Silicon) 구조로부터 STI(Shallow Trench Isolation) 구조로 이행되었지만, STI(Shallow Trench Isolation) 구조에 있어서 종래의 열 인산 용액(에칭액)을 이용한 습식 에칭을 행하면, 충분한 선택비가 얻어지지 않아서, 하드 마스크(실리콘 질화막; Si3N4) 제거시에 소자 분리 산화막(실리콘 산화막: SiO2막) 등이 제거되어 버려 트렌치 부근의 웨이퍼 단면의 형상이나 치수에 문제가 발생하는 경우가 있었다.
습식 에칭에 관한 에칭액으로서는, 실리콘 산화막에 대한 실리콘 질화막의 에칭률을 높인 에칭액(특허 문헌 1을 참조)이나, 산화막과 질화물 반도체와의 에칭에 관한 에칭액(특허 문헌 2를 참조) 등이 제안되었다.
그러나, 특허 문헌 1에 개시되어 있는 기술은, 용매에 용해시킨 실리콘을 포함하는 유기 화합물을 인산액에 첨가하기 때문에, 인산액 중에 첨가, 분산되어 있는 실리콘이 웨이퍼의 패턴 상에 흡착되거나 석출되거나 하는 문제가 있었다.
또한, 특허 문헌 2에 개시되어 있는 기술은, 질화물 반도체에 대한 사파이어(Al2O3)의 에칭률을 높이는 기술이고, 이러한 에칭액으로는 실리콘 질화막(Si3N4)을 에칭할 수 없었다.
[특허 문헌 1] 일본 특허 공개 제2000-58500호 공보
[특허 문헌 2] 일본 특허 공개 제2001-284314호 공보
본 발명의 1 양태에 따르면, 질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서, 물, 상기 물에 혼합시킴으로써 혼합액의 비점을 150 ℃ 이상으로 할 수 있는 제1 액체, 및 양성자(H+)가 생성 가능한 제2 액체를 포함하는 것을 특징으로 하는 에칭액이 제공된다.
또한, 본 발명의 다른 1 양태에 따르면, 질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서, 상기 물, 인산 및 황산을 포함하고, 상기 인산과 상기 황산의 부피비는 300:32 내지 150:300인 것을 특징으로 하는 에칭액이 제공된다.
또한, 본 발명의 또다른 1 양태에 따르면, 상기 에칭액을 이용하여 질화 실리콘의 선택적인 에칭을 행하는 것을 특징으로 하는 에칭 방법이 제공된다.
또한, 본 발명의 또다른 1 양태에 따르면, 상기 에칭 방법을 이용하여 질화 실리콘의 선택적인 에칭을 행하여 패턴을 형성시키는 것을 특징으로 하는 전자 부품의 제조 방법이 제공된다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명을 한다.
도 l은 본 발명의 실시 형태에 따른 에칭액의 혼합 부피비와 에칭률의 관계를 설명하기 위한 그래프도이다.
좌측 종축은 실리콘 질화막(Si3N4)의 에칭률, 우측 종축은 실리콘 산화 막(SiO2)의 에칭률을 나타내고, 횡축은 에칭액의 혼합 부피비 (인산:황산)을 나타낸다.
여기서 우선, 열 인산법에 있어서의 실리콘 질화막(Si3N4)과 실리콘 산화막(SiO2)의 에칭 메카니즘을 설명한다. 열 인산법에 있어서의 에칭 메카니즘은 완전히 해명되지는 않았지만, 이하와 같다고 생각된다.
열 인산법에 따르면, 하기의 반응식 1에 나타내는 화학 반응에 의해 실리콘 질화막(Si3N4)이 수용성 Si(OH)4가 되고, 그 결과 실리콘 질화막(Si3N4)이 에칭된다고 생각된다. 또한, 통상적으로 물(H2O)은 별도로 첨가되지 않고 인산(H3PO4)에 함유되어 있다.
<반응식 1>
Si3N4+12H2O+4H+ → 3Si(OH)4+4NH4 + ⇔ 6H2O+3SiO2+4NH4 +
한편, 통상적으로 실리콘 산화막(SiO2)은 알칼리로는 에칭할 수 있지만, 산(인산)으로는 에칭할 수 없다. 그러나, 열 인산법에 있어서의 150 ℃ 이상의 고온하에서는 실리콘 산화막(SiO2)의 에칭을 할 수 있다. 이것은, 고온하에서는 인산(H3PO4)에 함유되어 있던 물(H2O)이 전리되어 OH-가 생성되고, 반응식 2에 나타내는 화학 반응이 발생하여 수용성 Si(OH)4가 생성되기 때문이라고 생각된다. 또한, 이 때 생성된 Si(OH)4에 의해 반응식 1의 우변식의 평형이 무너지고, SiO2가 생성되기 때문에 실리콘 산화막(SiO2)의 에칭률은 실리콘 질화막(Si3N4)의 에칭률보다 작아진다. 그 결과, 실리콘 질화막(Si3N4)을 선택적으로 제거할 수 있게 된다.
<반응식 2>
SiO2+2OH-+2H+ ⇔ Si(OH)4
열 인산법에서는, 이상과 같이 하여 실리콘 질화막(Si3N4)의 선택적인 에칭이 행해지는 것이지만, 동일한 에칭액(인산; H3PO4)을 이용하여 열 인산법에 의한 처리를 반복하면, 처리 횟수와 함께 실리콘 산화막(SiO2)의 에칭률이 크게 변동하는 것으로 판명되었다.
도 2는 처리 횟수와 에칭률의 관계를 설명하기 위한 그래프도이다.
좌측 종축은 실리콘 질화막(Si3N4) 이외의 것의 에칭률, 우측 종축은 실리콘 질화막(Si3N4)의 에칭률을 나타내고, 횡축은 처리 횟수를 나타낸다. 도면 중의 도포형 산화막은 산화 실리콘(SiO2)으로 이루어지고, 실리카계 피막 형성용 도포액을 도포함으로써 성막(成膜)한 것이다.
도 2로부터 알 수 있는 바와 같이, 실리콘 질화막(Si3N4)의 에칭률은 처리 횟수가 증가하더라도 변동이 적다. 그러나, 도포형 산화막이나 실리콘 산화 막(SiO2)의 에칭률은 처리 횟수와 함께 급격히 저하되었다. 이것은, 제거되어 에칭액에 용해된 산화 실리콘(SiO2)이 처리 횟수와 함께 증가하기 때문에, 반응식 2에 나타낸 반응을 저해하기 때문이라고 생각된다. 처리 횟수가 10회 이하(도면 중의 파선 좌측 부분)이면, 도포형 산화막이나 실리콘 산화막(SiO2)의 에칭률이 너무 높아 실리콘 질화막(Si3N4)의 선택적 에칭을 할 수 없고, 또한 변동도 크기 때문에 에칭에 의한 치수ㆍ형상의 제어에 큰 문제를 일으킨다. 이 때의 열 인산법의 처리 조건은 에칭액을 인산(H3PO4), 처리 온도를 160 ℃로 한다.
또한, 재질이 동일한 산화 실리콘(SiO2)임에도 불구하고, 도포형 산화막의 경우가 실리콘 산화막(SiO2)보다 에칭률이 높은 것은, 도포형 산화막은 조직이 다공질상이기 때문에 밀도가 낮고, 또한 에칭액과의 접촉 면적도 크기 때문에 에칭되기 쉽기 때문이다.
도 3은 처리 횟수가 미치는 영향을 설명하기 위한 도면이다.
도 3a는 웨이퍼 단면의 구성을 설명하기 위한 모식도이다. 도 3b는 처리 횟수가 에칭에 의한 치수ㆍ형상에 주는 영향을 설명하기 위한 웨이퍼의 모식 단면도이다.
우선, 웨이퍼 단면의 구성을 간단하게 설명한다. 도 3a에 나타낸 바와 같이, 단결정 실리콘으로 이루어지는 실리콘층 (1) 위에, 산화 실리콘(SiO2)으로 이루어지는 절연막 (2), 다결정 실리콘으로 이루어지는 폴리실리콘층 (3), 질화 실리 콘(Si3N4)으로 이루어지는 마스크 (4)가 하층부터 순서대로 적층되어 있다. 또한, 트렌치 (T)에는 도포형 산화막 (5)가 매립되어 있다. 또한, 도 3b에 나타내는 모식 단면도는 마스크 (4)가 열 인산법에 의해 제거된 후의 경우이다.
도 3b 상단의 모식 단면도는 1회째의 에칭 처리에 있어서의 웨이퍼 단면을 모식적으로 나타낸 것이고, 하단의 모식 단면도는 21회째의 에칭 처리에 있어서의 웨이퍼 단면을 모식적으로 나타낸 것이다. 도 2로 설명한 바와 같이, 1회째의 에칭 처리로는 충분한 선택비가 얻어지지 않고, 또한 도포형 산화막 (5)(SiO2)나 실리콘 산화막(SiO2)의 에칭률도 너무 높기 때문에 그의 변동도 크다. 그 때문에, 도 3b 상단의 모식 단면도에 나타낸 바와 같이, 마스크 (4)(실리콘 질화막; Si3N4)를 제거하였을 때에 폴리실리콘층 (3)과 도포형 산화막 (5)(SiO2)의 일부도 제거되어 버린다.
도 3b 상단의 모식 단면도는 도 3b 하단의 모식 단면도의 것과 비교하여 폴리실리콘층 (3)의 각(角)부(산(山) 부분의 각 부분)가 제거되고, 또한 폭(산 부분의 폭)도 가늘어져 있다. 또한, 도포형 산화막 (5)의 상면 부분도 제거되어 홈 형상이 되었다.
한편, 도 2에서 설명한 바와 같이, 21회째의 에칭 처리에서는 충분한 선택비가 얻어지고, 또한 도포형 산화막이나 실리콘 산화막(SiO2)의 에칭률도 낮아서 안정하였다. 그 때문에, 도 3b 하단의 모식 단면도에 나타낸 바와 같이, 마스크 (4)(실리콘 질화막; Si3N4)를 제거하였을 때에도, 폴리실리콘층 (3)과 도포형 산화막 (5)는 제거되지 않고, 원하는 형상이나 치수를 갖는 웨이퍼가 얻어진다.
또한, 열 인산법의 처리 조건은 에칭액을 인산(H3PO4), 처리 온도를 160 ℃로 하였다.
이러한 처리 횟수에 대한 의존성은 반도체 장치의 품질에 큰 영향을 준다. 특히, 최근의 고집적화, 미세화의 기초에서는 그에 대한 영향은 매우 커졌다. 그 때문에, 처리 당초부터 충분한 선택비가 얻어지면서 에칭률도 안정적인 에칭액이 필요하였다.
여기서, 본 발명자는 검토 결과, 반응식 2의 좌변의 OH-를 감소시킬 수 있으면, 반응식 2의 반응이 진행되지 않고, 실리콘 산화막(SiO2)의 에칭률을 낮출 수 있으며, 처리 당초부터 충분한 선택비와 안정한 에칭률이 얻어진다는 것을 발견하였다.
구체적으로는, OH-를 감소시키기 위해서는 OH-를 H+와 반응시켜 물(H2O)로 만들 수 있고, H+를 생성 가능한 산을 첨가해주면 된다. 이 경우, 열 인산법에 있어서의 실용 온도를 고려하면, 첨가하는 산의 비점이 150 ℃ 이상이고, 또한 물(H2O)과 혼합할 수 있는 것이 바람직하다.
이러한 것의 구체적인 예로서는, 황산(H2SO4)을 예시할 수 있다. 이 경우, 황산(H2SO4)에 의한 효과는 이하의 반응에 의한 것이라고 생각된다.
<반응식 3>
H2SO4 → 2H++SO4 2-
<반응식 4>
Si3N4+SO4 2- → 3SiO2+4NH4 ++SO3 2-
즉, 반응식 3에 나타낸 바와 같이, 황산(H2SO4)이 전리됨으로써 H+가 생성되고, 이것이 반응식 2의 우변의 OH-와 결합하여 물(H2O)이 되기 때문에 OH-가 감소한다. 그 결과, 반응식 2의 반응이 진행되지 않고, 실리콘 산화막(SiO2)의 에칭률이 저하하게 된다.
또한, 반응식 4에 나타낸 바와 같이, 반응식 3에서 생성된 SO4 2-가 실리콘 질화막(Si3N4)과 반응하여 SiO2를 생성하기 때문에, 점점 더 실리콘 산화막(SiO2막)의 에칭률이 저하될 뿐 아니라 실리콘 질화막(Si3N4)의 에칭률도 상승하게 된다.
여기서, 도 1로 되돌아가 황산(H2SO4)을 첨가하는 효과를 설명한다. 도 1에 나타낸 바와 같이, 에칭액의 혼합 부피비(인산: 황산)에 있어서의 황산(H2SO4)의 비율을 올려 가면, 실리콘 질화막(Si3N4)의 에칭률과 실리콘 산화막(SiO2)의 에칭률은 함께 저하되어 가는 것을 알 수 있다.
도 4는 황산(H2SO4)의 첨가량이 선택비(Si3N4/SiO2)에 주는 영향을 설명하기 위한 그래프도이다.
도 4에 나타낸 바와 같이, 에칭액의 혼합 부피비(인산: 황산)에 있어서의 황산(H2SO4)의 비율을 일정 범위내에서 올려 가면, 선택비(Si3N4/SiO2)는 지수 함수적으로 높아진다.
이와 같이, 황산(H2SO4)의 비율이 많아짐에 따라서 에칭률은 저하되고, 선택비는 상승한다. 이것은, 황산(H2SO4)의 비율이 많아질수록 에칭에 있어서의 형상ㆍ치수의 정밀도에 있어서의 제어성이 양호해지는 것도 의미한다.
여기서, 본 발명자는 에칭액의 혼합 부피비(인산: 황산)을 변경함으로써 에칭에 의한 치수ㆍ형상의 정밀도, 생산성의 선택이나 조정을 할 수 있다는 것을 발견하였다.
예를 들면, 도 1과 도 4로부터 알 수 있는 바와 같이, 황산(H2SO4)의 비율을 많게 하면, 실리콘 산화막(SiO2)와 실리콘 질화막(Si3N4)의 에칭률을 함께 저하시킬 수 있으면서 선택비를 높게 할 수 있다.
그 때문에, 황산(H2SO4)의 비율을 많게 하면, 고집적화ㆍ미세화를 위해 높은 치수 정밀도, 형상 정밀도가 필요한 처리에도 대응을 할 수 있게 된다. 한편, 황산(H2SO4)의 비율을 적게 하면, 실리콘 산화막(SiO2)과 실리콘 질화막(Si3N4)의 에칭 률을 모두 높일 수 있다. 그 때문에, 황산(H2SO4)의 비율을 적게 하면, 치수나 형상에 대한 정밀도에 대한 요구는 비교적 느슨하지만, 높은 생산성이 필요한 처리에도 대응을 할 수 있게 된다.
이러한 관점에서 바람직한 혼합 부피비를 예시한다면, 인산:황산=300:32 내지 150:300 정도이다. 또한, 이 범위에서 요구되는 형상ㆍ치수의 정밀도와 생산성과의 균형으로부터 적절한 혼합 부피비를 선택할 수 있다.
본 발명의 실시 형태에 관련되는 에칭액에 있어서는, 황산(H2SO4)의 비율로 치수ㆍ형상의 정밀도나 생산성의 선택, 조정을 간단하게 행할 수 있다. 그 때문에, 웨이퍼의 제조 단계에서도 황산(H2SO4)의 비율을 조정하는 것만으로, 형상ㆍ치수의 정밀도나 생산성의 선택, 조정을 간단하게 할 수 있다. 또한, 기존의 열 인산 처리 장치를 개조하지 않고 그대로 이용할 수도 있다.
도 5는 황산(H2SO4)의 비율이 에칭에 주는 영향을 설명하기 위한 웨이퍼의 모식 단면도이다.
웨이퍼 단면의 구성은, 도 3a에서 설명한 것과 동일하기 때문에 그에 대한 설명은 생략한다.
도 5에 나타낸 바와 같이, 에칭액 중의 황산(H2SO4) 비율이 적으면, 마스크 (4)(실리콘 질화막; Si3N4)를 제거하였을 때에 실리콘층 (3)과 도포형 산화막 (5)(SiO2)의 일부도 제거되어 버린다. 또한, 황산(H2SO4)의 비율을 많게 해가면, 폴리실리콘층 (3)과 도포형 산화막 (5)(SiO2)의 일부가 제거되는 양이 감소되어 간다. 이것은, 도 4에서 설명한 바와 같이 황산(H2SO4)의 첨가 비율이 많아짐과 함께 실리콘 산화막(SiO2)에 대한 실리콘 질화막(Si3N4)의 선택비가 높아지기 때문이다.
본 발명자는 한층 더 검토한 결과, 에칭액에 산화제를 첨가하면 더욱 양호한 치수ㆍ형상의 정밀도가 얻어진다는 것을 발견하였다.
예를 들면, 황산(H2SO4)의 비율이 적은 에칭액을 이용한 경우, 도 3a에서 설명한 바와 같이 폴리실리콘층 (3)(실리콘; Si)이 약간 정도 제거되는 경우가 있다. 이러한 경우, 폴리실리콘층 (3)(실리콘; Si)의 표면을 산화시켜 얇은 산화막(SiO2)을 형성시킬 수 있으면, 이 부분의 에칭률은 도포형 산화막 (5)(SiO2)와 동등해지고, 제거되는 것을 억제할 수 있다. 이것은, 생산성이 높은 에칭 조건하에서 형상ㆍ치수의 정밀도를 개선할 수 있는 것도 의미한다.
여기서, 실리콘(Si) 표면을 산화시키기 위해서는 산화제를 첨가할 수 있다. 산화제로서는, 금속 오염을 발생시키지 않는 것이면 되고, 구체적으로는 퍼옥소이황산암모늄, 과산화수소, 오존 등을 예시할 수 있다. 이 경우, 오존은 기체이기 때문에 그대로 첨가하는 것이 아니라, 버블링 등에 의해 물(H2O) 등에 용존시킨 후에 첨가하도록 한다. 또한, 복수개 종류의 산화제를 혼합시켜 이용할 수도 있다.
도 6a는 산화제 첨가의 효과를 설명하기 위한 그래프도이고, 도 6b, c는 산화제 첨가의 효과를 설명하기 위한 웨이퍼의 모식 단면도이다.
웨이퍼 단면의 구성은 도 3a에서 설명한 것과 동일하기 때문에 그에 대한 설명은 생략한다. 도 6a의 횡축은 퍼옥소이황산암모늄 농도를, 종축은 실리콘 산화막(SiO2)의 에칭률을 나타낸다. 또한, 도 6b는 에칭액이 인산(H3PO4): 300 ml, 황산: 160 ml의 혼합액의 경우이고, 도 6c는 에칭액이 인산(H3PO4): 300 ml, 황산: 160 ml, 퍼옥소이황산암모늄: 0.2 mol/ℓ의 혼합액의 경우이다. 또한, 도 6a, 도 6b, 도 6c 모두 처리 온도는 160 ℃이다.
도 6a로부터는, 퍼옥소이황산암모늄 농도가 0.2 mol/ℓ일 때, 실리콘 산화막(SiO2)의 에칭률이 최소가 되는 것을 알 수 있다. 이 경우, 바람직한 퍼옥소이황산암모늄 농도를 예시하면, O.1 mol/ℓ 이상, 0.3 mol/ℓ 이하 정도로 할 수 있다.
도 6c에 나타낸 바와 같이 퍼옥소이황산암모늄을 첨가한 것은, 도 6b의 것과 비교하여 폴리실리콘층 (3)의 각부(산 부분의 각 부분)가 남고, 또한 폭(산 부분의 폭)도 굵어진다. 이것은, 산화제(퍼옥소이황산암모늄)의 첨가에 의해 더욱 양호한 치수ㆍ형상의 정밀도가 얻어지는 것을 나타낸다.
도 7은 산과 산화제의 효과를 설명하기 위한 웨이퍼의 모식 단면도이다.
도 7a는 종래의 기술인 열 인산 처리에 의한 것이다. 즉, 에칭액으로서 인산(H3PO4)을 이용한 경우이다. 도 7b는 에칭액으로서 인산(H3PO4): 300 ml, 황산: 160 ml의 혼합액을 이용한 경우 이다. 도 7c는 에칭액으로서 인산(H3PO4): 300 ml, 황산: 160 ml, 퍼옥소이황산암모늄: 0.2 mol/ℓ의 혼합액을 이용한 경우이다. 처 리 온도는 모든 경우에 160 ℃이다. 또한, 각 도에 있어서의 상측은 모식 단면도, 하측은 모식 사시 단면도이다.
이들 모식 단면도에 나타내는 바와 같이, 상술한 산 또는 산화제 각각의 효과에 의해 치수ㆍ형상 정밀도가 우수한 에칭 처리를 할 수 있다. 즉, 인산(H3PO4)에 산을 첨가함으로써 산화막(SiO2)의 불필요한 제거가 억제되고, 또한 산화제를 첨가함으로써 실리콘(Si)의 불필요한 제거도 억제할 수 있다.
다음에, 본 발명의 실시 형태에 따른 에칭액을 이용한 에칭 방법에 대하여 설명한다.
도 8은 본 발명의 실시 형태에 따른 에칭액을 이용한 에칭 방법을 설명하기 위한 모식 단면 공정도이다.
또한, 설명의 편의상, STI(Shallow Trench Isolation) 구조를 한 소자 분리막 부분의 에칭을 설명한다.
도 8a에 나타낸 것은, 트렌치 (T) 내에 도포형 산화막 (70)이 매립된 상태이다. 도포형 산화막 (70)이 매립되기까지의 공정을 간단하게 설명하면, 우선, 단결정 실리콘으로 이루어지는 실리콘층 (1O) 위에, 산화 실리콘(SiO2)으로 이루어지는 절연막 (20), 질화 실리콘(Si3N4)으로 이루어지는 마스크 (40)이 하층으로부터 순서대로 성막된다. 이들 성막은, 예를 들면 화학 기상 성장(Chemical Vapor Deposition)법에 의해 행할 수 있다. 다음에, 트렌치 (T)를 RIE(Reactive Ion Etchting)법 등에 의해 형성하고, 고온 산화막(HTO막) (60), 도포형 산화막 (70)을 하층부터 순서대로 성막한다. 또한, 도포형 산화막 (7O)은 산화 실리콘(SiO2)으로 이루어지고, 실리카계 피막 형성용 도포액을 도포함으로써 성막한 것이다.
다음에, 도 8b에 나타낸 바와 같이, CMP(Chemical Mechanical Polishing)법에 의해 표면을 평탄화한다. 이 때, 마스크 (40)(Si3N4)가 스토퍼막이 된다.
다음에, 도 8c에 나타낸 바와 같이, 마스크 (40)을 하드 마스크로 하여 반응성 이온 에칭(Reactive Ion Etchting)법에 의해 도포형 산화막 (70)과 고온 산화막(HTO막) (60)의 상면부를 제거한다.
또한, 도 8d에 나타낸 바와 같이, 본 발명의 실시 형태에 따른 에칭액을 이용한 에칭법에 의해 마스크 (40)(Si3N4)을 제거한다. 이 때의 처리 온도는 160 ℃ 정도이고, 처리 시간은 20 분 내지 90 분 정도이다. 또한, 에칭액의 조성으로서는 상술한 것을 이용하지만, 산 또는 산화제의 비율을 적절하게 조정함으로써 원하는 치수ㆍ형상의 정밀도나 생산성을 얻을 수 있다.
또한, 상술한 바와 같이 물(H2O)은 인산(H3PO4) 등에 함유되어 있기 때문에 별도로 첨가할 필요는 없다. 예를 들면, 에칭액을 85 ％의 인산(H3PO4) 300 ml와 96 ％의 황산(H2SO4) 160 ml의 혼합액으로 하면, 거기에는 물(H2O)이 51.4 ml 포함되어 있게 된다.
단, 장시간의 가열에 의한 증발분을 보충하기 위해서, 물(H2O)의 보충이 필요한 경우가 있다. 그 때는, 혼합액의 비중이나 비점을 기준으로 하여 물의 추가 량을 조정하면 된다.
다음에, 본 발명의 실시 형태에 따른 에칭액을 이용한 반도체 장치의 제조 방법에 대하여 설명한다. 이 반도체 장치의 제조 방법은 상술한 본 발명의 실시 형태에 따른 에칭 방법을 이용함으로써, 성막ㆍ레지스트 도포ㆍ노광ㆍ현상ㆍ에칭ㆍ레지스트 제거 등에 의해 웨이퍼 표면에 패턴을 형성하는 공정, 검사 공정, 세정 공정, 열 처리 공정, 불순물 도입 공정, 확산 공정, 평탄화 공정 등의 복수개의 공정을 반복함으로써 실시되는 것이다. 상술한 본 발명의 실시 형태에 따른 에칭 방법 이외의 것은, 공지된 각 공정에서의 기술을 적용할 수 있기 때문에 상세한 설명은 생략한다.
또한, 설명의 편의상, 본 발명의 실시 형태에 따른 에칭 방법을 반도체 장치의 제조 방법으로 설명하였지만, 이것으로 한정되는 것은 아니다. 예를 들면, 액정 표시 장치의 제조에 있어서의 패턴의 에칭, 위상 시프트 마스크의 제조에 있어서의 패턴 에칭, 태양 전지의 제조에 있어서의 반사 방지막 에칭 등에도 적응이 가능하다.
또한, 열 인산법의 경우로 설명한 관계상, 인산(H3PO4)으로 설명하였지만, 인산(H3PO4)으로 한정되지 않고, 물(H2O)과 혼합시킴으로써 혼합액(에칭액)의 비점을 150 ℃ 이상으로 할 수 있는 것이면 된다. 혼합액의 비점이 150 ℃ 이상이면, 물(H2O)로부터 에칭에 필요한 OH-를 생성할 수 있기 때문이다. 그와 같은 것으로서 는, 예를 들면 트리에틸렌글리콜, 술폴란 등을 예시할 수 있다. 또한, 물(H2O)에 혼합시키는 것은 단체로 한정되지는 않고, 여러 가지의 것을 적절하게 조합하여 혼합액으로 만든 것이어도 좋다.
또한, 물(H2O)과의 혼합비를 조정함으로써 혼합액의 비점을 조정할 수도 있다. 그 결과, OH-의 생성량을 조정할 수 있기 때문에 에칭률을 조정할 수 있게 된다. 예를 들면, 물(H2O)을 함유하지 않은 인산(H3PO4):물(H2O)=85:15로 하면, 혼합액의 비점을 160 ℃ 정도로 할 수 있다.
또한, H+가 생성 가능하며 비점이 150 ℃ 이상인 것의 예로서, 황산(H2SO4)을 예시하였지만, 이것으로 한정되는 것은 아니다. 예를 들면, 비점이 150 ℃ 이상인 산으로서는, 질산, 염산, 옥살산 등으로 할 수도 있다. 이 경우, 상술한 혼합액의 비점을 150 ℃ 이상으로 하기 위해서 첨가하는 것(예를 들면, 인산)보다 pH값이 높은 것이 바람직하다. 또한, 가열에 의한 산의 분해를 생각하면, 무기산과 같은 분자량이 그다지 크지 않은 산의 경우가 바람직하다.
이상, 구체적인 예를 참조하면서 본 발명의 실시 형태에 대하여 설명하였다. 그러나, 본 발명은 이들 구체적인 예로 한정되지 않는다.
상술한 구체적인 예에 대하여, 당업자가 적절하게 설계 변경을 부가한 것도 본 발명의 특징을 구비하고 있는 한, 본 발명의 범위에 포함된다.
예를 들면, 소자 분리 구조가 STI(Shallow Trench Isolation) 구조의 경우를 설명하였지만, LOCOS(Local 0xidation of Silicon) 구조 등일 수도 있다.
또한, 에칭 대상으로서 폴리실리콘을 예시하였지만, 단결정 실리콘이나 인(P) 등이 도핑된 실리콘일 수도 있다.
또한, 에칭 대상으로서 도포형 산화막(SiO2)을 예시하였지만, 화학 기상 성장(Chemical Vapor Deposition)법 등으로 성막된 실리콘 산화막(SiO2)일 수도 있다.
도 1은 본 발명의 실시 형태에 따른 에칭액의 혼합 부피비와 에칭률의 관계를 설명하기 위한 그래프도이다.
도 2는 처리 횟수와 에칭률의 관계를 설명하기 위한 그래프도이다.
도 3은 처리 횟수가 미치는 영향을 설명하기 위한 도면이다.
도 4는 황산(H2SO4)의 첨가량이 선택비(Si3N4/SiO2)에 주는 영향을 설명하기 위한 그래프도이다.
도 5는 황산(H2SO4)의 비율이 에칭에 주는 영향을 설명하기 위한 웨이퍼의 모식 단면도이다.
도 6은 산화제 첨가의 효과를 설명하기 위한 도면이다.
도 7은 산과 산화제의 효과를 설명하기 위한 웨이퍼의 모식 단면도이다.
도 8은 본 발명의 실시 형태에 따른 에칭액을 이용한 에칭 방법을 설명하기 위한 모식 단면 공정도이다.

Claims (22)

  1. 산화 실리콘에 대해 질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서,
    물,　
    상기 물에 혼합시킴으로써 혼합액의 비점을 150 ℃ 이상으로 할 수 있는, 인산, 트리에틸렌글리콜 및 술폴란으로 이루어지는 군에서 선택된 하나 이상을 포함하는　수용액인 제1 액체, 및
    양성자(H+)를 생성 가능한 산을 포함하는 수용액이며, 상기 제1 액체보다 pH값이 높은 제2 액체
    를 포함하며, 금속 원소를 포함하지 않는 산화제를 함유하는 것을 특징으로 하는 에칭액.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 액체에 포함되는 산이 무기산인 것을 특징으로 하는 에칭액.
  5. 제4항에 있어서, 상기 무기산이 황산, 질산, 염산 및 옥살산으로 이루어지는 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 에칭액.
  6. 제1항에 있어서, 상기 제2 액체의 비점이 150 ℃ 이상인 것을 특징으로 하는 에칭액.
  7. 삭제
  8. 제1항에 있어서, 상기 산화제가 퍼옥소이황산암모늄, 과산화수소 및 오존으로 이루어지는 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 에칭액.
  9. 제8항에 있어서, 상기 퍼옥소이황산암모늄이 0.1 mol/ℓ 이상, 0.3 mol/ℓ 이하 포함된 것을 특징으로 하는 에칭액.
  10. 질화 실리콘의 선택적인 에칭에 사용되는 에칭액으로서,
    물, 인산, 황산 및 금속 원소를 포함하지 않는 산화제를 포함하고,
    상기 인산과 상기 황산의 부피비가 300:32 내지 150:300인 것을 특징으로 하는 에칭액.
  11. 삭제
  12. 제10항에 있어서, 상기 산화제가 퍼옥소이황산암모늄, 과산화 수소 및 오존으로 이루어지는 군에서 선택된 하나 이상을 포함하는 것을 특징으로 하는 에칭액.
  13. 제12항에 있어서, 상기 퍼옥소이황산암모늄이 0.1 mol/ℓ 이상, 0.3 mol/ℓ 이하 포함된 것을 특징으로 하는 에칭액.
  14. 제1항에 기재된 에칭액을 이용하여 산화 실리콘에 대한 질화 실리콘의 선택적인 에칭을 행하는 것을 특징으로 하는 에칭 방법.
  15. 제14항에 있어서, 상기 에칭액의 혼합 부피비를 조정함으로써 질화 실리콘에 대한 선택비를 제어하는 것을 특징으로 하는 에칭 방법.
  16. 제14항에 있어서, 상기 에칭액의 혼합 부피비를 조정함으로써 질화 실리콘의 에칭률을 제어하는 것을 특징으로 하는 에칭 방법.
  17. 제14항에 있어서, 상기 에칭액에 포함되는 물의 양을 조정함으로써 상기 에칭액의 비점을 제어하는 것을 특징으로 하는 에칭 방법.
  18. 제14항에 기재된 에칭 방법을 이용하여 질화 실리콘의 선택적인 에칭을 행하 여 패턴을 형성시키는 것을 특징으로 하는 전자 부품의 제조 방법.
  19. 제18항에 있어서, 상기 전자 부품이 반도체 장치인 것을 특징으로 하는 전자 부품의 제조 방법.
  20. 제19항에 있어서, 상기 반도체 장치가 STI(Shallow Trench Isolation) 구조 또는 L0C0S(Local Oxidation of Silicon) 구조의 소자 분리막을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
  21. 제1항에 있어서, 산화 실리콘은 도포형 산화막인 것을 특징으로 하는 에칭액.
  22. 제14항에 있어서, 산화 실리콘은 도포형 산화막인 것을 특징으로 하는 에칭 방법.
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