KR101072760B1 - 실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및그로부터 얻은 구조체 - Google Patents

실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및그로부터 얻은 구조체 Download PDF

Info

Publication number
KR101072760B1
KR101072760B1 KR1020087031282A KR20087031282A KR101072760B1 KR 101072760 B1 KR101072760 B1 KR 101072760B1 KR 1020087031282 A KR1020087031282 A KR 1020087031282A KR 20087031282 A KR20087031282 A KR 20087031282A KR 101072760 B1 KR101072760 B1 KR 101072760B1
Authority
KR
South Korea
Prior art keywords
single crystal
crystal silicon
silicon
trench
fluoride
Prior art date
Application number
KR1020087031282A
Other languages
English (en)
Other versions
KR20090015133A (ko
Inventor
원치 리
자노스 퍽스코
데이비드 에이치. 웰스
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20090015133A publication Critical patent/KR20090015133A/ko
Application granted granted Critical
Publication of KR101072760B1 publication Critical patent/KR101072760B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00626—Processes for achieving a desired geometry not provided for in groups B81C1/00563 - B81C1/00619
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/10—Etching in solutions or melts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0323—Grooves
    • B81B2203/033—Trenches
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/03—Static structures
    • B81B2203/0323—Grooves
    • B81B2203/0338—Channels

Abstract

본 발명의 단결정 에칭 방법은 내부에 하나 이상의 트렌치를 갖는 단결정 실리콘 기판을 제공하는 단계를 포함한다. 기판은 완충된 불화물 에칭액에 노출되며, 상기 용액은 실리콘을 언더커트하여 <100> 방향으로 패터닝되었을 때 횡방향 쉘프들을 제공한다. 생성된 구조체는 <100> 방향으로 패터닝되었을 때 언더커트 피쳐를 포함한다.
습식 에칭, 언더커트, 단결정 에칭 방법, 완충된 불화물, 쉘프

Description

실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및 그로부터 얻은 구조체{WET ETCH SUITABLE FOR CREATING SQUARE CUTS IN SI AND RESULTING STRUCTURES}
본 발명은 일반적으로 습식 에칭제를 사용하여 단결정 실리콘을 언더커트하기 위한 방법에 관한 것이다. 보다 구체적으로, 본 발명은 단결정 실리콘에 정사각형 언더커트를 생성하기 위한 방법 및 그로부터 얻은 구조체에 관한 것이다.
기술 수준: 반도체 콤포넌트의 보다 나은 성능, 보다 낮은 가격, 증가된 소형화, 및 집적 회로의 더 큰 패키징 밀도는 컴퓨터 산업의 지속되는 목표이다. 반도체 컴포넌트의 전체 가격을 낮추기 위한 한 방법은 반도체 컴포넌트의 제조 비용을 낮추는 것이다. 제조 비용을 낮추는 것은 더 빠른 제조뿐만 아니라 반도체 컴포넌트를 제조하는 데 사용되는 재료의 양을 감소시킴으로써도 달성할 수 있다. 근년에는, 반도체 산업은 전자-광학 컴포넌트, 예를 들어 전하 결합 소자(CCD), 및 보다 최근에는 CMOS 촬상 장치의 개발 및 제조에 그의 중요성이 크게 확장되었다. 다른 반도체 컴포넌트에서와 같이, 염가에 더 높은 성능 파라미터 및 더 큰 수율을 향한 지속적인 경향이 있다.
마이크로-전기기계 시스템(MEMS)은 전자 산업을 포함한 많은 산업에서 큰 주 목을 받는 또 다른 기술이다. MEMS는 미세가공 기술을 이용하여 초소형 전기 및 기계 컴포넌트를 동일 기판, 예를 들어 실리콘 기판상에 집적하여 초소형 장치를 형성한다. 전기 컴포넌트는 집적 회로 제조(IC) 공정을 이용하여 제조될 수 있는 반면, 기계 컴포넌트는 집적 회로 제조 공정과 호환가능한 미세 가공 공정을 이용하여 제조될 수 있다. 이러한 접근법들의 조합은 많은 경우에 있어서 종래의 제조 공정을 이용하여 칩 상에 전체 초소형 시스템을 제조하는 것을 가능하게 한다. 그러나, 기존의 제조 기술에는, 제조될 수 있는 MEMS 컴포넌트 및 어셈블리의 종류 및 크기를 제한하는 많은 결점들이 여전히 남아있다.
DRAM, 마이크로프로세서 등을 위한 종래의 IC 공정은 현재 (100) 실리콘 상에 행해진다. (110) 기판 웨이퍼를 사용하여 (110) 실리콘에 수직 에치를 생성하거나 (110) 결정 배향을 갖도록 기판 웨이퍼의 표면의 재결정화를 유발시키는 데 수산화칼륨 및 TMAH가 사용될 수 있다. 그러나, 생성된 구조체는 항상 바람직한 것은 아니며, 제조 공정에 고비용의 추가의 가공 단계 및 절차가 도입되고 저성능의 장치를 생성할 수 있다.
실리콘을 에칭하는 데 다양한 종래의 화학이 이용되었다. 예를 들어, 단결정 및 다결정 실리콘 둘 다가 통상적으로 질산(HNO3) 및 불화수소산(HF)의 혼합물 중에서 습식 에칭된다. 이러한 에칭제를 사용하면, 에칭은 일반적으로 등방성이다. 상기 반응은 HNO3에 의해 개시되며, 이것은 실리콘 상에 이산화규소의 층을 형성하고, HF는 산화규소를 용해시켜 제거한다. 일부 경우에 있어서, 에칭제를 희석 시키는 데 물이 사용되며, 아세트산(CH3COOH)은 바람직한 완충제이다.
일부 응용에서, 하나 이상의 결정면을 따라 다른 것들에 비해 보다 신속하게 실리콘을 에칭하는 것이 유용하다. 예를 들어, 실리콘의 다이아몬드 격자에서, 일반적으로 (111) 면은 (100) 면에 비해 보다 조밀하게 패킹되고, 따라서 (111) 배향된 표면의 에칭 속도는 (100) 배향의 표면의 에칭 속도보다 낮을 것으로 예상된다. 상이한 면들의 결합 배향도 노출된 면들에 대한 에칭제의 선택성에 기여한다. 이러한 배향-의존성 에칭 특성을 나타내는 한 에칭제는 KOH 및 이소프로필 알코올의 혼합물로 이루어진다. 예를 들어, 이러한 혼합물은 (111) 면에 대한 경우보다 (100) 면을 따라 약 100배 빠르게 에칭할 수 있다.
(100) 실리콘에 수직 언더커트를 생성하는 데 수산화물 에칭제 및 TMAH가 사용될 수 있다. 도 1 및 도 2는 표준 실리콘 배향(도 1A 및 도 2A) 및 45°회전(도 1B 및 도 2B) 둘 다에 있어서 상이한 에칭제 용액을 사용하여 수행한 실리콘 에칭을 도시한다. 표준 배향에서, 마스크는 <110> 방향을 따라 정렬된다. {111} 면들은 (100) 표면으로부터 경사진 측벽들을 정의한다. 45°회전하여, 마스크는 <100> 방향을 따라 정렬된다. 도 1에서, 에칭제는 26℃에서 적용된 묽은 NH4OH이고, 도 2에서, 에칭제는 26℃에서 적용된 묽은 TMAH이다. 두 에칭제들은 상이한 선택성을 나타내지만, 둘 다 실리콘(10)을 언더커트하여 경사진 에지들 또는 깎인 모서리들(12)을 생성한다. 경사진 에지들은 일부 응용에는 바람직하지 않을 수 있고, 집적 회로 상의 컴포넌트들의 공간적 배치를 제한할 수 있다.
따라서, 경사진 에지들 또는 깎인 모서리들 없이 (100) 실리콘 내에 정사각형 언더커트들을 생성하거나, 및/또는 언더커트의 형상을 조정하는 것이 바람직할 것이다. 또한, 습식 에칭 화학을 이용하여 (100) 실리콘 내에 횡방향 쉘프(lateral shelf)를 생성하는 것이 바람직할 것이다.
본 발명을 수행하는 데 현재 최선의 방식이라고 고려되는 것을 도시한 도면에서,
도 1A는 <110> 방향을 따라 마스킹되고 26℃에서 적용된 묽은 NH4OH로 언더커트된 단결정 실리콘의 단면도이고, 도 1B는 <100> 방향을 따라 마스킹되고 26℃에서 적용된 묽은 NH4OH로 언더커트된 단결정 실리콘을 나타내며,
도 2A는 <110> 방향을 따라 마스킹되고 26℃에서 적용된 묽은 TMAH로 언더커트된 단결정 실리콘의 단면도이고, 도 2B는 <100> 방향을 따라 마스킹되고 26℃에서 적용된 묽은 TMAH로 언더커트된 단결정 실리콘을 나타내며,
도 3A는 <110> 방향을 따라 마스킹되고 23℃에서 적용된 본 발명의 완충된 불화물 에칭액으로 언더커트된 단결정 실리콘의 단면도이고, 도 3B는 <100> 방향을 따라 마스킹되고 23℃에서 적용된 본 발명의 완충된 불화물 에칭액으로 언더커트된 단결정 실리콘을 나타내며,
도 4 내지 도 11은 본 발명의 일 실시양태에 따른 제조 공정의 다양한 단계에서의 단결정 실리콘 웨이퍼를 도시하며, 도 4A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 4B는 도 4A의 -4B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 5A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 5B는 도 5A의 -5B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 6A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 6B는 도 6A의 -6B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 7A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 7B는 도 7A의 -7B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 8A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 8B는 도 8A의 -8B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 9A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 9B는 도 9A의 -9B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이며,
도 10A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 10B는 도 10A의 -10B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이고, 도 10C는 도 10A의 -10C- 선을 따라 취한 도 10A의 단결정 실리콘 웨이퍼의 단면도이며,
도 11A는 본 발명의 일 실시양태에 따른 단결정 실리콘 웨이퍼의 평면도이고, 도 11B는 도 11A의 -11B- 선을 따라 취한 동일한 단결정 실리콘 웨이퍼의 단면도이고, 도 11C는 도 11A의 -11C- 선을 따라 취한 도 11A의 단결정 실리콘 웨이퍼의 단면도이며, 도 11D는 도 11A의 -11D- 선을 따라 취한 도 11A의 단결정 실리콘 웨이퍼의 단면도이고,
도 12A 내지 도 12E는 본 발명의 완충된 불화물 에칭액을 사용한 단결정 실리콘의 점진적 언더커트 에칭을 도시하고, 여기서 트렌치들은 (100) 실리콘 상의 <100> 방향에 있으며,
도 13A 내지 도 13D는 NH4OH에 노출된 후 본 발명의 완충된 불화물 에칭액을 사용한 단결정 실리콘의 점진적 언더커트 에칭을 도시하고, 여기서 트렌치들은 (100) 실리콘 상의 <100> 방향에 있으며,
도 14A 및 도 14B는 집적 PSOI DRAM 억세스 구조체의 투과 전자 현미경 사진(TEM)을 도시한다.
후술하는 발명의 상세한 설명에서는, 본원의 일부를 형성하며 본 발명이 실행될 수 있는 특정 실시양태를 예시로서 나타낸 첨부된 도면을 참조하기로 한다. 도면에서, 동일한 참조 번호는 몇몇 도면에서 실질적으로 같은 종류의 컴포넌트를 나타낸다. 이들 실시양태는 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기재되었다. 본 발명의 범위로부터 벗어나지 않고도 다른 실시양태가 이용될 수 있고, 구조적, 논리적 및 전기적 변화가 가해질 수 있다.
"웨이퍼" 및 "기판"의 용어는 후술하는 설명에서 본 발명의 집적 회로(IC) 구조체를 형성하기 위한, 노출된 표면을 갖는 임의의 구조체를 포함한다. "기판"이라는 용어는 반도체 웨이퍼를 포함하는 것으로 이해된다. "기판"이라는 용어는 또한 가공 중 반도체 구조체를 지칭하기 위해서 사용되며, 그 위에 설치된 다른 층들도 포함할 수 있다. 웨이퍼 및 기판은 둘 다 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 또는 절연체에 지지된 에피택셜 반도체 층들뿐만 아니라 당업자에게 공지된 다른 반도체 구조체를 포함한다. "도전체"의 용어는 반도체를 포함하는 것으로 이해되며, "절연체"의 용어는 도전체로 지칭되는 물질보다 덜 전기 전도성인 임의의 물질을 포함하는 것으로 정의된다. 따라서, 후술하는 상세한 설명은 제한하기 위한 의미로 이해되어서는 안되며, 본 발명의 범위는 첨부된 청구의 범위 및 이러한 청구의 범위에 부여된 등가물의 전체 범위에 의해서만 한정된다.
본원에 사용된 용어 "수평"은 웨이퍼 또는 기판의 배향과는 관계없이, 웨이퍼 또는 기판의 통상적인 면 또는 표면에 평행인 면으로서 정의된다. "수직"이라는 용어는 상기 정의된 "수평"에 수직인 방향을 지칭한다. "상", "측"(예컨대 "측벽"에서), "더 높은", "더 낮은", "위", 및 "아래"와 같은 용어는 웨이퍼 또는 기판의 배향과는 관계없이, 웨이퍼 또는 기판의 상부 표면상인 통상적인 면 또는 표면에 대해 정의된다.
본 발명자들에게 인식되는 것처럼, 산업계에는 습식 에칭 화학을 이용하여 (100) 실리콘을 언더커트할 필요성이 있다. <100> 방향을 따라 초기 패턴이 배향된 경우 수산화물로 에칭하였을 때 나타나는 특징적인 경사면 없이 (100) 실리콘 내에 정사각형 모서리들 및 횡방향 쉘프들을 생성하는 데 완충된 불화물 에칭액이 사용될 수 있다. 본 발명의 습식 에칭 화학은, 종래에는 엄청나게 고가이고 복잡하며/하거나 불량한 수율을 나타내었던 디바이스를 제조하는 데 사용될 수 있다.
본 발명의 일 실시양태는 또한, 에칭액을 채용하여 단결정 실리콘 하부의 트렌치의 캐비티 형상을 조정하는 방법을 포함한다. 에칭 화학은 (100) 결정면 배향을 사용하고 <100> 방향으로 패터닝하는 경우 결정 배향에 매우 선택적이며, 경사진 모서리들이 없고 횡방향 쉘프를 포함하는 캐비티 형상을 얻을 수 있다.
본 발명의 일 실시양태는 (110) 및 (111) 실리콘 면들보다 2 내지 3배 느리게 (100) 결정 실리콘 면을 에칭하는 방법을 포함한다. (100) 실리콘의 에칭 속도는 저온에서 묽은 에칭제 중에서 약 5 내지 10,000 Å/분 및 바람직하게는 10 내지 500 Å/분일 수 있다. 상기 방법은 실리콘을 본 발명의 완충된 불화물 에칭액에 노출시키는 것을 포함할 수 있다. 상기 방법은 또한 (100) 실리콘에 대해 산화물 및/또는 질화물 상의 동시 저속 에칭을 포함한다.
본 발명의 일 실시양태에서, 하나 이상의 트렌치를 내부에 포함하는 단결정 실리콘을 제공하고, 상기 단결정 실리콘을 <100> 방향으로 패터닝하고, 단결정 실리콘을 불화물 성분, 산화제 및 무기산을 포함하는 용액에 노출시킴으로써 단결정 실리콘 내에 정사각형 언더커트를 생성할 수 있다.
본 발명의 일 실시양태에서, 단결정 실리콘을 이방성 에칭제에 노출시킨 후 완충된 불화물 에칭액에 노출시킴으로써 횡방향 쉘프를 생성할 수 있다. 별법으로는, 단결정 실리콘을 제1 등방성 에칭제에 노출시켜 트랜치를 생성시킴으로써 횡방향 쉘프를 생성할 수 있다. 이방성 에칭제가 적용되어 실리콘을 언더커트할 수 있고, 완충된 불화물 에칭액이 적용되어 언더커트된 캐비티의 모서리들을 정사각형으로 할 수 있다. 상이한 노출된 면들에서 상이한 속도로 실리콘을 에칭하는 완충된 불화물 에칭액은 제1 이방성 에칭제 없이 트렌치 내에 사용될 수 있다는 것을 이해할 수 있을 것이다.
본 발명의 일 실시양태는 정사각형 언더커트 피쳐(feature)를 갖는 단결정 실리콘을 포함하는 반도체 디바이스를 포함한다. 상기 언더커트 피쳐는 매끄러운 표면을 포함한다. 본 발명의 일 실시양태는 횡방향 쉘프를 갖는 단결정 실리콘을 포함하는 반도체 디바이스를 포함한다.
본 발명에 따라 바람직한 구조체들을 생성하기 위해 실리콘을 산화시키고 이산화실리콘을 에칭하기 위한 에칭 조성물을 일반적으로 이하에 설명한다. 하기에 제공된 설명으로써, 당업자는 본원에 기재된 완충된 불화물 에칭 조성물이 다양한 용도로 사용될 수 있음을 쉽게 알 수 있을 것이다. 즉, 상기 완충된 불화물 에칭 조성물은 실리콘 에칭이 수행되고 정사각형 언더커트 또는 횡방향 쉘프가 요망되는 경우라면 언제라도 사용될 수 있다. 예를 들어, 본 발명은 집적 회로의 제조에 사용하기 위한 절연 구조체를 형성하기 위해 사용될 수 있다. 또한, 본 발명은 예를 들어 트랜지스터 구조체, 예컨대 의사 SOI(Silicon-on-Insulator) 디바이스(DRAM, SRAM, 플래시, 촬상 장치, PCRAM, MRAM, CAM 등을 포함함), FinFET, 서라운드 게이트 트랜지스터, 뿐만 아니라 마이크로 전기기계 시스템(MEMS) 및 전기-광학 컴포넌트의 제조에 이로울 수 있다.
일 실시양태에서, 단결정 실리콘을 언더커트하여 횡방향 쉘프를 형성하는 데 사용하기 위한 완충된 불화물 에칭 조성물은 일반적으로 불화물 성분, 무기산 및 산화제를 포함한다. 불화물 성분은 HF, HF2 -, NH4F 또는 불화테트라메틸암모늄(TMAF)일 수 있으나, 이에 한정되는 것은 아니다. 불화암모늄은 수산화암모늄과 HF의 혼합물로 형성될 수 있다. 불화물 성분 또는 용액은 에칭 조성물과 실리콘의 반응이 이산화실리콘을 형성할 때, 그에 의해 형성된 이산화실리콘을 불화물 성분 또는 용액이 용해시켜 제거하도록 하는 것이다. 불화물 성분은 0.5 내지 50 중량％의 양으로 존재할 수 있다.
완충된 불화물 에칭 조성물의 산화제는 예를 들어 과산화수소 또는 오존과 같은 임의의 산화제일 수 있다. 현재 선호되는 산화제의 하나는 과산화수소이다.
무기산 성분은 불화수소산(HF), 인산(H3PO4), 황산(H2SO4), 질산(HNO3), 염산(HCl), 탄산(H2CO3) 또는 임의의 다른 적합한 무기산으로부터 선택된 하나 이상의 산을 포함할 수 있다. 상기 무기산이 H3PO4 또는 H2CO3인 것이 현재 바람직하다. 무기산은 농축된 용액(X)으로서 시판되는 것을 얻을 수 있고, 이것은 통상적으로 목적하는 농도(H2O:X)로 희석된다. 예를 들어, 구입가능한 농축된 산은, HCl은 탈이온수 중 37 중량％, HNO3는 탈이온수 중 70 중량％, H2SO4는 탈이온수 중 96 중량％, H3PO4는 탈이온수 중 85 중량％로서 얻을 수 있다. 본원에 기재된 에칭 조성물의 농도는 구입가능한 용액에 기준한 것이다. 예를 들어, 에칭 조성물이 30％ HCl의 농도를 갖는 경우, 용액은 구입가능한 HCl 용액의 30 중량％를 포함한다. 과산화수소(H2O2)는 탈이온수 중 약 29 중량％의 농축 용액으로도 구입할 수 있다. 또한, 불화암모늄은 탈이온수 중 약 40 중량％의 농축된 용액으로도 구입할 수 있다. 또한, 구입가능한 용액들로부터 다중 성분의 용액이 제공될 수 있다는 것을 인식할 수 있을 것이다. 예를 들어, 올린 마이크로일렉트로닉스 머티리얼즈사(Olin Microelectronics Materials; 미국 코네티커트주 뉴왁 소재)로부터 구입가능한 QEII는 용액의 pH를 조정하는 데 사용될 수 있는 무기산(즉, H3PO4 ~0.6 w％) 및 NH4F(~39.4 w％) 둘 다를 제공한다.
다른 예시적인 적합한 에칭제는 미국 특허 제7,166,539호 및 동 제6,391,793호에 개시되어 있다. 완충된 불화물 에칭액의 pH는 바람직하게는 약 5.0 내지 약 9.0의 범위이다. 보다 바람직하게는, 완충된 불화물 에칭 조성물의 pH는 약 7.8이다. 바람직하게는, 완충된 불화물 에칭 조성물은 완충된 불화물 에칭 조성물의 중량의 약 0.5 내지 약 50％ 범위의 불화물 성분, 완충된 불화물 에칭 조성물의 중량의 약 0.5 내지 약 30％ 범위의 산화제, 및 약 0.1 내지 2 중량％ 범위의 무기산을 포함한다. 예를 들어, 완충된 불화물 에칭 조성물은 바람직하게는 NH4F:QEII:H2O2를 약 4:2:3의 부피비로 포함할 수 있다.
또한, 완충된 불화물 에칭 조성물의 이온 강도는 바람직하게는 1 초과, 보다 바람직하게는 약 5 내지 약 20의 범위이다. 본원에 사용된 "이온 강도"는 조성물 중 이온들간의 평균 정전기적 상호작용의 척도를 나타내며, 각 이온의 몰랄 농도를 그의 원자가의 제곱에 곱하여 얻은 항들의 합의 절반과 동일하다. 또한, 에칭 조성물의 산화환원 포텐셜은 바람직하게는 약 -0.5 내지 약 +0.7의 범위 또는 그보다 높다(vs. 표준 수소 전극(SHE)). 본원에 사용된 "산화환원 포텐셜"은 에칭 조성물의 산화제로서의 효율, 즉 에칭 조성물의 HF 성분에 의해 제거될 실리콘을 산화시키는 에칭 조성물의 성능의 척도이다.
완충된 불화물 에칭 용액에 관한 상기 범위는, 불화암모늄 및 과산화수소의 사용에 특히 적합하지만, 불화암모늄을 수산화암모늄 및 불화수소산에 의해 제공한 경우와 같이, 상기한 성분들의 다른 조합을 갖는 완충된 불화물 에칭 조성물에도 동등하게 적용가능한 것으로 보인다. 즉, 적합한 양의 수산화암모늄 및 불화수소산을 혼합하여 적합한 양의 불화암모늄을 제공할 수 있다. 산화제로서 오존을 사용하는 경우, 오존은 약 1 ppm 내지 약 50 ppm의 범위로 존재하는 것이 바람직하다.
완충된 불화물 에칭액은 산화물이 동일한 에칭 조성물에 노출되었을 때의 에칭 속도의 3배 초과인 실리콘 에칭 속도를 나타낼 수 있으며, 즉 실리콘과 산화물 사이의 선택도는 3 초과이다. 보다 바람직하게는, 상기 에칭 조성물을 사용한 실리콘과 산화물 사이의 선택도는 <100> 실리콘 에칭 속도에 비하여 6 초과이다.
또한, 목적하는 웨이퍼 처리량을 달성하기 위해서, 에칭 조성물을 사용한 실리콘 에칭 속도는 바람직하게는 약 5 Å/분 초과이다. 보다 바람직하게는, 실리콘에 대한 에칭 속도는 18 Å/분 초과이다. 더욱 바람직하게는, 실리콘에 대한 에칭 속도는 30 내지 50 Å/분 초과이다.
에칭 조성물은 에칭 조성물을 사용하여 실리콘을 제거한 후 실리콘 표면이 후속 가공에 적합한 바람직한 표면 조도를 갖도록 하는 것이 바람직하다. 에칭 후의 실리콘 표면의 조도는 약 1.25 Å RMS 내지 약 1.30 Å RMS 범위 내인 것이 바람직하다. 실리콘 표면의 조도는 바람직하게는 180 Å 초과의 실리콘이 제거된 후 상기 범위에 있을 수 있다. 일반적으로, 예를 들어, 조도는 약 1 ㎛2의 표면적을 스캔하여 상기 1 ㎛2의 표면적에 걸쳐 평균 피크-투-밸리(peak-to-valley) 측정을 제공하는(rms) 원자간력 현미경(AFM)에 의해 측정될 수 있다.
바람직하게는, 상기한 바와 같은 산화물에 대한 높은 선택도는 열산화물에 대한 높은 선택도이다. 예를 들어, 이러한 열산화물은 습식 또는 건식 퍼니스 산화를 이용한 것과 같은 열산화에 의해 형성될 수 있다. 그러나, 이러한 선택도는 예컨대 섈로우 트렌치 절연과 같은 절연 공정에 통상적으로 사용되는 고밀도 플라즈마 산화물과 같은, 화학적 기상 증착(CVD)에 의해 형성된 산화물에도 적용 가능하다.
일반적으로, 실리콘을 완충된 불화물 에칭액에 노출시키는 데에는 임의의 공지된 방법을 이용할 수 있다. 예를 들어, 실리콘을 완충된 불화물 에칭액의 탱크에 침지시킬 수 있다. 상기 용액을 에칭되는 웨이퍼에 분무하거나, 임의의 다른 방식, 예를 들어 적하, 분무, 증기 등으로 웨이퍼에 접촉시켜 도입할 수도 있다. 에칭 공정은 약 10℃ 내지 약 90℃ 범위의 온도에서 수행될 수 있다. 에칭 공정은 바람직하게는 21℃ 내지 약 30℃, 더욱 바람직하게는 약 22℃ 내지 25℃의 온도에서 수행된다.
상술한 바와 같이, 도 1 및 도 2는 실리콘을 언더커트하는 데 NH4OH 또는 TMAH가 사용되는 경우, 횡방향 쉘프가 거의 형성되지 않음을 보여준다. 45°회전에서 수행되었을 때(즉 <100> 방향을 따라 패터닝되었을 때), 언더커트 구조체의 모서리들은 깎인 모서리(12)를 갖는다(도 1B 및 도 2B). 이러한 생성된 구조체들은 많은 제조 공정에 바람직하지 않다. 도 3을 참조하면, 본 발명에 따라 26℃에서 완충된 불화물 에칭액(10L NH4F+5L QEII+7.5L H2O2)을 사용하여 (100) 실리콘에서 표준 실리콘 배향(즉 <110> 방향을 따라 패터닝됨) 및 45°회전 둘 다에 실리콘(10) 언더커트를 수행하였다. 도 3에 사용된 완충된 불화물 에칭액은, (100) 실리콘 면이 느린 에칭면이고, 이것은 <100> 방향을 따라 패턴이 정렬되었을 때 정사각형 언더커트의 생성을 가능하게 함을 보여준다. 통상적인 수산화물 기반의 에칭에서는, (111) 면은 느린 에칭이고, 따라서 (100) 실리콘에서 느린 면 에칭에 의한 습식 에칭은 놀라운 발견이었다.
완충된 불화물 에칭액은 매우 유용한 선택도, 매끄러운 표면 및 제어 가능한 (100) 실리콘의 에칭을 제공한다. 도 3B를 참조하면, 횡방향 쉘프(14) 및 경사진 모서리들의 부재는 (100) 실리콘 상에 제조되는 표준 CMOS 웨이퍼에서의 FinFET, 의사-SOI 또는 RAD 보울(bowl)과 같은 전기 디바이스를 그 위에 쉽게 생성하는 것을 가능하게 한다. 완충된 불화물 에칭액의 사용은 또한 횡방향 스페이서 없이 오목한 정사각형 모서리들을 생성하며, 이는 재료가 에칭되지 않은 인접하는 재료와는 매우 상이한 특성을 갖는 시이트의 실리콘 핑거의 전자적 특성에 바람직하다. 도 3B에 도시한 오목 정사각형 모서리는 MEMS를 제조할 때 디바이스의 기계적 및 광학적 특성의 불연속적인 변화에도 유용하다. (100) 실리콘 중 오목 모서리는 또한 CMOS 디바이스의 간단한 집적을 가능하게 하며, MEMS 기계 및 광학 구조체가 CMOS 가공과 보다 쉽게 통합될 수 있도록 한다.
완충된 불화물 에칭액의 에칭 속도 및 선택도는 실리콘의 산화 및 산화물의 에칭 속도의 두 가지 경합적인 메커니즘에 의존한다. 이것은 이하의 단순화된 반응식으로 나타낼 수 있다.
Si + 2H2O2 = H2SiO3 + H2O = SiO2 + 2H2O
반전지 환원/산화 반응:
H2O2 + 2H+ + 2e- ↔ 2H2O E0' = +1.77 V
Sis + 2OH- ↔ = Si(OH)2 + 2e-
H2SiO3 + 6HF ↔ H2SiF6 + 3H2O
(100) 실리콘 결정 배향과 열산화물 사이의 전형적인 선택도는 약 6이다. (110) 방향 에칭은 (100) 실리콘 에칭보다 대략 2.5배 높다.
완충된 불화물 에칭액은 다양한 용도로 사용될 수 있으나, 도 4 내지 도 11은 본 발명의 방법에 따라 의사-SOI 구조체를 생성하기 위한 부분적인 공정을 도시한다. 도 4 내지 도 11의 각각에서, A부는 구조체의 상면도를 나타내고 B부는 --B--를 따라 취한 상응하는 구조체의 단면도를 나타낸다. 도 4A 및 도 4B는 단결정 실리콘 기판(100)을 도시한다. 질화실리콘 라이너(112)가 그 위에 형성된다. 마스킹층(128), 예를 들어 포토레지스트는 당업계에 공지된 바와 같이 질화실리콘 라이너(112) 상에 형성된다. 마스킹층(128)은 패터닝되어 하나 이상의 트렌치 마스크 개구(132)를 형성할 수 있다. 마스킹층(128)의 존재와는 관계없이, 종래의 포토리소그래피 또는 다른 리소그래피 또는 비-리소그래피 방법을 또한 고려할 수 있다.
도 5A 및 도 5B를 참조하면, 질화실리콘 라이너(112) 및 단결정 실리콘 기판(100)은 마스크 개구(132)를 통해 에칭되어 단결정 실리콘 기판(100) 내에 하나 이상의 트렌치(116)를 형성한다. 에칭은 플라즈마를 사용하거나 사용하지 않고, 예를 들어 암모니아 및 1종 이상의 불화탄소를 포함하는 건식 이방성 에칭 화학을 이용하여 수행될 수 있다. 마스킹층(128)은 단결정 실리콘 기판(100)으로 에칭할 때 잔존하거나 제거될 수 있다. 트렌치(116)를 형성하는 구체적인 방법이 개시되었으나, 당업자는 트렌치(116)를 형성하는 어떤 방법도 이용될 수 있음을 이해할 것이다.
도 6A 및 도 6B를 참조하면, 질화물층이 질화실리콘 라이너(112) 및 트렌치(116) 상에 성막되고, 이어서 에칭으로 트렌치(116)의 저부(126)로부터 질화물을 제거하되, 트렌치(116)의 측벽(130) 상에 질화물 스페이서(118)를 생성한다. 종래 기술에 의해 Si3N4 라이너의 생성을 수행할 수 있다.
본 발명의 완충된 불화물 에칭액은 이어서 단결정 실리콘 기판(10)을 언더커트하는데 적용될 수 있다. 바람직하게는, 완충된 불화물 에칭액은 횡방향 쉘프(114)의 목적하는 크기에 따라, 약 23℃에서 약 5분간 적용될 수 있다. 도 7A 및 도 7B에 도시된 바와 같이, 완충된 불화물 에칭액은 트렌치(116)의 저부(126)를 통해 수직 에칭하는 것과 비교하여 단결정 실리콘 기판(100)에 대해 수평 방향으로 보다 빠르게 에칭한다. 도 7B에 도시된 바와 같이, 두께 약 450 Å 내지 550 Å의 횡방향 쉘프(114)가 생성될 수 있다.
희망하는 경우, 도 8A 및 도 8B에 도시된 바와 같이 저부(126) 및 트렌치(116)의 측벽(130) 상에 질화물 라이너(120)가 성막되고, 이어서 트렌치(116)를 산화물 재료(122), 예를 들어 SOD(spin-on-dielectric)로 충전할 수 있다.
질화실리콘 라이너(112) 및 산화물 재료(122) 상에 마스크(124)가 성막 및 패터닝된다. 산화물에 대해 어느 정도 선택성을 갖는 종래의 실리콘 에칭을 도 9A, 도 9B, 도 10A, 도 10B 및 도 10C에 나타낸 바와 같이 수행할 수 있다.
도 11A 내지 도 11D에 나타낸 바와 같이 선택적인 질화물 라이너(136)를 성막하고 SOD 충전을 수행할 수 있다. 도 11에 도시한 SOD 충전 이후, 구조체(150)를 추가로 가공하여 예를 들어 트랜지스터, 커패시터 및 디지트 라인을 그 위에 형성하여 의사-SOI 구조체를 완성할 수 있다. 구조체(150)은 두께 약 500 Å(+/- 10 ％)의 횡방향 쉘프(114)를 포함한다.
임의의 트랜지스터, 예컨대 어레이 트랜지스터 또는 억세스 트랜지스터를 포함하는 생성된 구조체, 상부 구조체(150)는 실리콘 아래의 산화물 재료(122)의 존재로 인해 상당히 낮은 누설을 나타낸다(예를 들어 도 11B 참조). 구조체(150)은 중간 의사-SOI 구조로 한정되지 않음이 이해될 것이다. 임의의 목적하는 디바이스를 생성하기 위해, 본 발명과 함께 임의의 수의 추가 제조 단계를 수행할 수 있다.
도 12A 내지 도 12E는 NH4F, QEII 및 H2O2(4:2:3의 비로 제공됨)의 용액을 사용한 실리콘 산화 및 에칭을 도시한다. NH4F, QEII 및 H2O2 용액이 담긴 정체 배스(stagnant bath)에 23℃에서 기판을 침지시킨다. 도 12A는 본 발명의 완충된 불화물 에칭액을 첨가하기 전의 질화물 라이너(320)를 갖는 단결정 실리콘(300) 중 트렌치(310)를 도시한다. 단결정 실리콘의 상부 표면(312)는 (100) 면을 나타낸다. 트렌치(310)는 (100) 면 상의 <100>이다. 약 23℃에서 완충된 불화물 에칭액에 16분간 노출시킨 후, 횡방향 쉘프(314)를 갖는 언더커트 프로파일이 보인다(도 12B). 에칭은 도 12C, 도 12D 및 도 12E에 나타낸 바와 같이 각각 22분, 25분 및 28분 노출 후 (100) 방향(즉, 웨이퍼 표면에 대해 수직)에서보다 (100) 방향에 수직(즉, STI 측벽에 대해 수직)으로 점진적으로 더 빠르다. 도 12A 내지 도 12E에 도시된 바와 같이, 하부의 실리콘 레그 또는 필라(350)의 폭은 완충된 불화물 에칭액으로의 노출이 증가됨에 따라 감소된다.
완충된 불화물 에칭액은 패턴 각도들과 조합하여 다른 성분과 배합되어 다양한 방식으로 수직 벽들을 제조할 수 있다. 도 13A 내지 도 13D는 23℃에서 5분간 이방성 NH4OH 에칭한 후 NH4F, QEII 및 H2O2 용액(완충된 불화물 에칭액)에 0분(도 13A), 3분(도 13B), 6분(도 13C) 및 9분(도 13D) 노출되었을 때의 단결정 실리콘(400)의 에칭 진행을 도시한다. 노출은 정체 배스를 이용하여 수행하였다. 단결정 실리콘의 상부 표면(412)은 (100) 면을 나타낸다. 트렌치(410)는 (100) 면 상의 <100>이다. 완충된 불화물 에칭액 에칭 시간을 증가시키면 트렌치 깊이를 상당히 증가시키지 않고 실리콘 활성 면적의 쉘프 언더커트를 형성한다. 또한, 단결정 실리콘(400) 하부의 실리콘 레그 또는 필라(450)는 에칭이 진행됨에 따라 계속 가늘어지는 것을 알 수 있을 것이다. 따라서, 본 발명의 에칭제 용액과 조합하여 적합한 패턴 각도를 사용하여, 다양한 특징을 갖는 디바이스를 제조할 수 있다는 것을 이해할 수 있을 것이다. 에칭 시간 및 에칭제 조합을 조정함으로써, 상이한 언더커트 프로파일을 얻을 수 있다. 예를 들어, 완충된 불화물 에칭액은 수산화물, NH4OH, NH4F, TMAH, 또는 이들의 조합과 배합될 수 있다.
하기 비제한적 실시예를 통해 본 발명이 보다 더 이해될 것이다.
실시예 1
도 14A 및 도 14B는 집적 PSOI DRAM 억세스 구조의 두 TEM을 도시한다. 25℃에서 4분 36초간 TMAH(100:1) 에칭 조합으로 프로파일을 생성하였다. 완충된 불화물 에칭액(NH4F, QEII 및 H2O2 (4:2:3의 비율로 제공))을 사용하여 25℃에서 6분간 두 번째 에칭을 수행하였다. 두 습식 에칭에 종래의 산화물 스페이서를 사용하였 으며, 캐비티 생성 후 제거되었다. 억세스 트랜지스터 및 비트 라인을 트랜지스터 게이트들 사이의 폴리실리콘 플러그와 함께 집적한 후의 <100> 방향에서의 화상을 나타내었다.
본원에 인용된 모든 문헌은 각각이 별도로 포함된 것처럼 그의 전체가 포함된다. 본 발명은 예시적 실시양태를 들어 기술되었으나, 이는 제한하려는 의미로 해석되어서는 안된다. 상술한 바와 같이, 당업자는 다양한 다른 예시적 응용이 본원에 기술된 에칭 조성물을 이용할 수 있음을 인식할 것이다. 당업자가 본 명세서를 참조하였을 때 예시적 실시양태의 다양한 변경, 뿐만 아니라 본 발명의 추가적 실시양태가 자명할 것이다. 본 발명의 바람직한 실시양태를 본원에 기술하였으나, 본 발명의 정신 및 범위로부터 벗어나지 않고도 많은 자명한 변경이 가능하므로, 본원의 청구의 범위에 의해 한정되는 본 발명은 상술한 설명에 나타낸 특정한 세부사항에 의해 제한되지 않는다.

Claims (16)

  1. 단결정 실리콘에 정사각형 언더커트(undercut)를 생성하는 방법으로서,
    안에 적어도 하나의 트렌치를 형성하기 위해 <100> 방향으로 단결정 실리콘을 패터닝하는 단계;
    상기 적어도 하나의 트렌치의 측벽들 및 상기 단결정 실리콘의 상부 표면의 함몰되지 않은 부분들 위에 구조체를 형성하며, 상기 단결정 실리콘의 부분은 상기 적어도 하나의 트렌치 내에 노출된 채 남겨두는 단계; 및
    상기 단결정 실리콘 내에 오목한 정사각형 모서리들에 의해 정의되는 적어도 하나의 언더커트를 형성하기 위해, 상기 적어도 하나의 트랜치 내의 단결정 실리콘의 상기 노출된 부분을 불화물 성분, 산화제 및 무기산을 포함하는 용액과 접촉시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 불화물 성분을 암모늄 및 불화수소산으로부터 형성된 불화암모늄이도록 선택하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 단결정 실리콘의 상기 노출된 부분을 10℃ 내지 90℃의 온도에서 상기 용액과 접촉시키는 단계를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 단결정 실리콘의 상기 노출된 부분을 불화물 성분, 산화제 및 무기산을 포함하는 용액과 접촉시키는 단계는, 5.8 내지 9.8의 pH를 갖는 용액과 접촉시키는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 단결정 실리콘을 패터닝하는 단계는 단결정 실리콘을 이방성 에칭제에 노출시켜 내부에 적어도 하나의 트렌치를 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    상기 이방성 에칭제를 불화테트라메틸암모늄(tetramethylammonium fluoride), 불화암모늄 및 수산화암모늄으로 이루어지는 군으로부터 선택하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 불화물 성분을 불화수소, 불화암모늄 및 불화테트라메틸암모늄으로 이루어지는 군으로부터 선택하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 무기산을 불화수소산, 인산, 황산, 질산, 염산 및 탄산으로 이루어지는 군으로부터 선택하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 산화제를 과산화수소 및 오존으로 이루어지는 군으로부터 선택하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 적어도 하나의 트랜치 내의 단결정 실리콘의 상기 노출된 부분을 용액에 접촉시키는 단계는, NH4F, H2O2 및 H3PO4를 포함하는 배스에 상기 단결정 실리콘을 침지시키는 단계를 포함하는, 방법.
  11. 제1항에 있어서,
    상기 적어도 하나의 트랜치 내의 단결정 실리콘의 상기 노출된 부분을 용액에 접촉시키는 단계는, 10 내지 35 w％ NH4F, 3 내지 20 w％ H2O2, 0.1 내지 2 w％ H3PO4 또는 다른 산, 및 43 내지 86.9 w％ 탈이온수를 포함하는 배스에 상기 단결정 실리콘을 침지시키는 단계를 포함하는, 방법.
  12. 제1항에 있어서,
    상기 적어도 하나의 트랜치 내의 단결정 실리콘의 상기 노출된 부분을 용액에 접촉시키는 단계는, 단결정 실리콘의 (110) 또는 (111) 면으로 지향된 표면으로부터의 재료보다 단결정 실리콘의 (100) 면으로 지향된 표면으로부터의 재료를 더 느리게 에칭하는 단계를 포함하는, 방법.
  13. 단결정 실리콘의 표면에 형성되고, 상기 단결정 실리콘의 일부분 아래로 연장되는 적어도 하나의 영역을 갖는 적어도 하나의 정사각형 언더커트 피쳐(feature)를 포함하는 적어도 하나의 트렌치; 및
    상기 적어도 하나의 트렌치의 측벽들을 덮고(overlying) 상기 정사각형 언더커트 피쳐 내로 적어도 부분적으로 연장되는 적어도 하나의 구조체
    를 포함하는 반도체 소자 구조체.
  14. 제13항에 있어서,
    상기 적어도 하나의 구조체는 질화물을 포함하는, 반도체 소자 구조체.
  15. 제13항에 있어서,
    상기 단결정 실리콘의 상기 표면은 (100) 실리콘을 포함하는, 반도체 소자 구조체.
  16. 제13항에 있어서,
    상기 적어도 하나의 정사각형 언더커트 피쳐는 상기 단결정 실리콘의 상기 표면에 실질적으로 수직인 제1 벽 및 상기 단결정 실리콘의 상기 표면에 실질적으로 평행한 제2 벽을 포함하는, 반도체 소자 구조체.
KR1020087031282A 2006-06-02 2007-05-31 실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및그로부터 얻은 구조체 KR101072760B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/445,718 US7628932B2 (en) 2006-06-02 2006-06-02 Wet etch suitable for creating square cuts in si
US11/445,718 2006-06-02

Publications (2)

Publication Number Publication Date
KR20090015133A KR20090015133A (ko) 2009-02-11
KR101072760B1 true KR101072760B1 (ko) 2011-10-11

Family

ID=38663107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087031282A KR101072760B1 (ko) 2006-06-02 2007-05-31 실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및그로부터 얻은 구조체

Country Status (7)

Country Link
US (4) US7628932B2 (ko)
EP (1) EP2030225A2 (ko)
JP (1) JP5278768B2 (ko)
KR (1) KR101072760B1 (ko)
CN (2) CN103956321A (ko)
TW (1) TWI356451B (ko)
WO (1) WO2007143072A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101842758B1 (ko) * 2013-02-26 2018-03-27 마이크론 테크놀로지, 인크 포토닉 디바이스 구조물 및 제조 방법

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007251095A (ja) * 2006-03-20 2007-09-27 Toshiba Corp 半導体製造方法
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7816216B2 (en) 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
US8226840B2 (en) 2008-05-02 2012-07-24 Micron Technology, Inc. Methods of removing silicon dioxide
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
DE102008040597A1 (de) * 2008-07-22 2010-01-28 Robert Bosch Gmbh Mikromechanisches Bauelement mit Rückvolumen
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8329046B2 (en) * 2009-02-05 2012-12-11 Asia Union Electronic Chemical Corporation Methods for damage etch and texturing of silicon single crystal substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US7994062B2 (en) * 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
GB201005979D0 (en) * 2010-04-09 2010-05-26 Nexeon Ltd A method of fabricating structured particles composed of silicon or a silicon-based material and their use in lithium rechargeable batteries
TWI404136B (zh) * 2010-04-13 2013-08-01 Univ Nat Taipei Technology 製作底切蝕刻微結構的製程方法
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8512588B2 (en) * 2010-08-13 2013-08-20 Lawrence Livermore National Security, Llc Method of fabricating a scalable nanoporous membrane filter
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN103035709B (zh) * 2011-09-30 2015-11-25 中国科学院微电子研究所 一种半导体结构及其制造方法
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
GB2497120A (en) * 2011-12-01 2013-06-05 Rec Wafer Norway As Production of mono-crystalline silicon
US9323010B2 (en) * 2012-01-10 2016-04-26 Invensas Corporation Structures formed using monocrystalline silicon and/or other materials for optical and other applications
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8772902B2 (en) 2012-04-19 2014-07-08 International Business Machines Corporation Fabrication of a localized thick box with planar oxide/SOI interface on bulk silicon substrate for silicon photonics integration
US20150118785A1 (en) * 2012-05-04 2015-04-30 Akrion Systems, Llc Method for consistently texturizing silicon wafers during solar cell wet chemical processing
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9437474B2 (en) * 2012-09-05 2016-09-06 Commissariat à l'énergie atomique et aux énergies alternative Method for fabricating microelectronic devices with isolation trenches partially formed under active regions
US9396984B2 (en) * 2012-09-05 2016-07-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method of producing a microelectronic device in a monocrystalline semiconductor substrate with isolation trenches partially formed under an active region
US9287178B2 (en) 2012-10-01 2016-03-15 Globalfoundries Inc. Multi-gate field effect transistor (FET) including isolated fin body
US9006066B2 (en) 2013-04-26 2015-04-14 Globalfoundries Inc. FinFET with active region shaped structures and channel separation
FR3009887B1 (fr) * 2013-08-20 2015-09-25 Commissariat Energie Atomique Procede ameliore de separation entre une zone active d'un substrat et sa face arriere ou une portion de sa face arriere
CN103730487B (zh) * 2013-12-16 2017-07-18 启东吉莱电子有限公司 一种提高正向耐压的可控硅台面结构及其制造工艺
TWI694770B (zh) 2014-09-15 2020-06-01 美商陶氏農業科學公司 包含吡啶羧酸除草劑之安全的除草組成物（二）
CN105274626B (zh) * 2015-10-10 2017-12-01 浙江晶科能源有限公司 一种用于优化黑硅表面结构的处理液及处理方法
CN106990461B (zh) * 2016-01-20 2020-05-15 安徽中科米微电子技术有限公司 一种直角顶角硅阶梯光栅及其制造方法
US10325779B2 (en) 2016-03-30 2019-06-18 Tokyo Electron Limited Colloidal silica growth inhibitor and associated method and system
US10515820B2 (en) 2016-03-30 2019-12-24 Tokyo Electron Limited Process and apparatus for processing a nitride structure without silica deposition
CN106531683B (zh) * 2016-12-29 2019-05-31 中国科学院微电子研究所 一种绝缘体上半导体材料衬底结构及其制备方法
DE102017217713B4 (de) 2017-10-05 2022-12-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung elektrischer Kontakte auf einer Solarzelle und Solarzelle
US11712766B2 (en) * 2020-05-28 2023-08-01 Toyota Motor Engineering And Manufacturing North America, Inc. Method of fabricating a microscale canopy wick structure having enhanced capillary pressure and permeability
EP3916760A1 (en) * 2020-05-28 2021-12-01 Imec VZW A method for producing an undercut in a 300 mm silicon-on-insulator platform
DE102021206956A1 (de) 2021-07-02 2023-01-05 Q.ant GmbH Verfahren zum Bilden von freistehenden Mikrostrukturen an einem Diamant-Kristall und Diamant-Kristall
WO2023119230A1 (en) 2021-12-22 2023-06-29 L'oreal Coagulation pathway and nicotinamide-adenine dinucleotide pathway modulating compositions and methods of their use

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210001968A1 (en) 2019-07-05 2021-01-07 Yamaha Hatsudoki Kabushiki Kaisha Outboard motor

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53132275A (en) * 1977-04-25 1978-11-17 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device and its production
US4407058A (en) * 1981-05-22 1983-10-04 International Business Machines Corporation Method of making dense vertical FET's
US4891255A (en) * 1988-09-29 1990-01-02 The United States Of America As Represented By The United States Department Of Energy (110) Oriented silicon wafer latch accelerometer and process for forming the same
JPH0414868A (ja) 1990-05-09 1992-01-20 Hitachi Ltd 半導体記憶装置とその製造方法
KR970000533B1 (ko) 1990-12-20 1997-01-13 후지쓰 가부시끼가이샤 Eprom 및 그 제조방법
US5427975A (en) * 1993-05-10 1995-06-27 Delco Electronics Corporation Method of micromachining an integrated sensor on the surface of a silicon wafer
US5536675A (en) * 1993-12-30 1996-07-16 Intel Corporation Isolation structure formation for semiconductor circuit fabrication
US6465865B1 (en) * 1996-01-05 2002-10-15 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
US6211039B1 (en) * 1996-11-12 2001-04-03 Micron Technology, Inc. Silicon-on-insulator islands and method for their formation
JP3919921B2 (ja) 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5972758A (en) * 1997-12-04 1999-10-26 Intel Corporation Pedestal isolated junction structure and method of manufacture
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US6104068A (en) * 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
KR20010041742A (ko) * 1999-01-13 2001-05-25 다니구찌 이찌로오, 기타오카 다카시 실리콘 디바이스의 제조방법
US7045468B2 (en) * 1999-04-09 2006-05-16 Intel Corporation Isolated junction structure and method of manufacture
US6100162A (en) * 1999-05-14 2000-08-08 Micron Technology, Inc. Method of forming a circuitry isolation region within a semiconductive wafer
US6426254B2 (en) 1999-06-09 2002-07-30 Infineon Technologies Ag Method for expanding trenches by an anisotropic wet etch
US6290863B1 (en) * 1999-07-31 2001-09-18 Micron Technology, Inc. Method and apparatus for etch of a specific subarea of a semiconductor work object
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US6376286B1 (en) * 1999-10-20 2002-04-23 Advanced Micro Devices, Inc. Field effect transistor with non-floating body and method for forming same on a bulk silicon wafer
JP2001173734A (ja) * 1999-12-15 2001-06-26 Honda Motor Co Ltd 車両用自動変速装置
US6737356B1 (en) * 2000-02-07 2004-05-18 Micron Technology, Inc. Method of fabricating a semiconductor work object
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6422969B1 (en) * 2000-08-14 2002-07-23 General Motors Corporation Powertrain with a six speed planetary transmission having three planetary gear sets
US6425841B1 (en) * 2000-08-28 2002-07-30 General Motors Corporation Multi-speed power transmission
WO2002023624A2 (en) * 2000-09-14 2002-03-21 Infineon Technologies North America Corp. Field effect transistor and method of fabrication
GB2369928A (en) * 2000-12-08 2002-06-12 Mitel Corp A method of aligning a mask to a specific crystal plane in a wafer
US6767614B1 (en) * 2000-12-19 2004-07-27 Wolfgang M. J. Hofmann Multiple-level actuators and clamping devices
TW499729B (en) * 2001-03-16 2002-08-21 Nanya Technology Corp Method of improving uniformity of oxide layer around trench sidewall and manufacture method of deep trench capacitor
JP4438247B2 (ja) * 2001-03-29 2010-03-24 アイシン・エィ・ダブリュ株式会社 車両用自動変速機
US6566273B2 (en) * 2001-06-27 2003-05-20 Infineon Technologies Ag Etch selectivity inversion for etching along crystallographic directions in silicon
US6825127B2 (en) * 2001-07-24 2004-11-30 Zarlink Semiconductor Inc. Micro-fluidic devices
US20030057438A1 (en) * 2001-09-24 2003-03-27 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing lateral epitaxial overgrowth
TWI291736B (en) * 2002-02-05 2007-12-21 Nanya Technology Corp Method for forming bottle-shaped trench in semiconductor substrate
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US6623397B1 (en) * 2002-04-17 2003-09-23 General Motors Corporation Family of multi-speed transmission mechanisms with three non-continuously interconnected planetary gear sets
US6881622B2 (en) * 2002-05-30 2005-04-19 Taiwan Semiconductor Manufacturing Co., Ltd Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure
US6841825B2 (en) 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
KR100444068B1 (ko) * 2002-06-27 2004-08-12 현대자동차주식회사 차량용 6속 자동 변속기의 유압 제어 시스템
US6734063B2 (en) 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
JP4158453B2 (ja) * 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法
US6774000B2 (en) * 2002-11-20 2004-08-10 International Business Machines Corporation Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures
US7045073B2 (en) * 2002-12-18 2006-05-16 Intel Corporation Pre-etch implantation damage for the removal of thin film layers
US6902962B2 (en) * 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
JP2006525677A (ja) * 2003-04-21 2006-11-09 シオプティカル インコーポレーテッド シリコン・ベースの光デバイスの電子デバイスとのｃｍｏｓ互換集積化
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6808994B1 (en) * 2003-06-17 2004-10-26 Micron Technology, Inc. Transistor structures and processes for forming same
US6969648B2 (en) * 2003-06-25 2005-11-29 International Business Machines Corporation Method for forming buried plate of trench capacitor
US7166539B2 (en) * 2003-07-22 2007-01-23 Micron Technology, Inc. Wet etching method of removing silicon from a substrate
KR100568858B1 (ko) * 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
US6927104B2 (en) * 2003-09-15 2005-08-09 Chartered Semiconductor Manufacturing Ltd. Method of forming double-gated silicon-on-insulator (SOI) transistors with corner rounding
US6963114B2 (en) * 2003-12-29 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. SOI MOSFET with multi-sided source/drain silicide
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
TWI248169B (en) * 2004-03-18 2006-01-21 Nanya Technology Corp A method for forming bottle trench and fabricating capacitor having the same
US7081397B2 (en) 2004-08-30 2006-07-25 International Business Machines Corporation Trench sidewall passivation for lateral RIE in a selective silicon-on-insulator process flow
US7466539B2 (en) * 2005-09-30 2008-12-16 Wisconsin Alumni Research Foundation Electrochemical double-layer capacitor using organosilicon electrolytes
KR100689514B1 (ko) * 2006-01-23 2007-03-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US8299341B2 (en) 2009-05-13 2012-10-30 The California Institute Of Technology Fabrication of vertically aligned metallic nanopillars

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210001968A1 (en) 2019-07-05 2021-01-07 Yamaha Hatsudoki Kabushiki Kaisha Outboard motor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101842758B1 (ko) * 2013-02-26 2018-03-27 마이크론 테크놀로지, 인크 포토닉 디바이스 구조물 및 제조 방법

Also Published As

Publication number Publication date
CN101461040A (zh) 2009-06-17
CN103956321A (zh) 2014-07-30
US7973388B2 (en) 2011-07-05
US20110260298A1 (en) 2011-10-27
TW200809952A (en) 2008-02-16
JP5278768B2 (ja) 2013-09-04
EP2030225A2 (en) 2009-03-04
JP2009540539A (ja) 2009-11-19
WO2007143072B1 (en) 2008-04-10
US7628932B2 (en) 2009-12-08
TWI356451B (en) 2012-01-11
WO2007143072A3 (en) 2008-02-14
KR20090015133A (ko) 2009-02-11
WO2007143072A2 (en) 2007-12-13
US8450214B2 (en) 2013-05-28
US20120322263A1 (en) 2012-12-20
US20070278183A1 (en) 2007-12-06
US8294246B2 (en) 2012-10-23
US20100013061A1 (en) 2010-01-21

Similar Documents

Publication Publication Date Title
KR101072760B1 (ko) 실리콘에 정사각형 커트를 생성하기에 적합한 습식 에칭 및그로부터 얻은 구조체
US7709341B2 (en) Methods of shaping vertical single crystal silicon walls and resulting structures
US7696045B2 (en) Method of manufacturing semiconductor device
KR101319719B1 (ko) Ｆｉｎ 프로파일 구조물 및 그 제조 방법
US9117759B2 (en) Methods of forming bulb-shaped trenches in silicon
US6391793B2 (en) Compositions for etching silicon with high selectivity to oxides and methods of using same
KR20060105042A (ko) 기판의 이방성 에칭용 비정질 에칭 정지를 위한 방법,구조체 및 트랜지스터
WO2009052285A1 (en) Improved shallow trench isolation for integrated circuit
WO2018064984A1 (zh) 去除晶片上的二氧化硅的方法及集成电路制造工艺
US6696348B1 (en) Wide neck shallow trench isolation region to prevent strain relaxation at shallow trench isolation region edges
JP2006066726A (ja) 半導体装置の製造方法及び半導体基板
US6291353B1 (en) Lateral patterning
KR0175009B1 (ko) 식각용액 및 이를 이용한 반도체 장치의 식각방법
JP2008124399A (ja) 半導体装置の製造方法
KR100444301B1 (ko) 질화막 ｃｍｐ를 이용한 다마신 금속 게이트 형성 방법
CN105161414A (zh) 栅极硬掩模层的去除方法
KR100800106B1 (ko) 반도체 소자의 트렌치 절연막 형성 방법
JPH11163119A (ja) 半導体装置の製造方法
KR20060020378A (ko) 반도체 소자의 소자 분리막 형성방법
JP2011159911A (ja) 半導体装置の製造方法
KR20040007873A (ko) 반도체 소자의 평탄화 방법
KR20050068370A (ko) 반도체 소자의 격리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee