JP2008124399A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上に、第1の材料膜を介して第2の材料膜を形成する膜形成工程と、前記第2の材料膜を所定のパターンにするパターン化工程と、所定のパターンにされた前記第2の材料膜の幅をエッチングにより細めるスリミング工程と、前記第1の材料膜をエッチングして、幅を細めた前記第2の材料膜のパターンを前記第1の材料膜に転写する第1の材料膜エッチング工程と、エッチングされた前記第1の材料膜の幅を測定する測定工程と、測定した前記第1の材料膜の幅に基づき、前記第1の材料膜の幅を所定の幅にする寸法調整工程と、を含むことを特徴とする半導体装置の製造方法。
【選択図】図1B
Description
(半導体装置の製造)
図1A(a)〜(c)、図1B(d)〜(g)、図1C(h)〜(j)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
この第1の実施の形態によれば、リソグラフィ法およびスリミングステップによるレジスト7の寸法のばらつき、並びにTEOS膜5および多結晶シリコン膜4のエッチング量のばらつきの影響を考慮して、多結晶シリコン膜4を目的とする幅よりも大きめの幅を有するようにパターニングし、その後、CD−SEMにより多結晶シリコン膜4の幅を測定し、酸化領域8を形成、除去することにより、目的のゲート長を有するゲート電極9を精度よく形成することができる。
(半導体装置の製造)
図2A(a)〜(d)、図2B(e)〜(h)、図2C(i)〜(k)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。
この第2の実施の形態によれば、リソグラフィ法によるレジスト16の寸法のばらつき、および多結晶シリコン15のエッチング量のばらつきの影響を考慮してレジスト16の幅を目的とする幅よりも大きめにパターニングし、その後、多結晶シリコン15の幅をCD−SEMにより測定し、ウェットエッチングにより調整することにより、ほぼ目的の幅の素子領域19を有する半導体装置1を精度よく形成することができる。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
2 半導体基板
3、17 シリコン酸化膜
4、15 多結晶シリコン膜
5、14 TEOS膜
7、16 レジスト
8 酸化領域
9 ゲート電極
10 ゲート絶縁膜
13 シリコン窒化膜
18 素子分離構造
Claims (5)
- 半導体基板上に、第1の材料膜を介して第2の材料膜を形成する膜形成工程と、
前記第2の材料膜を所定のパターンにするパターン化工程と、
所定のパターンにされた前記第2の材料膜の幅をエッチングにより細めるスリミング工程と、
前記第1の材料膜をエッチングして、幅を細めた前記第2の材料膜のパターンを前記第1の材料膜に転写する第1の材料膜エッチング工程と、
エッチングされた前記第1の材料膜の幅を測定する測定工程と、
測定した前記第1の材料膜の幅に基づき、前記第1の材料膜の幅を所定の幅にする寸法調整工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記寸法調整工程は、
測定した前記第1の材料膜の幅に基づき、前記第1の材料膜の側面を所定の深さまで酸化する工程と、
前記第1の材料膜の酸化した部分を除去する工程と、
を含むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜、ゲート電極材料膜、ゲート上絶縁膜、およびレジストを順次積層する積層工程と、
前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、
前記レジストの幅をエッチングにより細めるスリミング工程と、
幅を細めた前記レジストをマスクとして、前記ゲート上絶縁膜をエッチングするゲート上絶縁膜エッチング工程と、
前記レジストを剥離し、前記ゲート上絶縁膜をマスクとして、前記ゲート電極材料膜をエッチングするゲート電極材料膜エッチング工程と、
エッチングされた前記ゲート電極材料膜の幅を測定する測定工程と、
測定した前記ゲート電極材料膜の幅に基づき、前記ゲート電極材料膜の幅を所定のゲート長に加工して、ゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に、前記半導体基板のエッチングマスクとなる第1のマスク材料、前記第1のマスク材料のエッチングマスクとなる第2のマスク材料、およびレジストを順次積層する積層工程と、
前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、
所定のパターンにされた前記レジストをマスクとして、前記第2のマスク材料をエッチングする第2のマスク材料エッチング工程と、
前記レジストを剥離し、エッチングされた前記第2のマスク材料の幅を測定する測定工程と、
測定した前記第2のマスク材料の幅に基づき、前記第2のマスク材料の幅をエッチングにより小さくする寸法調整工程と、
幅を小さくした前記第2のマスク材料をマスクとして、前記第1のマスク材料をエッチングする第1のマスク材料エッチング工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1のマスク材料エッチング工程の後、
前記第1のマスク材料をマスクとして、前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の前記溝に絶縁膜を堆積させる堆積工程と、
前記絶縁膜を平坦化することにより、前記溝に素子分離構造を形成する素子分離構造形成工程と、
を含むことを特徴とする請求項4に記載の半導体装置の製造方法。
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