JP2009016813A - 微細パターンの形成方法 - Google Patents

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Abstract

【課題】 犠牲膜を、強度を有しながらも容易に除去できるものとし、解像限界以下の幅を持つ下地膜のパターンを再現性良く安定して形成できる微細パターンの形成方法を提供すること。
【解決手段】 薄膜２上に、この薄膜２とは異なる膜からなり、かつ、ＳｉＢＮからなる犠牲膜３を形成し、犠牲膜３を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工し、加工された犠牲膜３の側壁上に、犠牲膜３及び薄膜２とは異なる膜からなる側壁スペーサ５´を形成し、加工された犠牲膜３を除去し、側壁スペーサ５´をマスクに用いて、薄膜２を加工する。
【選択図】図５

Description

この発明は、半導体プロセスに用いられ、露光装置の解像限界以下のパターンを形成する微細パターンの形成方法に関する。
半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離幅は、微細化されてきている。一般的に、微細パターンは、フォトリソグラフィ技術を用いてレジストパターンを形成し、該レジストパターンをエッチングのマスクに用いて下地の各種薄膜をエッチングすることで形成される。
微細パターンを形成するためにはフォトリソグラフィ技術が重要であるが、近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。
解像限界以下のパターンを形成する技術としては、例えば、特許文献１に記載されている。特許文献１においては、基本的に、下地膜上に解像限界の間隔でシリコン窒化膜（以下本明細書では犠牲膜という）を形成し、該犠牲膜の側壁上に側壁シリコン酸化膜（以下本明細書では側壁スペーサという）を形成し、上記犠牲膜を除去するとともに側壁スペーサを残し、残った側壁スペーサをエッチングのマスクに用いて下地膜をエッチングする。
このような技術によれば、側壁スペーサの幅を犠牲膜の幅よりも細くできるので、この側壁スペーサをエッチングのマスクに用いることで、解像限界以下の幅を持つ下地膜のパターンを形成することができる。
特開２０００−１７３９７９号公報
犠牲膜は、側壁スペーサを形成するための基体となるとともに、側壁スペーサのみを残すために側壁スペーサ形成後においては、除去されるものである。このため、犠牲膜には、側壁スペーサの形成時に欠けたり、容易にエッチングされたりしないこと、かつ、犠牲膜の除去時には側壁スペーサや下地膜を傷めることなく容易に除去できること、という条件が要求される。つまり、犠牲膜には、強度を有しながらも容易に除去できる、という、相反する条件が要求される。
特許文献１に記載された犠牲膜は、シリコン窒化膜、又はシリコン酸化膜である。これらの膜は、強度を高めるために高温で形成すると膜質が強固となってエッチングし難くなり、容易に除去することが困難となる。
反対に、容易に除去できるように低温で形成すると膜質が脆弱となり、側壁スペーサ形成時に欠けてしまったり、エッチングされ易くなってしまったりする。
この発明は、犠牲膜を、強度を有しながらも容易に除去できるものとし、解像限界以下の幅を持つ下地膜のパターンを再現性良く安定して形成できる微細パターンの形成方法を提供することを目的とする。
上記課題を解決するために、この発明の第１態様に係る微細パターンの形成方法は、基板上に、薄膜を形成する工程と、前記薄膜上に、この薄膜とは異なる膜からなり、かつ、ＳｉＢＮからなる犠牲膜を形成する工程と、前記犠牲膜を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工する工程と、前記加工された犠牲膜の側壁上に、この犠牲膜及び前記薄膜とは異なる膜からなる側壁スペーサを形成する工程と、前記加工された犠牲膜を除去する工程と、前記側壁スペーサをマスクに用いて、前記薄膜を加工する工程と、を具備する。
また、この発明の第２態様に係る微細パターンの形成方法は、基板上に、第１の薄膜を形成する工程と、前記第１の薄膜上に、この第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、前記第２の薄膜上に、この第２の薄膜とは異なる膜からなるハードマスク膜を形成する工程と、前記ハードマスク膜上に、ＳｉＢＮからなる犠牲膜を形成する工程と、前記犠牲膜を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工する工程と、前記加工された犠牲膜の側壁上に、この犠牲膜及び前記ハードマスク膜とは異なる膜からなる側壁スペーサを形成する工程と、前記犠牲膜を除去する工程と、前記側壁スペーサをマスクに用いて、前記ハードマスク膜を加工する工程と、前記ハードマスク膜をマスクに用いて、前記第２の薄膜を加工する工程と、を具備する。
この発明によれば、犠牲膜を、強度を有しながらも容易に除去できるものとし、解像限界以下の幅を持つ下地膜のパターンを再現性良く安定して形成できる微細パターンの形成方法を提供できる。
以下、添付図面を参照してこの発明の実施形態について具体的に説明する。
（第１の実施形態）
図１乃至図７は、この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図である。
第１の実施形態は、この発明に係る微細パターンの形成方法の基本的なプロセスフローを例示するものである。
まず、図１に示すように、基板、本例では半導体基板１上に、薄膜２を形成する。また、本明細書においては、半導体基板１は、半導体、例えば、シリコン基板のみを示すものではなく、半導体基板内、又は半導体基板上に形成された半導体素子や集積回路パターンに対応した導電膜、これらを絶縁する層間絶縁膜が形成された構造体を含む、と定義する。薄膜２は、後に微細パターンに加工される膜であり、絶縁膜であっても良いし、導電膜であっても良い。本例では、一例として、薄膜２を導電性ポリシリコンとする。次いで、薄膜２上に、この薄膜２と異なる膜からなり、ＳｉＢＮからなる犠牲膜３を形成する。
次に、図２に示すように、犠牲膜３上にフォトレジストを塗布し、フォトレジスト膜を形成する。次いで、フォトリソグラフィ技術を用いて、フォトレジスト膜を、所定の間隔を持つレジストパターン４に加工する。本例では、レジストパターン４の一例として、ライン・アンド・スペースパターンとし、所定の間隔としては、露光装置の解像限界とする。例えば、本例では、レジストパターン４の、平面方向に沿った幅Ｗｒが解像限界である。
次に、図３に示すように、レジストパターン４をエッチングのマスクに用いて、犠牲膜３をエッチングし、犠牲膜３を、所定の間隔を持つパターンに加工する。加工された犠牲膜３の、平面方向沿った幅Ｗｓはレジストパターン４の幅Ｗｒと等しい、もしくはほぼ等しくなるので、幅Ｗｓは、解像限界と等しい、もしくはほぼ等しくなる。犠牲膜３をエッチングする際に用いるエッチャントとしては、例えば、犠牲膜３がＳｉＢＮ膜であるとき、熱リン酸（Ｈｏｔ
Ｈ３ＰＯ４）が利用される。この他に、ＳＣ−１（アンモニアと過酸化水素水との混合液）を含むエッチャント、ＦＰＭ（ＨＦ／Ｈ２Ｏ／Ｈ２Ｏ２：弗酸と過酸化水素水とを含む混合液）を含むエッチャント、ＢＨＦ（ＮＨ４Ｆ／ＨＦ／Ｈ２：弗酸とフッ化アンモニウムとを含む混合液）を含むエッチャントを用いてエッチングすることもできる。
次に、図４に示すように、加工された犠牲膜３、及び薄膜２上に、犠牲膜３及び薄膜２とは異なる膜５を形成する。本例では、膜５をシリコン酸化膜とする。シリコン酸化膜の形成方法の一例としては、ＭＬＤ（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、分子層レベルで極薄く堆積したＭＬＤ-ＳｉＯ２である。膜５を、極薄く堆積することで、犠牲膜３の側壁上にある膜５の厚さは、露光装置の解像限界以下の幅Ｗｓｓにできる。ＭＬＤ法の基本的な成膜技術は、本件特許出願人による特許出願（出願番号：特願２００６−２６５８１８）に記載されており、例えば、有機シリコンを含むソースガスと活性化された酸素種とを交互に供給しながら堆積していく。有機シリコンを含むソースガスの例は、エトキシシランガス、及びアミノシランガスである。エトキシシランとしては、例えば、ＴＥＯＳ（テトラエトキシシラン）を利用することができる。また、アミノシランガスとしては、例えば、ＴＤＭＡＳ（トリジメチルアミノシラン）、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＤＭＡＳ（ジメチルアミノシラン）、ＤＥＡＳ（ジエチルアミノシラン）、ＤＰＡＳ（ジプロピルアミノシラン）、ＢＡＳ（ブチルアミノシラン）、ＤＩＰＡＳ（ジイソプロピルアミノシラン）、及びＢＥＭＡＳ（ビスエチルメチルアミノシラン）、を利用することができる。
また、活性化された酸素種としては、プラズマにより励起された酸素ラジカルを用いることができる。また、プラズマにより励起された酸素ラジカル以外にも、熱により励起された酸素ラジカルや、光により励起された酸素ラジカル等を用いることができる。また、光の例としては、レーザーや、波長３５０ｎｍ以下の紫外線を挙げることができる。
特に、ＭＬＤ法を用いた場合には分子レベルでの膜厚制御が可能であるため、ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）制御も容易になり、安定したプロセスが実現できる。
次に、図５に示すように、図４に示した構造体をエッチバックし、膜５をその表面から後退させ、犠牲膜３の側壁上に側壁スペーサ５´を形成する。エッチバックの一例は、異方性エッチングであり、例えば、ＲＩＥ法などを利用すれば良い。
次に、図６に示すように、側壁スペーサ５´及び薄膜２をマスクに用いて、加工された犠牲膜３を除去する。犠牲膜３を除去する際に用いるエッチャントの例は、犠牲膜３がＳｉＢＮ膜であるとき、例えば、熱リン酸（Ｈｏｔ
Ｈ３ＰＯ４）である。この他に、ＳＣ−１（アンモニアと過酸化水素水との混合液）を含むエッチャントを用いてエッチングすることもできる。犠牲膜３の除去にウェットエッチングを利用することで、犠牲膜３の除去が容易となる、という利点を得ることができる。
次に、図７示すように、側壁スペーサ５´をエッチングのマスクに用いて、薄膜２をエッチングし、薄膜２を、所定の間隔を持つパターンに加工する。加工された薄膜２の、平面方向に沿った幅Ｗｔは側壁スペーサ５´の幅Ｗｓｓと等しい、もしくはほぼ等しくなるので、幅Ｗｔは、解像限界以下にできる。
このようにして、第１の実施形態によれば、解像限界以下の幅Ｗｔを有する薄膜２の微細パターンを形成することができる。
このような微細パターンは、例えば、トランジスタのゲート電極や、半導体メモリのビット線のように、高密度に配置される集積回路パターンに利用することができる。
さらに、第１の実施形態によれば、犠牲膜３を、ＳｉＢＮを含む膜とする。これにより、犠牲膜３を、強度を有しながらも容易に除去できるものとでき、解像限界以下の幅を持つ薄膜（下地膜）２の微細パターンを、再現性良く安定して形成することができる。本例では、一例として犠牲膜３をＳｉＢＮ膜とする。
図８に、犠牲膜３として使用可能な膜の物性値を示す。
図８に示すように、犠牲膜３として使用可能な膜としては、ＭＬＤ-ＳｉＮ、ＣＶＤ-ＳｉＮ（低温成膜）、ＣＶＤ-ＳｉＮ（高温成膜）、Ｔｈ-ＳｉＯ２（熱酸化膜）、及びＳｉＢＮを挙げることができる。
なかでも、ＳｉＢＮは、成膜温度（Ｔｅｍｐ．）が５５０℃であり、ＭＬＤ-ＳｉＮ（成膜温度＝４５０℃）やＣＶＤ-ＳｉＮ（低温成膜：成膜温度＝４５０℃）に比較して膜質を強固にでき、ＭＬＤ-ＳｉＮやＣＶＤ-ＳｉＮ（低温成膜）よりも、犠牲膜３として十分な強度を得ることができる。
また、ＳｉＢＮの希弗酸（ＤＨＦ１％）に対するエッチングレートは２ｎｍ／ｍｉｎであり、ＭＬＤ-ＳｉＮ（エッチングレート＝７ｎｍ／ｍｉｎ）やＣＶＤ-ＳｉＮ（低温成膜：エッチングレート＝４７ｎｍ／ｍｉｎ）よりも遅い。即ち、ＳｉＢＮは、希弗酸に対するエッチング耐性が、ＭＬＤ-ＳｉＮやＣＶＤ-ＳｉＮ（低温成膜）に勝る。
さらに、ＳｉＢＮの熱リン酸（Ｈｏｔ Ｈ３ＰＯ４）に対するエッチングレートは２００ｎｍ／ｍｉｎを超えており、これはＭＬＤ-ＳｉＮやＣＶＤ-ＳｉＮ（低温成膜）の熱リン酸に対するエッチングレートに匹敵する。即ち、ＳｉＢＮは、熱リン酸を用いることで容易に除去することができる。
強度のみを考慮すれば、ＣＶＤ-ＳｉＮ（高温成膜）やＴｈ-ＳｉＯ２も有意であるが、ＣＶＤ-ＳｉＮ（高温成膜）やＴｈ-ＳｉＯ２は、図８に示すように、希弗酸にも熱リン酸にもエッチングされ難い。即ち、ＣＶＤ-ＳｉＮ（高温成膜）やＴｈ-ＳｉＯ２は強度の点では十分であるが、エッチングの容易性に難がある。この点、ＳｉＢＮはＭＬＤ-ＳｉＮやＣＶＤ-ＳｉＮ（低温成膜）に比較して強度が十分であり、かつ、熱リン酸を用いることでＣＶＤ-ＳｉＮ（高温成膜）やＴｈ-ＳｉＯ２に比較して容易にエッチングできる。
よって、犠牲膜３を、ＳｉＢＮを含む膜とすることで、強度を有しながらも容易に除去できる犠牲膜３を得ることができる。このような犠牲膜３を用いることで、解像限界以下の幅を持つ薄膜（下地膜）２の微細パターンを再現性良く安定して形成することができる。
さらに、第１の実施形態では、露光装置の解像限界以下の微細パターンを形成できるので、フォトリソグラフィ技術で使用される露光装置にドライ式露光装置を利用しても、液浸式露光装置に匹敵する微細パターンを形成することができる。もちろん、液浸式露光装置も用いることもできる。
（第２の実施形態）
図９乃至図１６は、この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図である。
第２の実施形態は、この発明に係る微細パターンの形成方法を、実際の半導体プロセスに、より好適に適用できる一例を示すものである。
まず、図９に示すように、半導体基板１上に、第１の薄膜としてのエッチングストッパ膜６を形成する。エッチングストッパ膜６は、次に形成される薄膜をエッチングしたとき、そのエッチングを停止させる膜である。本例では、一例としてエッチングストッパ膜６をシリコン窒化膜とする。次いで、エッチングストッパ膜６上に、このエッチングストッパ膜６とは異なる膜からなる薄膜２を形成する。本例では、一例として、薄膜２を、第１の実施形態と同様に導電性ポリシリコン膜とする。次いで、薄膜２上に、この薄膜２とは異なる膜からなるハードマスク膜７を形成する。ハードマスク膜７は、薄膜２をエッチングするときのエッチングのマスクとなる膜である。本例では、一例としてハードマスク膜７をシリコン窒化膜とする。次いで、ハードマスク膜７上に、このハードマスク膜７と異なる膜からなり、ＳｉＢＮからなる犠牲膜３を形成する。
次に、図１０に示すように、犠牲膜３上にフォトレジストを塗布し、フォトレジスト膜を形成する。次いで、フォトリソグラフィ技術を用いて、フォトレジスト膜を、所定の間隔を持つレジストパターン４に加工する。本例においても、レジストパターン４は、第１の実施形態と同様に、ライン・アンド・スペースパターンであり、所定の間隔は露光装置の解像限界とする。本例においても、レジストパターン４の、平面方向に沿った幅Ｗｒは解像限界である。
次に、図１１に示すように、レジストパターン４をエッチングのマスクに用いて、犠牲膜３をエッチングし、犠牲膜３を、所定の間隔を持つパターンに加工する。本例においても、加工された犠牲膜３の、平面方向沿った幅Ｗｓはレジストパターン４の幅Ｗｒと等しい、もしくはほぼ等しくなる。また、犠牲膜３をエッチングする際に用いるエッチャントとしては、犠牲膜３がＳｉＢＮ膜であるとき、例えば、熱リン酸が利用される。
次に、図１２に示すように、加工された犠牲膜３、及びハードマスク膜７上に、犠牲膜３及びハードマスク膜７上とは異なる膜５を形成する。本例では、第１の実施形態と同様に、膜５をシリコン酸化膜とする。シリコン酸化膜の形成方法の一例は、ＭＬＤ法を用いた堆積である。例えば、ＭＬＤ法を用いてシリコン酸化膜を分子層レベルで極薄く堆積することで、犠牲膜３の側壁上にある膜５の厚さを、露光装置の解像限界以下の幅Ｗｓｓにできる。
次に、図１３に示すように、図１２に示した構造体を、例えば、ＲＩＥ法等を用いてエッチバックし、膜５をその表面から後退させ、犠牲膜３の側壁上に側壁スペーサ５´を形成する。
次に、図１４に示すように、側壁スペーサ５´及びハードマスク膜７をマスクに用いて、第１の実施形態と同様に加工された犠牲膜３を除去する。また、この犠牲膜３の除去にウェットエッチングを利用すると、第１の実施形態と同様に犠牲膜３の除去が容易となる、という利点を得ることができる。
次に、図１５に示すように、側壁スペーサ５´をエッチングのマスクに用いて、ハードマスク膜７をエッチングし、ハードマスク膜７を、所定の間隔を持つパターンに加工する。加工されたハードマスク膜７の、平面方向沿った幅Ｗｈは側壁スペーサ５´の幅Ｗｓｓと等しい、もしくはほぼ等しくなるので、幅Ｗｈは、解像限界以下にできる。
次に、図１６に示すように、例えば、側壁スペーサ５´を除去した後、加工されたハードマスク膜７をマスクに用いて、薄膜２を、所定の間隔を持つパターンに加工する。加工された薄膜２の、平面方向沿った幅Ｗｔはハードマスク膜７の幅Ｗｈと等しい、もしくはほぼ等しくなる。よって、幅Ｗｔは、解像限界以下にできる。
このようにして、第２の実施形態によれば、解像限界以下の幅Ｗｔを有する薄膜２の微細パターンを形成することができる。
第２の実施形態においても、第１の実施形態と同様に、犠牲膜３に、ＳｉＢＮを含む膜を用いているので、第１の実施形態と同様の利点を得ることができる。
さらに、第２の実施形態においては、薄膜２の下にエッチングストッパ膜６を形成し、さらに、薄膜２の上にハードマスク膜７を形成する。このため、例えば、側壁スペーサ５´をエッチングのマスクに用いて薄膜２をエッチングし、薄膜２を加工する場合に比較して、膜厚が厚い薄膜２を加工できる、という利点を得ることができる。また、薄膜２のエッチングはエッチングストッパ膜６で停止するので、膜厚が厚い薄膜２をエッチングしたとしても、薄膜２の下に過剰にエッチングが進まない、という利点を得ることができる。このような利点から、第２の実施形態によれば、例えば、アスペクト比（高さ／幅）が高い薄膜２のパターンを形成できる。アスペクト比が高い薄膜２のパターンは、例えば、平面からみた面積は小さいが断面積は大きい。このため、抵抗値を小さくすることができ、配線パターン、例えば、半導体メモリのビット線パターンのような配線パターンの適用に有利である。
また、第１の薄膜として熱酸化膜等のゲート絶縁膜を用い、第２の薄膜をゲート電極となるポリシリコン等を用いることで微細化されたゲート構造を形成することが可能となる。
以上、この発明をいくつかの実施形態に従って説明したが、この発明はこれら実施形態に限られるものではなく様々な変形が可能である。
例えば、第１、第２の実施形態では、薄膜２を導電性ポリシリコンとしたが、導電性アモルファスシリコンや、導電性シリコンを含む導電膜でも良く、さらにはシリコン酸化膜、即ち、ＳｉＯ２系の絶縁膜であっても良い。
また、例えば、図１７Ａに示すように、薄膜２を絶縁膜２ａとし、図１７Ｂに示すように、絶縁膜２ａ間を半導体、例えば、シリコン１０ａで埋め込み、絶縁膜２ａの上面、及びシリコン１０ａの上面を平坦化する。このようにすると、シリコン１０ａを半導体素子が形成される素子領域とし、微細パターンとして形成された絶縁膜２ａを素子分離領域とした半導体装置を構成することができる。
また、図１７Ａ及び図１７Ｂに示した例とは反対に、図１８Ａに示すように、薄膜２を半導体、例えば、シリコン膜２ｂとし、図１８Ｂに示すように、シリコン膜２ｂ間を絶縁物１０ｂで埋め込む。このようにすると、微細パターンとして形成されたシリコン膜２ｂを素子領域とし、絶縁物１０ｂを素子分離領域とした半導体装置を構成することができる。
さらに、図１９に示すように、微細パターンとして形成された薄膜２は、トランジスタのゲートや配線ばかりでなく、Ｆｉｎ型ＦＥＴのチャネルとしても利用することができる。
さらに、上記実施形態では、レジスト膜４を単層の膜として図示していたが、レジスト膜４は、図２０に示すように、最上層をレジスト膜とし、下層に、例えば、反射防止膜（ＢＡＲＣ）を備えた多層膜とすることも可能である。
さらに、基板としては、半導体基板に限定されず、ＬＣＤガラス基板等の他の基板にも本発明を適用することができる。
その他、上記実施形態は、この発明の主旨を逸脱しない範囲で様々な変形が可能である。
この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第１の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 犠牲膜として使用可能な膜の物性値を示す図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の第２の実施形態に係る微細パターンの形成方法を主要な製造工程毎に示す断面図 この発明の応用例を示す断面図 この発明の応用例を示す断面図 この発明の応用例を示す断面図 この発明の変形例を示す断面図
符号の説明
１；半導体基板
２；薄膜
３；犠牲膜
４；レジストパターン
５；膜
５´；側壁スペーサ
６；エッチングストッパ膜
７；ハードマスク膜

Claims (7)

  1. 基板上に、薄膜を形成する工程と、
    前記薄膜上に、この薄膜とは異なる膜からなり、かつ、ＳｉＢＮからなる犠牲膜を形成する工程と、
    前記犠牲膜を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工する工程と、
    前記加工された犠牲膜の側壁上に、この犠牲膜及び前記薄膜とは異なる膜からなる側壁スペーサを形成する工程と、
    前記加工された犠牲膜を除去する工程と、
    前記側壁スペーサをマスクに用いて、前記薄膜を加工する工程と、
    を具備することを特徴とする微細パターンの形成方法。
  2. 前記薄膜は、シリコンを含む導電膜、又はＳｉＯ２系の絶縁膜であることを特徴とする請求項１に記載の微細パターンの形成方法。
  3. 基板上に、第１の薄膜を形成する工程と、
    前記第１の薄膜上に、この第１の薄膜とは異なる膜からなる第２の薄膜を形成する工程と、
    前記第２の薄膜上に、この第２の薄膜とは異なる膜からなるハードマスク膜を形成する工程と、
    前記ハードマスク膜上に、ＳｉＢＮからなる犠牲膜を形成する工程と、
    前記犠牲膜を、フォトリソグラフィ技術を用いて、所定の間隔を持つパターンに加工する工程と、
    前記加工された犠牲膜の側壁上に、この犠牲膜及び前記ハードマスク膜とは異なる膜からなる側壁スペーサを形成する工程と、
    前記犠牲膜を除去する工程と、
    前記側壁スペーサをマスクに用いて、前記ハードマスク膜を加工する工程と、
    前記ハードマスク膜をマスクに用いて、前記第２の薄膜を加工する工程と、
    を具備することを特徴とする微細パターンの形成方法。
  4. 前記第２の薄膜は、シリコンを含む導電膜、又はＳｉＯ２系の絶縁膜であることを特徴とする請求項３に記載の微細パターンの形成方法。
  5. 前記第１の薄膜は、エッチングストッパ膜であることを特徴とする請求項３又は請求項４に記載の微細パターンの形成方法。
  6. 前記ＳｉＢＮからなる犠牲膜は、リン酸を含むウェットエッチング、又はアンモニアと過酸化水素水との混合液を含むウェットエッチング、又は弗酸と過酸化水素水との混合液を含むウェットエッチング、又は弗酸とフッ化アンモニウムとの混合液を含むウェットエッチングを用いて除去することを特徴とする請求項１乃至請求項５いずれか一項に記載の微細パターンの形成方法。
  7. 前記所定の間隔は、前記フォトリソグラフィ技術で使用される露光装置の解像限界であることを特徴とする請求項１乃至請求項６いずれか一項に記載の微細パターンの形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017217087A1 (ja) * 2016-06-14 2017-12-21 東京エレクトロン株式会社 基板処理方法及び硼素添加珪素の除去方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5275094B2 (ja) * 2009-03-13 2013-08-28 東京エレクトロン株式会社 基板処理方法
JP2011040561A (ja) * 2009-08-11 2011-02-24 Tokyo Electron Ltd 半導体装置の製造方法。
US8343881B2 (en) 2010-06-04 2013-01-01 Applied Materials, Inc. Silicon dioxide layer deposited with BDEAS
CN102064096B (zh) * 2010-12-03 2012-07-25 北京大学 一种细线条的制备方法
US8633077B2 (en) 2012-02-15 2014-01-21 International Business Machines Corporation Transistors with uniaxial stress channels
CN103632928A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 自对准双重图形的形成方法
CN104078417A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 自对准双构图方法及nand闪存的金属互连结构
US9263282B2 (en) * 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
WO2019066898A1 (en) * 2017-09-29 2019-04-04 Intel Corporation SELF-ALIGNED INTEGRATED PHASE CHANGE MEMORY CELL

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62126637A (ja) * 1985-11-18 1987-06-08 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 開孔の形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950013789B1 (ko) * 1992-12-02 1995-11-16 현대전자산업주식회사 반도체 소자의 미세 게이트 전극 형성 방법
JP2000173979A (ja) 1998-12-07 2000-06-23 Sanyo Electric Co Ltd エッチングマスク及び微細パターンの形成方法
US20080145536A1 (en) * 2006-12-13 2008-06-19 Applied Materials, Inc. METHOD AND APPARATUS FOR LOW TEMPERATURE AND LOW K SiBN DEPOSITION
KR100843236B1 (ko) * 2007-02-06 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62126637A (ja) * 1985-11-18 1987-06-08 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション 開孔の形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017217087A1 (ja) * 2016-06-14 2017-12-21 東京エレクトロン株式会社 基板処理方法及び硼素添加珪素の除去方法
CN109328392A (zh) * 2016-06-14 2019-02-12 东京毅力科创株式会社 基板处理方法及硼掺杂硅的去除方法
CN109328392B (zh) * 2016-06-14 2023-09-05 东京毅力科创株式会社 基板处理方法及硼掺杂硅的去除方法

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