KR950013789B1 - 반도체 소자의 미세 게이트 전극 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
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Abstract
내용 없음.
Description
제 1 도는 종래의 게이트 전극 제조 공정도,
제 2 도는 본 발명의 일 실시예에 따른 미세 게이트 전극 제조 공정도.
*도면의 주요부분에 대한 부호의 설명
1a : 폴리실리콘막 1b : 게이트 전극
2 : 게이트 산화막 3 : 반도체 기판
4 : 산화막 5 : 감광막
6 : 질화막 스페이서
본 발명은 마이크론 단위 이하에서 형성되는 고집적 반도체 소자의 미세 게이트 전극 형성 방법에 관한 것이다.
종래의 반도체 소자 제조 공정중 게이트 전극 패턴 형성 방법을 제 1 도를 통해 설명하면, 도면에서 1a은 폴리실리콘막, 1b는 게이트 전극, 2는 게이트 산화막, 3은 반도체 기판, 5는 감광막을 각각 나타낸다.
먼저, 제 1 도 a는 반도체 기판(3)위에 게이트 산화막(2)을 증착하고 폴리실리콘막(1a)을 증착한 후 감광막(5)을 사용하여 마스크를 형성한 상태의 단면도이다.
그리고, 제 1 도 b는 상기 폴리실리콘막(1a)을 식각하여 일정 크기의 게이트 전극(1b)을 형성한 상태의 단면도이다.
그러나 상기 종래의 게이트 전극 형성 방법은 마이크론 단위 이하의 게이트 전극을 형성해야 하는 64MDRAM급 이상의 소자에서는 감광막을 이용한 게이트 전극 패턴 형성시 어려움이 존재하게 되어 SOG(Spin-on-Glass)막을 이용한 삼층 감광막 공정을 사용하였으나 이 방법 역시 공정의 복잡성과 막의 리프팅(lifting) 형상이 일어나기 때문에 미세 게이트 형성에는 많은 문제점을 안고 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 고집적 소자에서 요구되는 게이트 전극을 복잡한 공정을 거치지 않고 안정하게 형성할 수 있는 반도체 소자의 미세 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
따라서 상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 미세 게이트 전극 형성 방법에 있어서, 반도체 기판(3)상에 게이트 산화막(2), 전도막(1a)을 차례로 증착하는 제 1 단계 ; 상기 전도막(1a)상 소정 부위에 희생막(4)패턴을 형성한 후, 상기 희생막(4)패턴의 측벽에 스페이서(6)를 형성하는 제 2 단계 ; 및 상기 희생막(4)패턴을 제거한 후, 상기 스페이서(6)를 식각벽으로 노출되어 있는 상기 전도막(1a)을 제거하여 상기 스페이서(6)와 동일한 폭을 갖는 게이트 전극(1b)을 형성하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 2 도를 참조하여 본 발명에 따른 일 실시예를 상세히 설명하면, 도면에서 4는 산화막, 6은 질화막 스페이서를 각각 나타낸다.
먼저, 제 2 도 a는 반도체 기판(3)상에 게이트 산화막(2), 폴리실리콘막(1a), 산화막(4)을 차례로 증착한 상태의 단면도이다.
제 2 도 b는 감광막을 패턴하여 상기 상화막(4)을 소정의 크기로 형성한 상태의 단면도이다.
제 2 도 c는 소정의 크기로 패턴이 형성되어 있는 상기 산화막(4)과 노출되어 있는 폴리실리콘막(1a) 상에 질화막을 증착하여 상기 산화막(4) 양측벽에 질화막 스페이서(6)를 형성한 상태의 단면도이다.
제 2 도 d는 상기 산화막(4)을 제거하고 상기 질화막 스페이서(6)를 마스크로 하여 폴리실리콘막(1a)을 식각한 상태의 단면도이다.
제 2 도 e는 상기 질화막 스페이서(6)를 제거하여 최종적인 게이트 전극(1b)을 형성한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명은 질화막 스페이서의 폭과 동일한 크기의 게이트 전극을 형성할 수 있어 단순한 공정으로 소자의 고집적화를 이룰 수 있는 효과가 있다.
Claims (3)
- 반도체 소자의 미세 게이트 전극 형성 방법에 있어서, 반도체 기판(3)상에 게이트 절연막(2), 전도막(1a)을 차례로 증착하는 제 1 단계 ; 상기 전도막(1a)상 소정 부위에 희생막(4)패턴을 형성한 후, 상기 희생막(4)패턴의 측벽에 스페이서(6)를 형성하는 제 2 단계 ; 및 상기 희생막(4)패턴을 제거한 후, 상기 스페이서(6)를 식각벽으로 노출되어 있는 상기 전도막(1a)을 제거하여 상기 스페이서(6)와 동일한 폭을 갖는 게이트 전극(1b)을 형성하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 미세 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 스페이서(6)는 질화막(6a)으로 이루어지는 질화막 스페이서인 것을 특징으로 하는 반도체 소자의 미세 게이트 전극 형성 방법.
- 제 2 항에 있어서, 상기 희생층(4)은 산화층인 것을 특징으로 하는 반도체 소자의 미세 게이트 전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023078A KR950013789B1 (ko) | 1992-12-02 | 1992-12-02 | 반도체 소자의 미세 게이트 전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023078A KR950013789B1 (ko) | 1992-12-02 | 1992-12-02 | 반도체 소자의 미세 게이트 전극 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016887A KR940016887A (ko) | 1994-07-25 |
| KR950013789B1 true KR950013789B1 (ko) | 1995-11-16 |
Family
ID=19344526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920023078A KR950013789B1 (ko) | 1992-12-02 | 1992-12-02 | 반도체 소자의 미세 게이트 전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950013789B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866723B1 (ko) * | 2006-12-28 | 2008-11-05 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 미세 패턴 형성 방법 |
| KR101291766B1 (ko) * | 2007-06-07 | 2013-08-01 | 도쿄엘렉트론가부시키가이샤 | 패터닝 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833598B1 (ko) * | 2007-06-29 | 2008-05-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1992
- 1992-12-02 KR KR1019920023078A patent/KR950013789B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866723B1 (ko) * | 2006-12-28 | 2008-11-05 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 미세 패턴 형성 방법 |
| KR101291766B1 (ko) * | 2007-06-07 | 2013-08-01 | 도쿄엘렉트론가부시키가이샤 | 패터닝 방법 |
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| Publication number | Publication date |
|---|---|
| KR940016887A (ko) | 1994-07-25 |
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