KR100833598B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 구비한 반도체 기판 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계와, 상기 희생막 패턴에 대해 O2 플라즈마 처리를 수행하는 단계와, 상기 희생막 패턴의 양 측벽에 소수성을 갖는 물질로 스페이서를 형성하는 단계와, 상기 희생막 패턴을 제거하는 단계와, 상기 스페이서를 식각마스크로 이용하여 상기 하드마스크를 식각하여 하드마스크막 패턴을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 식각대상층
104 : 제1하드마스크막 106 : 제1반사방지막
108 : 제2하드마스크막 110 : 제2반사방지막
112 : 감광막패턴 114 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 스페이서를 이용하여 미세 패턴 형성 공정을 수행하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다. 이러한 포토리소그라피 공정은, 주지된 바와 같이, 감광막 패턴을 형성하는 공정과 상기 감광막 패턴을 마스크로해서 피식각층을 식각하는 공정을 포함한다.
또한, 상기 감광막 패턴을 형성하는 공정은 피식각층 상에 감광막을 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 감광막을 선택적으로 노광하는 공정 및 소정의 화학용액으로 노광되거나 또는 노광되지 않은 감광막 부분을 제거하는 현상 공정으로 구성된다.
한편, 반도체 소자의 집적도가 증가됨에 따라 패턴 크기의 축소가 수반되고 있는 실정에서, 상기 포토리소그라피 공정에 대한 기술 개발도 활발하게 진행되고 있다.
여기서, 현재의 미세 패턴 형성 기술은 노광장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방법으로 진행되어 왔다. 예를들면, 기존의 노광장치는 광원으로서 G-line(λ=435㎚) 또는 I-line(λ=365㎚)을 주로 사용하여 왔으나, 이러한 광원들은 분해능 한계로 인해 고집적 소자에서 요구되는 미세 선폭의 패턴을 형성하기가 곤란하게 되었다.
그래서, 최근에는 상기 광원들보다 더 짧은 파장을 갖는 KrF(λ=248㎚) 또는 ArF(λ=193㎚) 등을 노광장치의 광원으로 이용하게 되었으며, 더 나아가, 전자빔, 이온빔 및 X-ray와 같은 비광학적 광원도 이용하게 되었다.
그러나, 상기한 방법은 그 이용이 용이하다는 잇점은 있지만, 장비에 소요되는 투자 비용이 매우 크므로, 실질적으로 그 적용에는 어려움이 있다.
한편, 반도체 소자가 점점 고집적화되면서, 상기한 방법 이외에, 스페이서를 이용하여, 반도체 소자의 미세 패턴을 형성하는 방법이 사용되고 있다. 상기 스페 이서를 이용한 반도체 소자의 미세 패턴을 형성하는 방법에 관해 간략하게 설명하면 다음과 같다.
먼저, 식각대상층을 구비한 반도체 기판 상에 비정질 카본막과 같은 물질로 이루어진 제1하드마스크막 및 상기 제1하드마스크막 상에 제1반사방지막을 형성하고, 상기 제1반사방지막 상에 폴리실리콘과 같은 물질로 이루어지 제2하드마스크막 및 제2반사방지막을 차례로 형성한다.
그런다음, 상기 제2반사방지막 상에 소망하는 패턴으로 감광막패턴을 형성하여, 상기 감광막 패턴을 마스크로 이용하여 상기 제2반사방지막 및 제2하드마스크막을 식각하고, 이어서, 상기 감광막패턴을 제거한다.
그리고, 상기 제2반사방지막 측벽에 스페이서를 형성하고, 상기 스페이서만 잔류되도록 상기 제2반사방지막을 선택적으로 제거한 다음, 상기 스페이서를 식각마스크로 이용하여 상기 제1반사방지막 및 제1하드마스크막을 식각한다.
이때, 인접한 각 스페이서 간의 간격이 형성하고자 하는 미세 패턴의 간격과 동일하게 형성한다. 즉, 40nm 급의 미세 패턴을 식각하고자 할 경우, 상기 각 인접한 스페이서 간의 간격이 40nm가 되도록 패터닝한다.
이후, 상기 스페이서 및 제1반사방지막을 제거하고, 상기 제1하드마스크막을 식각마스크로 이용하여 반도체 기판 상의 식각대상층을 소망하는 패턴으로 식각한다.
그러나, 주지한 바와 같은 종래의 미세 패턴 형성방법은, 스페이서를 식각마스크로 이용해야 하기 때문에, 상기 스페이서가 스텝 커버리지 특성이 우수한 막을 사용해야 하며, 이를 위해 일반적으로 LP-TEOS막을 사용하는데, 상기 LP-TEOS막은 700℃ 이상의 고온에서만 증착이 되므로, 상기 제1하드마스크막으로 사용되는 비정질 카본막에서 가스(Gas)가 방출되는 문제점이 발생하게 된다.
한편, 상기와 같은 고온 증착을 하지 않고도 스텝 커버리지 특성이 우수한 막으로서 ALD 방식을 사용하여 산화막을 증착하면 되나, 상기 ALD 장비에 대한 선행 투자가 되어야 한다는 문제가 있다.
본 발명은, 하드마스크로서 비정질 카본막을 적용시, 상기 비정질 카본막에서의 가스(Gas) 방출을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 저온 증착 공정을 사용하면서도 스텝 커버리지 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명은 미세 패턴 형성 공정을 용이하게 수행할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 구비한 반도체 기판 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴에 대해 O2 플라즈마 처리를 수행하는 단계; 상기 희생막 패턴의 양 측벽에 소수성을 갖는 물질로 스페이서를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 및 상기 스페이서를 식각마스크로 이용하여 상기 하드 마스크를 식각하여 하드마스크막 패턴을 형성하는 단계;를 포함한다.
상기 하드마스크막은 비정질 카본막으로 형성한다.
상기 희생막 패턴은 폴리실리콘막으로 형성한다.
상기 스페이서는 O3-TEOS막으로 형성한다.
상기 스페이서는 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성한다.
상기 스페이서는 450∼500℃의 온도에서 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 하드마스크의 양 측벽에 스페이서를 형성하고, 상기 스페이서를 이용하여 미세 패턴을 형성하는 반도체 소자의 제조방법에 있어서, 상기 스페이서를 형성하기 전, 상기 하드마스크에 대해 O2 플라즈마 처리를 수행하고, 상기 O2 플라즈마 처리된 하드마스크의 양 측벽에 스페이서를 O3-TEOS막으로 형성하여, 후속의 공정들을 수행한다.
이렇게 하면, 상기와 같이, 이종 막과의 반응 특성이 우수한 O3-TEOS막을 하드마스크의 스페이서 물질로 형성함으로써, 상기 O3-TEOS막을 하드마스크로 사용하는 스페이서의 스텝 커버리지 특성을 향상시킬 수 있다.
또한, 폴리실리콘막과 같은 물질을 하드마스크에 적용시, 상기 하드마스크에 대한 친수성의 특성을 억제시키고자 O2 플라즈마 처리를 수행함으로써, 상기 스페이서막의 스텝 커버리지 특성을 더욱 향상시킬 수 있다.
게다가, 상기 O3-TEOS막은 저온 공정으로 형성됨으로써, 종래와 달리 비정질 카본막에서 가스(Gas)가 방출되는 아웃 개싱(Out gassing) 현상을 방지할 수 있다.
자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 식각대상층(102)을 포함한 반도체 기판(100) 상에 제1하드마스크막(104) 및 제1반사방지막(106)을 차례로 형성한다. 여기서, 상기 제1하드마스크막(104)은 비정질 카본막으로 형성하며, 상기 제1반사방지막(106)은 SiON막으로 형성한다.
도 1b를 참조하면, SiON막과 같은 물질로 이루어진 상기 제1반사방지막(106) 상에 제2하드마스크막(108) 및 제2반사방지막(110)을 차례로 형성한다. 상기 제2하드마스크막(108) 및 제2반사방지막(110)은 각각, 폴리실리콘막 및 BARC막으로 형성한다.
도 1c를 참조하면, 상기 BARC막으로 이루어진 제2반사방지막(110) 상에 반도체 기판(100)의 식각대상층(102) 내에 미세 패턴을 형성하기 위한 감광막패턴(112)을 형성한다.
도 1d를 참조하면, 상기 BARC막 상에 형성된 감광막 패턴을 식각마스크로 이 용하여 상기 제2반사방지막 및 제2하드마스크막을 차례로 식각한다.
도 1e 및 도 1f를 참조하면, 상기 감광막패턴(112) 및 제2반사방지막(110)을 제거한다음, 상기 제2하드마스크막(108)에 대해 O2 플라즈마 처리를 수행하고, 상기 O2 플라즈마 처리가 수행된 제2하드마스크막(108)의 양 측벽에 소망하는 선폭으로 O3-TEOS막과 같은 물질로 이루어진 스페이서(114)를 형성한다.
상기 스페이서(114)는 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성하며, 450∼500℃ 정도의 온도 이하에서 형성하는 것이 바람직하다.
이 경우, 폴리실리콘막과 같은 물질로 이루어진 상기 제2하드막스크막의 특성은 소수성의 특성을 갖고 있지만, 표면에 형성되는 산소에 의한 친수성의 형성을 상기 O2 플라즈마 처리에 의해 최소화시킬 수 있음으로써, 스페이서인 O3-TEOS막과의 반응을 최대한 활성화시킬 수 있다.
따라서, 스페이서의 스텝 커버리지 특성을 향상시킬 수 있다.
도 1g를 참조하면, 상기 스페이서(114)가 잔류되도록 제2하드마스크막(108)을 제거한다.
도 1h를 참조하면, 상기 스페이서(114)를 식각마스크로 이용하여 상기 제1반사방지막(106) 및 제1하드마스크막(104)을 상기 반도체 기판(100)의 식각대상층(102)이 노출될때까지 제거한다.
이후, 도시하지는 않았지만, 상기 스페이서 및 제1반사방지막을 제거하고, 상기 제1하드마스크를 식각마스크로 이용하여 상기 반도체 기판의 식각대상층을 식각하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이 본 발명은, 하드마스크로서의 폴리실리콘막에 대해 이 종막과의 반응 특성이 우수한 O3-TEOS막을 스페이서로 형성함으로써, 스페이서의 스텝 커버리지 특성을 향상시킬 수 있다.
게다가, 상기 폴리실리콘막에 대해 O2 플라즈마 처리를 수행하여, 상기 폴리실리콘막 표면의 산소에 의해 발생할 수 있는 폴리실리콘막의 친수성 특성을 최소화시킬 수 있으므로, 상기 O3-TEOS막과 같은 스페이서의 스텝 커버리지 특성을 더욱 향상시킬 수 있다.
또한, 상기 O3-TEOS막은 저온 공정으로 형성됨으로써, 종래와 달리 비정질 카본막에서 가스(Gas)가 방출되는 아웃 개싱(Out gassing) 현상을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 하드마스크로서의 폴리실리콘막을 적용하고 상기 하드마스크의 스페이서를 이용하여 미세 패턴을 형성하는 반도체 소자의 제조방 법에 있어서, 상기 스페이서를 이 종막과의 반응 특성이 우수한 O3-TEOS막로 형성함으로써, 스페이서의 스텝 커버리지 특성을 향상시킬 수 있다.
또한, 본 발명은 상기 폴리실리콘막에 대해 O2 플라즈마 처리를 수행하여, 상기 폴리실리콘막 표면의 산소에 의해 발생할 수 있는 폴리실리콘막의 친수성 특성을 최소화시킴으로써, 상기 폴리실리콘막과 상기 O3-TEOS막 간의 반응을 활성화시켜, 스페이서의 스텝 커버리지 특성을 더욱 향상시킬 수 있다.
게다가, 본 발명은 종래의 그것과 달리 저온 공정으로 상기 O3-TEOS막을 형성함으로써, 하드마스크 물질인 비정질 카본막에서의 가스(Gas)가 방출되는 아웃 개싱(Out Gassing) 현상을 방지할 수 있다.
Claims (6)
- 식각대상층을 구비한 반도체 기판 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 희생막 패턴을 형성하는 단계;상기 희생막 패턴에 대해 O2 플라즈마 처리를 수행하는 단계;상기 희생막 패턴의 양 측벽에 소수성을 갖는 물질로 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하는 단계; 및상기 스페이서를 식각마스크로 이용하여 상기 하드마스크를 식각하여 하드마스크막 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 비정질 카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 O3-TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 450∼500℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR100833598B1 true KR100833598B1 (ko) | 2008-05-30 |
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ID=39665635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070065408A KR100833598B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR100833598B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016887A (ko) * | 1992-12-02 | 1994-07-25 | 김주용 | 반도체 소자의 미세 게이트전극 형성방법 |
| KR20030096563A (ko) * | 2002-06-14 | 2003-12-31 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 |
| KR20050119910A (ko) * | 2004-06-17 | 2005-12-22 | 삼성전자주식회사 | 반도체 패턴 형성 방법 |
| KR20060000482A (ko) * | 2004-06-29 | 2006-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성방법 |
| KR20060010932A (ko) * | 2004-07-29 | 2006-02-03 | 주식회사 하이닉스반도체 | 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법 |
-
2007
- 2007-06-29 KR KR1020070065408A patent/KR100833598B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016887A (ko) * | 1992-12-02 | 1994-07-25 | 김주용 | 반도체 소자의 미세 게이트전극 형성방법 |
| KR20030096563A (ko) * | 2002-06-14 | 2003-12-31 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 |
| KR20050119910A (ko) * | 2004-06-17 | 2005-12-22 | 삼성전자주식회사 | 반도체 패턴 형성 방법 |
| KR20060000482A (ko) * | 2004-06-29 | 2006-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성방법 |
| KR20060010932A (ko) * | 2004-07-29 | 2006-02-03 | 주식회사 하이닉스반도체 | 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법 |
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