KR20090011970A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계와, 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계와, 상기 희생막 패턴의 양 측벽에 저온 공정으로 스페이서막을 형성하는 단계와, 상기 희생막 패턴을 제거하는 단계와, 상기 스페이서를 식각마스크로 이용하여 상기 하드마스크막을 식각하는 단계와, 상기 식각마스크로 이용된 스페이서를 제거하는 단계와, 상기 식각된 하드마스크를 식각마스크로 이용하여 상기 식각대상층을 식각하는 단계를 포함한다.
Description
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 식각대상층
104 : 제1하드마스크막 106 : 제2하드마스크막
108 : 하드마스크 110 : 희생막
112 : 반사방지막 114 : 감광막패턴
116 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 스페이서를 이용하여 40nm 급 이하의 반도체 소자의 미세 패턴 형성 공정을 용이하게 수행할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 패턴들은 포토리소그라피(Photolithography) 공정을 통해 형성된다. 이러한 포토리소그라피 공정은, 주 지된 바와 같이, 감광막 패턴을 형성하는 공정과 상기 감광막 패턴을 마스크로해서 피식각층을 식각하는 공정을 포함한다.
또한, 상기 감광막 패턴을 형성하는 공정은 피식각층 상에 감광막을 도포하는 공정과, 특정 노광 마스크를 이용하여 상기 감광막을 선택적으로 노광하는 공정 및 소정의 화학용액으로 노광되거나 또는 노광되지 않은 감광막 부분을 제거하는 현상 공정으로 구성된다.
한편, 반도체 소자의 집적도가 증가됨에 따라 패턴 크기의 축소가 수반되고 있는 실정에서, 상기 포토리소그라피 공정에 대한 기술 개발도 활발하게 진행되고 있다.
여기서, 현재의 미세 패턴 형성 기술은 노광장치에서 사용되는 광원을 짧은 파장의 것을 선택하는 방법으로 진행되어 왔다. 예를들면, 기존의 노광장치는 광원으로서 G-line(λ=435㎚) 또는 I-line(λ=365㎚)을 주로 사용하여 왔으나, 이러한 광원들은 분해능 한계로 인해 고집적 소자에서 요구되는 미세 선폭의 패턴을 형성하기가 곤란하게 되었다.
그래서, 최근에는 상기 광원들보다 더 짧은 파장을 갖는 KrF(λ=248㎚) 또는 ArF(λ=193㎚) 등을 노광장치의 광원으로 이용하게 되었으며, 더 나아가, 전자빔, 이온빔 및 X-ray와 같은 비광학적 광원도 이용하게 되었다.
그러나, 상기한 방법은 그 이용이 용이하다는 잇점은 있지만, 장비에 소요되는 투자 비용이 매우 크므로, 실질적으로 그 적용에는 어려움이 있다.
한편, 반도체 소자가 점점 고집적화되면서, 상기한 방법 이외에, 스페이서를 이용하여, 반도체 소자의 미세 패턴을 형성하는 방법이 사용되고 있다. 상기 스페이서를 이용한 반도체 소자의 미세 패턴을 형성하는 방법에 관해 간략하게 설명하면 다음과 같다.
먼저, 식각대상층을 구비한 반도체 기판 상에 비정질 카본막과 같은 물질로 이루어진 제1하드마스크막 및 제2하드마스크막을 차례로 형성하고, 상기 제2하드마스크막 상에 희생막을 형성한다.
그런다음, 상기 희생막 상에 식각하고자 하는 소망하는 패턴으로 감광막패턴을 형성하여, 상기 감광막 패턴을 마스크로 이용하여 상기 희생막을 식각하고, 이어서, 상기 감광막패턴을 제거한다.
그리고, 상기 희생막 측벽에 스페이서를 형성하고, 상기 스페이서만 잔류되도록 상기 희생막을 제거한 다음, 상기 스페이서를 식각마스크로 이용하여 상기 제1하드마스크막을 식각한다.
이때, 상기 제1하드마스크막 식각시 상기와 같이 스페이서 만을 식각마스크로 이용해야 하기 때문에, 상기 희생막 제거시 하부막의 손실 및 변형이 없어야 한다.
여기서, 상기 인접한 각 스페이서 간의 간격은 소망하는 미세 패턴의 간격과 동일하게 형성한다. 즉, 40nm 급의 미세 패턴을 식각하고자 할 경우, 상기 각 인접한 스페이서 간의 간격이 40nm가 되도록 패터닝한다.
이후, 상기 스페이서를 제거하고, 상기 제1하드마스크막을 식각마스크로 이용하여 반도체 기판 상의 식각대상층을 식각한다.
그러나, 전술한 바와 같은 종래의 미세 패턴 형성방법은, 상기 희생막의 형성시 습식 식각으로 제거가 용이한 산화막을 대부분 적용하고 있어, 상기 희생막 제거시 상기 습식 식각에 의해 하부막의 손실 등이 발생하여 균일한 미세 패턴 형성에 어려움이 발생하게 된다.
한편, 상기 스페이서는 그 형성시 고온의 공정으로 형성하게 되는데, 상기와 같은 고온 공정에 의해 희생막의 변형 및 물성변화가 발생하게 된다.
따라서, 하부막의 손실이 발생하지 않으면서도 제거가 용이한 희생막 및 저온 공정으로도 형성이 가능한 스페이서 물질이 절실히 요구되고 있는 실정이다.
본 발명은, 하부막의 손실이 발생하지 않으면서도 제거가 용이한 희생막 및 저온 공정으로도 형성이 가능한 스페이서 물질을 이용하여 40nm 급 이하의 반도체 소자의 미세 패턴을 형성할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 희생막 패턴을 형성하는 단계; 상기 희생막 패턴의 양 측벽에 저온 공정으로 스페이서막을 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 스페이서를 식각마스크로 이용하여 상기 하드마스크막을 식각하는 단계; 상기 식각마스크로 이용된 스페이서를 제거하는 단계; 및 상기 식각된 하드마스크를 식각마스크로 이용하여 상기 식각대상층을 식각하는 단계;를 포함한다.
상기 하드마스크막은 비정질 카본막으로 이루어진 제1하드마스크막과 SiON막, SiN막 및 산화막 중 어느 하나의 막으로 이루어진 제2하드마스크막의 이중막으로 형성한다.
상기 비정질 카본막은 가스 및 용액을 이용하여 플라즈마 방식으로 형성한다.
상기 비정질 카본막은 100∼600℃의 온도 범위 내에서 형성한다.
상기 SiON막, SiN막 및 산화막은 200∼400℃의 온도 범위 내에서 형성한다.
상기 희생막 패턴은 감광막 또는 비정질 카본막으로 형성한다.
상기 비정질 카본막은 가스 및 용액을 이용하여 플라즈마 방식으로 형성한다.
상기 비정질 카본막은 250∼400℃의 온도 범위 내에서 형성한다.
상기 스페이서막은 실리콘 질화막 또는 산화막으로 형성한다.
상기 스페이서막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성한다.
상기 스페이서막은 80∼200℃의 온도 범위 내에서 형성한다.
상기 희생막 패턴을 감광막 또는 비정질 카본막으로 적용하고, 상기 감광막 또는 비정질 카본막을 제거하는 단계는, O2 플라즈마 에슁(Ashing) 처리로 수행한다.
상기 O2 플라즈마 에슁 처리는 8000∼10000sccm의 O2 유량으로 수행한다.
상기 O2 플라즈마 에슁 처리는 2000∼3000W의 파워로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 40nm급 이하의 반도체 소자의 미세 패턴을 형성하기 위해서, 스페이서를 식각마스크로 이용하여 반도체 소자의 미세 패턴을 형성하며, 이때, 상기 스페이서를 형성하기 위한 희생막은 제거가 용이한 감광막 또는 비정질 카본막으로 형성하고, 상기 스페이서는 그 형성시 저온 공정으로 형성한다.
이렇게 하면, 상기와 같이, 희생막을 그 형성시 제거가 용이한 감광막 또는 비정질 카본막으로 형성함으로써, 스페이서 식각을 수행하기 전, 상기 희생막 제거시 상기 스페이서 및 희생막의 하부막 손실을 방지할 수 있다.
또한, 상기 스페이서 형성시 저온 공정으로 형성함으로써, 상기 스페이서를 형성하기 위한 희생막의 변형 및 물성 변화를 방지할 수 있다.
게다가, 스페이서만을 식각마스크로 이용하여 40nm급 이하의 반도체 소자의 미세 패턴을 형성함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
아울러, 스페이서 두께를 조절하여 상기 스페이서의 크기로 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있다.
자세하게, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 식각대상층(102)을 갖는 반도체 기판(100) 상에 제1하드마스크막(104) 및 제2하드마스크막(106)의 적층막으로 이루어진 하드마스크(108)를 형성한다. 그런다음, 상기 하드마스크(108) 상에 희생막(110) 및 반사방지막(112)을 차례로 형성한다.
상기 제1하드마스크막(104)은 100∼600℃ 정도의 온도 범위 내에서 플라즈마 방식을 이용하여 비정질 카본막으로 형성하며, 상기 제2하드마스크막(106)은 200∼400℃ 정도의 온도 범위 내에서 SiON막, SiN막 및 산화막 중 어느 하나의 막으로 형성한다.
상기 희생막(110)은 플라즈마 방식을 이용하여 감광막 또는 비정질 카본막으로 형성하며, 상기 희생막(110)의 비정질 카본막은 250∼400℃ 정도의 온도 범위 내에서 형성한다.
도 1b를 참조하면, 상기 반사방지막(112) 상에 감광막패턴(114)을 형성하고, 상기 감광막패턴(114)을 식각마스크로 이용하여 상기 반사방지막(112) 및 희생막(110)을 상기 희생막(110)이 일정한 패턴을 갖도록 하여 상기 제2하드마스크막(106)이 노출될 때까지 식각한다.
도 1c를 참조하면, 상기 감광막패턴(114) 및 반사방지막(112)을 제거하고, 상기 일정한 패턴으로 형성된 희생막(110)을 포함한 제2하드마스크막(106) 상에 상기 제2하드마스크막(106) 및 희생막(110)의 프로파일을 따라 실리콘질화막 또는 산 화막과 같은 물질을 형성한다.
여기서, 상기 실리콘질화막 및 산화막은 80∼200℃의 온도 범위 내에서 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성하는 것이 바람직하다.
그런다음, 상기 제2하드마스크막(106) 및 희생막(110) 상에 형성된 실리콘질화막 및 산화막을 상기 희생막(110)의 양 측벽에만 잔류되도록 에치-백(Etch-Back) 공정을 수행하여 스페이서(116)를 형성한다.
도 1d를 참조하면, 상기 스페이서(116)가 형성된 희생막(110)을 상기 제2하드마스크막(106)이 노출될 때까지 제거한다.
여기서, 상기 희생막(110)은 O2 플라즈마 에슁(Ashing) 처리를 수행하며 제거하여, 상기 O2 플라즈마 에슁 처리는 8000∼10000sccm 정도의 O2 유량 및 2000∼3000W 정도의 파워로 수행하는 것이 바람직하다.
도 1e를 참조하면, 상기 희생막(110)이 제거되고, 상기 제2하드마스크막(106) 상에 잔류한 스페이서(116)를 식각마스크로 이용하여 상기 제2하드마스크막(106)을 식각한다.
도 1f를 참조하면, 상기 제2하드마스크막(106)의 식각마스크로 이용한 상기 스페이서(116)를 제거하고, 상기 제1하드마스크막(104) 상에 잔류한 상기 제2하드마스크막(106)을 식각마스크로 이용하여 상기 제1하드마스크막(104)을 식각대상층(102)이 노출될때까지 식각한다.
도 1g를 참조하면, 상기 제1하드마스크막(104)의 식각마스크로 이용한 상기 제2하드마스크막(106)을 제거하고, 상기 제1하드마스크막(104)을 식각마스크로 이용하여 상기 반도체 기판(100)의 식각대상층(102)을 식각하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
전술한 바와 같이, 본 발명은 스페이서를 이용한 반도체 소자의 미세 패턴 형성시, 상기 희생막은 제거가 용이한 감광막 또는 비정질 카본막으로 형성하고, 상기 스페이서는 저온 공정으로 형성함으로써, 상기 희생막 제거시 상기 스페이서 및 희생막의 하부막 손실을 방지할 수 있으며, 또한, 상기 스페이서의 형성시, 상기 희생막의 변형 및 물성 변화를 방지할 수 있다.
따라서, 스페이서만을 식각마스크로 이용하여 40nm급 이하의 반도체 소자의 미세 패턴을 형성함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
아울러, 스페이서 두께를 조절하여 상기 스페이서의 크기로 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스페이서를 식각마스크로 이용하여 반도체 소자의 미세 패턴 형성시, 상기 스페이서를 형성하기 위한 제거가 용이한 희생막은 감광막 또는 비정질 카본막으로 형성하고, 상기 스페이서는 그 형성시 저온 공정으로 형성함으로써, 상기 희생막 제거시 상기 스페이서 및 희생막의 하부막 손실을 방지할 수 있으며, 또한, 상기 스페이서 형성시, 상기 희생막의 변형 및 물성 변화를 방지할 수 있다.
따라서, 본 발명은 상기와 같이 하부막의 손실 및 희생막의 변형 및 물성변화를 방지하여 스페이서를 식각마스크로 이용하여 40nm급 이하의 반도체 소자의 미세 패턴을 형성함으로써, 반도체 장치 중 가장 고가인 노광 장치의 신규 투자를 감소시킬 수 있다.
아울러, 스페이서 두께를 조절하여 상기 스페이서의 크기로 소망하는 반도체 소자의 미세 패턴 크기를 형성할 수 있으므로, 종래의 노광 장치에서의 해상 능력에 의존하지 않고도 반도체 소자의 미세 패턴을 형성할 수 있다.
Claims (14)
- 식각대상층을 갖는 반도체 기판 상에 하드마스크막을 형성하는 단계;상기 하드마스크막 상에 희생막 패턴을 형성하는 단계;상기 희생막 패턴의 양 측벽에 저온 공정으로 스페이서막을 형성하는 단계;상기 희생막 패턴을 제거하는 단계;상기 스페이서를 식각마스크로 이용하여 상기 하드마스크막을 식각하는 단계;상기 식각마스크로 이용된 스페이서를 제거하는 단계; 및상기 식각된 하드마스크를 식각마스크로 이용하여 상기 식각대상층을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크막은 비정질 카본막으로 이루어진 제1하드마스크막과 SiON막, SiN막 및 산화막 중 어느 하나의 막으로 이루어진 제2하드마스크막의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 비정질 카본막은 가스 및 용액을 이용하여 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 비정질 카본막은 100∼600℃의 온도 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 SiON막, SiN막 및 산화막은 200∼400℃의 온도 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막 패턴은 감광막 또는 비정질 카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 비정질 카본막은 가스 및 용액을 이용하여 플라즈마 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 비정질 카본막은 250∼400℃의 온도 범위 내에서 형성하는 것을 특징으 로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 실리콘 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서막은 80∼200℃의 온도 범위 내에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 희생막 패턴을 감광막 또는 비정질 카본막으로 적용하고, 상기 감광막 또는 비정질 카본막을 제거하는 단계는,O2 플라즈마 에슁(Ashing) 처리로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 O2 플라즈마 에슁 처리는 8000∼10000sccm의 O2 유량으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 O2 플라즈마 에슁 처리는 2000∼3000W의 파워로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070076043A KR20090011970A (ko) | 2007-07-27 | 2007-07-27 | 반도체 소자의 제조방법 |
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| KR1020070076043A KR20090011970A (ko) | 2007-07-27 | 2007-07-27 | 반도체 소자의 제조방법 |
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| KR (1) | KR20090011970A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103972076A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 一种自对准双层图形的形成方法 |
-
2007
- 2007-07-27 KR KR1020070076043A patent/KR20090011970A/ko not_active Application Discontinuation
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