KR20030096705A - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 현 노광장비로 나노(Nano) 선폭의 게이트를 형성하는 방법을 개시한다. 개시된 본 발명의 게이트 형성방법은, 반도체 기판 상에 게이트 산화막, 게이트 도전막, 하드 마스크막 및 게이트 형성 영역을 한정하는 제1레지스트 패턴을 차례로 형성하는 단계; 상기 제1레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계; 상기 제1레지스트 패턴을 제거하는 단계; 상기 식각된 하드 마스크막 및 게이트 도전막 상에 질화막을 증착하는 단계; 상기 질화막을 에치백하여 상기 식각된 게이트 도전막의 측벽에 질화막 스페이서를 형성하는 단계; 상기 하드 마스크막 상에 상기 질화막 스페이서 및 이에 인접한 게이트 도전막 부분을 노출시키는 제2레지스트 패턴을 형성하는 단계; 상기 제2레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계; 상기 제2레지스트 패턴을 제거하는 단계; 상기 질화막 스페이서 및 잔류된 하드 마스크막을 이용하여 상기 게이트 도전막을 식각하는 단계; 및 상기 질화막 스페이서 및 하드 마스크막을 제거하는 단계를 포함한다. 여기서, 상기 하드 마스크막은 습식 식각 속도가 빠른 PE-TEOS막, BPSG막, SOG막 또는 FSG막 중에서 선택되는 어느 하나의 산화막으로 형성하며, 상기 하드 마스크막의 식각은 H3PO4용액을 이용한 습식 식각 공정으로 수행한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FROMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 현 노광장비로 나노(Nano) 선폭의 게이트를 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있고, 특히, 게이트의 미세화가 요구되고 있다. 여기서, 상기 게이트의 미세화는 게이트의 선폭 감소를 의미하는데, 통상의 반도체 제조 공정에서는 포토리소그라피(Photolithography) 공정을 통해 상기 게이트의 미세화를 달성하고 있다.
즉, 통상의 반도체 제조 공정에서는 포토리소그라피 공정에서 보다 짧은 파장의 광원을 사용함으로써 상기 게이트의 미세화를 달성하고 있다.
한편, 상기 게이트의 미세화를 구현하기 위한 다른 방법으로서, 게이트 형성 영역을 한정하는 레지스트 패턴의 형성 후에 에슁(Ashing)을 통해 그 크기를 감소시키는 레지스트 에슁 등의 방법도 이용되고 있지만, 이러한 방법은 현재로서 신뢰성이 없으므로, 그 이용이 곤란하다.
따라서, 현재의 게이트 미세화는 주로 짧은 파장의 광원을 이용하는 방향으로 진행되고 있다.
그러나, 고속 소자의 구현을 위해 나노(Nano) 선폭의 게이트가 요구되는 실정에서, KrF(λ=248㎚) 광원을 구비한 현 노광장비로는 나노 선폭의 게이트를 형성할 수 없으며, 그 형성이 가능할지라도 공정 마진(process margin)이 거의 없다.
또한, 나노 선폭의 게이트를 형성하기 위해, 전술한 바와 같이, 더 짧은 파장의 광원을 구비한 노광장비의 적용이 진행중이지만, 이 경우는 새로운 노광장비, 예컨데, 전자-빔(Electron-beam), 이온-빔(Ion-beam) 및 엑스-레이(X-ray)와 같은 비광학적 리소그라피 툴(Non-Optical Lithography Tool)을 구입하여야 하므로, 장비 투자 비용이 증가되어 비용 측면에서 현실적으로 그 이용이 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 현 노광장비로도 나노 선폭의 게이트를 형성할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 게이트 산화막
3 : 폴리실리콘막 4 : 산화막
5 : 제1레지스트 패턴 6 : 실리콘 질화막
6a : 스페이서 7 : 제2레지스트 패턴
10 : 게이트
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 게이트 산화막, 게이트 도전막, 하드 마스크막 및 게이트 형성 영역을 한정하는 제1레지스트 패턴을 차례로 형성하는 단계; 상기 제1레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계; 상기 제1레지스트 패턴을 제거하는 단계; 상기 식각된 하드 마스크막 및 게이트 도전막 상에 질화막을 증착하는 단계; 상기 질화막을 에치백하여 상기 식각된 게이트 도전막의 측벽에 질화막 스페이서를 형성하는 단계; 상기 하드 마스크막 상에 상기 질화막 스페이서 및 이에 인접한 게이트 도전막 부분을 노출시키는 제2레지스트 패턴을 형성하는 단계; 상기 제2레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계; 상기 제2레지스트 패턴을 제거하는 단계; 상기 질화막 스페이서 및 잔류된 하드 마스크막을 이용하여 상기 게이트 도전막을 식각하는 단계; 및 상기 질화막 스페이서 및 하드 마스크막을 제거하는 단계를 포함하는 반도체 소자의 게이트 형성방법을 제공한다.
여기서, 상기 하드 마스크막은 습식 식각 속도가 빠른 PE-TEOS막, BPSG막, SOG막 또는 FSG막 중에서 선택되는 어느 하나의 산화막으로 형성한다. 또한, 상기 하드 마스크막은 H3PO4용액을 이용한 습식 식각 공정으로 수행한다.
본 발명에 따르면, 질화막 및 산화막을 이용해서 나노 선폭의 게이트를 형성하기 때문에 현 노광장비로도 나노 선폭의 게이트를 용이하게 형성할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)과 게이트용 도전막, 예컨데, 폴리실리콘막(3)을 형성한다. 그런다음, 상기 폴리실리콘막(3) 상에 하드 마스크막(4)을 형성하고, 이어, 상기 하드 마스크막(4) 상에 게이트 형성 영역을 한정하는 제1레지스트 패턴(5)을 형성한다.
여기서, 상기 게이트 산화막(2)은 습식 식각 선택비가 우수한 물질로 이루어지며, 열산화(Thermal Oxidation) 또는 HDP(High Density Plasma) 공정으로 형성한다. 상기 하드 마스크막(4)은 질화막과의 거부반응이 없으며, 또한, 질화막의 열팽창계수가 유사한 물질, 예컨데, 산화막으로 이루어지며, 상기 산화막은 PE-TEOS막, BPSG막, SOG막 또는 FSG막과 같이 습식 식각 속도가 빠른 물질 중에서 어느 하나를 선택한다.
다음으로, 도 1b에 도시된 바와 같이, 제1레지스트 패턴을 식각 장벽으로 하면서 H3PO4용액을 이용한 습식 식각 공정으로 하드 마스크막(4)을 식각한다. 그런다음, 상기 제1레지스트 패턴을 제거하고, 이어, 상기 식각된 하드 마스크막(4) 및 상기 하드 마스크막(4)이 식각되어 노출된 폴리실리콘막(3) 상에 질화막(6)을 증착한다. 이때, 상기 질화막(6)은 형성하고자 하는 나노 게이트의 폭과 유사한 두께로 증착함이 바람직하다.
그 다음, 도 1c에 도시된 바와 같이, 상기 질화막을 에치-백(Etch-back)하여 상기 식각된 하드 마스크막(4)의 측벽에 질화막 스페이서(6a)를 형성한다.
계속해서, 도 1d에 도시된 바와 같이, 상기 식각된 하드 마스크막(4) 상에 게이트 형성 영역을 한정하는 제2레지스트 패턴(7)을 형성한다. 상기 제2레지스트 패턴(7)은, 예컨데, 질화막 스페이서(6a) 및 이에 인접한 하드 마스크막 부분을 노출시키도록 형성한다. 그 다음, 상기 제2레지스트 패턴(7)을 식각 장벽으로 이용하면서 H3PO4용액을 이용한 습식 식각 공정으로 노출된 하드 마스크막 부분을 식각한다.
이어서, 도 1e에 도시된 바와 같이, 식각 장벽으로 이용된 제2레지스트 패턴을 제거하고, 그런다음, 질화막 스페이서(6a) 및 잔류된 하드 마스크막(4)을 식각 장벽으로 이용해서 그 아래의 폴리실리콘막을 식각하고, 이 결과로서, 나노 선폭의 게이트(10)를 형성한다.
이후, 도 1f에 도시된 바와 같이, 식각 장벽으로 이용한 질화막 스페이서 및 하드 마스크막을 C/F의 비(ratio)가 높은 가스를 이용한 건식 식각, 또는, 소정 케미컬을 이용한 습식 식각을 통해 제거하고, 이를 통해, 본 발명에 따른 나노 선폭 게이트(10)의 형성을 완성한다.
이상에서와 같이, 본 발명은 나노 선폭의 게이트를 질화막 스페이서와 산화막 재질의 하드 마스크막을 이용한 도전막의 식각을 통해 형성한다. 따라서, 본 발명은 현 노광장비, 즉, KrF 광원을 갖는 노광장비로도 장비 능력 이하의 미세 선폭, 즉, 나노 선폭의 게이트를 형성할 수 있는 바, 본 발명의 방법은 고집적 반도체 소자의 제조에 매우 유리하게 적용할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 반도체 기판 상에 게이트 산화막, 게이트 도전막, 하드 마스크막 및 게이트 형성 영역을 한정하는 제1레지스트 패턴을 차례로 형성하는 단계;
    상기 제1레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계;
    상기 제1레지스트 패턴을 제거하는 단계;
    상기 식각된 하드 마스크막 및 게이트 도전막 상에 질화막을 증착하는 단계;
    상기 질화막을 에치백하여 상기 식각된 게이트 도전막의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 하드 마스크막 상에 상기 질화막 스페이서 및 이에 인접한 게이트 도전막 부분을 노출시키는 제2레지스트 패턴을 형성하는 단계;
    상기 제2레지스트 패턴을 이용해서 상기 하드 마스크막을 식각하는 단계;
    상기 제2레지스트 패턴을 제거하는 단계;
    상기 질화막 스페이서 및 잔류된 하드 마스크막을 이용하여 상기 게이트 도전막을 식각하는 단계; 및
    상기 질화막 스페이서 및 하드 마스크막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 하드 마스크막은
    PE-TEOS막, BPSG막, SOG막 및 FSG막으로 구성된 그룹으로부터 선택되는 어느하나의 산화막인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 하드 마스크막의 식각은
    H3PO4용액을 이용한 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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* Cited by examiner, † Cited by third party
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KR100809929B1 (ko) * 2006-09-08 2008-03-06 한국과학기술원 나노 와이어 제조방법
WO2011096790A2 (en) * 2010-02-02 2011-08-11 Mimos Berhad Method of fabricating nano-resistors

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