KR100899084B1 - 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 - Google Patents
나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 Download PDFInfo
- Publication number
- KR100899084B1 KR100899084B1 KR1020020073132A KR20020073132A KR100899084B1 KR 100899084 B1 KR100899084 B1 KR 100899084B1 KR 1020020073132 A KR1020020073132 A KR 1020020073132A KR 20020073132 A KR20020073132 A KR 20020073132A KR 100899084 B1 KR100899084 B1 KR 100899084B1
- Authority
- KR
- South Korea
- Prior art keywords
- etching process
- etching
- oxide
- forming
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 238000005530 etching Methods 0.000 claims description 34
- 150000004767 nitrides Chemical class 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 239000002105 nanoparticle Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 4
- 238000001459 lithography Methods 0.000 abstract description 3
- 238000001465 metallisation Methods 0.000 abstract description 2
- 230000000593 degrading effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000005368 silicate glass Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910000906 Bronze Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000010974 bronze Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법에 관한 것으로, 나노 크기의 비아를 형성하기 위한 고가의 리소그래피용 장비를 추가적으로 사용하지 않고도 나노 크기의 비아를 형성할 수 있으며, 이에 따라 제한된 면적내에서 집적도를 향상시키고 제품의 신뢰성을 향상시킬 수 있는 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법을 개시한다.
금속배선, 나노, 비하, 정렬마크
Description
도 1 내지 도 13은 본 발명의 바람직한 실시예에 따른 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 제1 산화막
106 : 제1 질화막 108 : 제2 산화막
110 : 제2 질화막 112 : 제3 산화막
114 : 트렌치 116 : 비아홀
118 : 금속층 120 : 금속배선
본 발명은 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법에 관한 것 으로, 특히 제한된 면적내에서 집적도를 향상시키고 제품의 신뢰성을 향상시킬 수 있는 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 정의해야할 임계치수(critical dimension)는 더욱 감소하고 있다. 특히 나노(nano) 크기의 금속배선을 제조하기 위한 비아(via) 및 트렌치(trench)의 크기 또한 나노(nano) 크기로 감소하고 있는 추세에 있다. 그러나, 기존의 리소그래피(lithography)용 장비로는 나노 크기의 비아를 형성하는데 그 한계가 있다. 최근, EUV(Extream Ultra Violet) 장비를 이용하여 비아를 형성하고 있으나, 비아의 크기가 너무 작아 후속 트렌치를 형성하기 위한 공정마진이 거의 없어 실질적인 양산 적용에는 불가능한 실정이다. 더욱이, 경제적인 점에서도 실현 가능성이 희박하다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 제한된 면적내에서 집적도를 향상시키고 제품의 신뢰성을 향상시킬 수 있는 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일측면에 따르면, 반도체 기판 상에 제1 산화막을 증착한 후 제1 식각공정을 실시하여 상기 반도체 기판의 일부를 노출시키는 단계와, 전체 구조 상 부에 제1 질화막을 증착한 후 제2 식각공정을 실시하여 상기 제1 산화막의 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 제2 산화막을 증착한 후 평탄화 공정을 실시하여 상기 단계에서 노출되는 상기 반도체 기판 상에만 상기 제2 산화막을 형성하는 단계와, 전체 구조 상부에 제2 질화막을 증착한 후 제3 식각공정을 실시하여 상기 스페이서 상의 주변영역에 상기 제2 질화막을 잔류시켜 정렬마크를 형성하는 단계와, 전체 구조 상부에 제3 산화막을 증착한 후 제4 식각공정을 실시하여 상기 정렬마크를 노출시키는 단계와, 제5 식각공정을 실시하여 상기 정렬마크 및 상기 스페이서를 제거하여 트렌치 및 비아를 형성하는 단계를 포함하는 나노 비아 형성방법을 제공한다.
또한, 본 발명의 또 다른 측면에 따르면, 제 1 항의 나노 비아 형성방법을 이용하여 트렌치 및 비아를 형성하는 단계와, 상기 트렌치 및 비아를 매립하도록 전체 구조 상부에 금속층을 증착하는 단계와, 평탄화 공정을 실시하여 상기 트렌치 및 비아를 매립하도록 금속배선을 형성하는 단계를 포함하는 금속배선 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 13은 본 발명의 바람직한 실시예에 따른 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 13에서 도시된 참조부호들 중 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 1을 참조하면, 반도체 기판(102) 상에 산화막(이하, '제1 산화막'이라 함)(104)을 증착한다. 이때, 제1 산화막(104)은 습식식각공정시(도 3참조) 질화막 계열의 물질과 식각 선택비(etch selectivity)가 뛰어난 물질을 사용한다. 즉, 습식식각공정시 질화막 계열의 물질보다 상대적으로 식각률(etch rate)이 낮은 물질을 이용하여 형성하는 것이 바람직하다. 예컨대, 제1 산화막(104)으로는 SOG(Sping On Glass), USG(Un-doped Silicate Glass), BPSG(Bron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorine Silicate Glass), TEOS(TetraEthylOrtho Silicate Glass) 및 PETEOS(Plasma Enhanced TEOS) 중 어느 하나의 물질을 이용한다.
이어서, 전체 구조 상부에 포토레지스트(photoresist)를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 제1 산화막(104)의 일부가 노출되도록 포토레지스트 패턴(PR)을 형성한다. 그런 다음, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 실시하여 제1 산화막(104) 중 노출되는 부위를 식각하여 제거한다. 이후, 상기 포토레지스트 패턴(PR)은 스트립 공정에 의해 제거된다.
도 2를 참조하면, 전체 구조 상부에 질화막(이하 '제1 질화막'이라 함)(106)을 증착한다. 이때, 제1 질화막(106)은 도 1에서 설명한 바와 같이 습식식각공정시 제1 산화막(104)과의 식각 선택비가 뛰어난 물질을 사용한다. 즉 제1 산화막(104)의 식각률이 높은 물질을 사용하는 것이 바람직하다. 또한, 제1 질화막(106)은 도 11에서 도시된 바와 같이 나노 크기의 비아(116)를 형성하기 위하여 두께를 적절히 조절하여 증착하는 것이 바람직하다.
도 3을 참조하면, 전체 구조 상부에 대하여 식각 마스크없이, 즉 노 마스크(no mask)로 블랭켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 제1 질화막(106)을 식각한다. 이로써, 반도체 기판(102)과 제1 산화막(104)의 상부 표면에 증착된 제1 질화막(106)은 제거되고, 제1 산화막(104)의 측벽에만 스페이서(spacer) 형태로 남게 된다. 이때, 제1 산화막(104)의 측벽에 스페이서 형태로 잔재하는 제1 질화막(106)의 두께는 후속 비아(116)의 폭을 고려하여 형성하는 것이 바람직하다.
도 4를 참조하면, 전체 구조 상부에 산화막(이하, '제2 산화막'이라 함)(108)을 증착한다. 이때, 제2 산화막(108)은 제1 산화막(104)과 동일한 물질을 이용하여 증착하는 것이 바람직하다. 즉, 제1 질화막(106)과의 식각 선택비가 뛰어난 물질을 이용하여 증착한다. 그런 다음, 제1 산화막(104)과 제1 질화막(106)의 상부가 노출되도록 전체 구조 상부에 대하여 평탄화 공정을 실시한다. 이때, 평탄화 공정으로는 화학적 기계적 연마(chemical mechanical polishing) 방식으로 실시한다. 이로써, 반도체 기판(102)의 노출되는 부위에 제2 산화막(108)이 잔류된다. 이 경우, 제2 산화막(108)은 제1 산화막(104)의 높이와 거의 동일하도록 형성하는 것이 바람직하다.
도 5를 참조하면, 전체 구조 상부에 대하여 건식식각방식으로 식각공정을 실시하여 제1 산화막(104) 및 제2 산화막(108)을 선택적으로 식각한다. 이때, 건식식각방식은 식각가스로 아르곤(Ar), CxFy 또는 O2 가스를 이용하는 것이 바람직하다. 이로써, 제1 산화막(104) 및 제2 산화막(108)이 일정 두께로 식각되어 제1 질화막(106)의 일부가 돌출된다.
도 6을 참조하면, 전체 구조 상부에 질화막(이하, '제2 질화막'이라 함)(110)을 증착한다. 이때, 제2 질화막(110)은 도 11에서 도시된 바와 같이 후속 공정을 통해 형성되는 트렌치(114)의 폭을 고려하여 적절히 조절하여 증착하는 것이 바람직하다. 또한, 제2 질화막(110)은 산화막 계열의 물질과 식각 선택비가 뛰어난 물질을 사용한다.
도 7을 참조하면, 전체 구조 상부에 대하여 식각 마스크없이 블랭켓 또는 에치백 방식으로 식각공정을 실시하여 제2 질화막(110)을 식각한다. 이로써, 제1 산화막(104)과 제2 산화막(108) 사이에 잔재된 제1 질화막(106)의 돌출부의 양측벽에만 제2 질화막(110)이 남게 된다. 이로써, 제2 질화막(110)이 잔재되는 돌출부(이하, '정렬마크'라 함)(10)의 폭은 돌출되지 않은 제1 질화막(106)의 폭보다 두껍게 된다. 한편, 정렬마크(align mark; 10)는 도 11에 도시된 트렌치(114) 형성공정시 트렌치(114)와 비아(116) 간의 정렬을 위해 사용된다.
도 8 및 도 9를 참조하면, 전체 구조 상부에 산화막(이하, '제3 산화막'이라 함)(112)을 증착한다. 이때, 제3 산화막(112)은 제1 산화막(104)과 동일한 물질로 사용하여도 무방하다.
이어서, 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 제3 산화막(112) 상에 포토레지스트 패턴(PR2)을 형성한다.
도 10을 참조하면, 상기 포토레지스트 패턴(PR2)을 이용한 식각공정을 건식 또는 습식식각방식으로 실시하여 제3 산화막(112)을 식각한다. 이로써, 정렬마크(10)가 노출된다. 그런 다음, 상기 포토레지스트 패턴(PR2)은 스트립 공정에 의해 제거된다.
도 11을 참조하면, 식각공정을 실시하여 선택적으로 도 10에서 노출되는 정렬마크(10) 및 제1 질화막(106)을 제거한다. 이로써, 제3 산화막(112)에는 트렌치(114)가 형성되고, 제1 산화막(104) 및 제2 산화막(108) 사이에는 비아(116)가 형성된다. 이때, 식각공정으로는 습식식각방식 또는 다운 플로우(down flow) 방식을 이용한다. 습식식각방식에서는 식각용액으로 H3PO4를 이용한다. 다운 플로우 방식은 챔버 내로 웨이퍼를 로딩시킨 후 상기 챔버 내로 O2 또는 CF4 가스를 주입하는 방식으로 실시된다.
도 12 및 도 13을 참조하면, 전체 구조 상부에 비아(116) 및 트렌치(114)가 매립되도록 전기도금(electroplating)방식으로 증착공정을 실시하여 금속층(118)을 증착한다. 이때, 금속층(118)으로는 구리(Cu), 알루미늄(Al) 또는 텅스텐(W) 등을 사용할 수 있다. 한편, 금속층(118)을 증착하기전에 비아(116) 및 트렌치(114)의 내부면에 Ti, Ta, TiN, TaN 및 WN들 중 적어도 어느 하나로 이루어진 확산 방지막(미도시)을 형성할 수도 있다. 상기 확산 방지막은 금속층(118)을 이루는 금속원자의 확산을 방지하기 위함이다. 그런 다음, 전체 구조 상부에 평탄화 공정을 실시하여 금속배선(120)을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명은 나노 크기의 비아를 형성하기 위한 고가의 리소그래피용 장비를 추가적으로 사용하지 않고도 나노 크기의 비아를 형성할 수 있으며, 이에 따라 제한된 면적내에서 집적도를 향상시키고 제품의 신뢰성을 향상시킬 수 있다.
Claims (9)
- (a) 반도체 기판 상에 제1 산화막을 증착한 후 제1 식각공정을 실시하여 상기 반도체 기판의 일부를 노출시키는 단계;(b) 전체 구조 상부에 제1 질화막을 증착한 후 제2 식각공정을 실시하여 상기 제1 산화막의 측벽에 스페이서를 형성하는 단계;(c) 전체 구조 상부에 제2 산화막을 증착한 후 평탄화 공정을 실시하여 상기 (a) 단계에서 노출되는 상기 반도체 기판 상에만 상기 제2 산화막을 형성하는 단계;(d) 전체 구조 상부에 제2 질화막을 증착한 후 제3 식각공정을 실시하여 상기 스페이서 상의 주변영역에 상기 제2 질화막을 잔류시켜 정렬마크를 형성하는 단계;(e) 전체 구조 상부에 제3 산화막을 증착한 후 제4 식각공정을 실시하여 상기 정렬마크를 노출시키는 단계; 및(f) 제5 식각공정을 실시하여 상기 정렬마크 및 상기 스페이서를 제거하여 트렌치 및 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 나노 비아 형성방법.
- 제 1 항에 있어서,상기 제1 산화막은 상기 제2 식각공정시 상기 제1 질화막의 식각률보다 식각률이 낮은 산화계열의 물질을 이용하여 형성하는 것을 특징으로 하는 나노 비아홀 형성방법.
- 제 1 항에 있어서,상기 제1 산화막 및 상기 제2 산화막은 상기 제3 식각공정시 상기 제2 질화막의 식각률보다 식각률이 낮은 산화계열의 물질을 이용하여 형성하는 것을 특징으로 하는 나노 비아홀 형성방법.
- 제 1 항에 있어서,상기 제3 산화막은 상기 제5 식각공정시 상기 제1 질화막 및 상기 제2 질화막의 식각률보다 식각률이 낮은 산화계열의 물질을 이용하여 형성하는 것을 특징으로 하는 나노 비아홀 형성방법.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 산화계열의 물질은 SOG, USG, BPSG, PSG, FSG, TEOS 또는 PETEOS인 것을 특징으로 하는 나노 비아 형성방법.
- 제 1 항에 있어서,상기 (c) 단계와 상기 (d) 단계 사이에, 마스크없이 블랭켓 또는 에치백 방식으로 제6 식각공정을 실시하여 상기 제1 산화막 및 상기 제2 산화막을 일정 두께로 식각하여 상기 스페이서의 상부를 돌출시키는 단계를 더 포함하는 것을 특징으로 하는 나노 비아 형성방법.
- 제 6 항에 있어서,상기 제6 식각공정은 건식식각방식으로 실시하되, 식각가스로는 아르곤, CxFy 또는 O2 가스를 이용하는 것을 특징으로 하는 나노 비아 형성방법.
- 제 1 항에 있어서,상기 제5 식각공정은 습식식각방식 또는 다운 플로우 방식을 이용하여 실시하되, 상기 습식식각방식에서는 식각용액으로 H3PO4를 이용하고, 상기 다운 플로우 방식에서는 식각가스로 O2 또는 CF4 가스를 이용하는 것을 특징으로 하는 나노 비아 형성방법.
- (a) 제 1 항의 나노 비아 형성방법을 이용하여 트렌치 및 비아를 형성하는 단계;(b) 상기 트렌치 및 비아를 매립하도록 전체 구조 상부에 금속층을 증착하는 단계; 및(c) 평탄화 공정을 실시하여 상기 트렌치 및 비아를 매립하도록 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 금속배선 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020073132A KR100899084B1 (ko) | 2002-11-22 | 2002-11-22 | 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020073132A KR100899084B1 (ko) | 2002-11-22 | 2002-11-22 | 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040045111A KR20040045111A (ko) | 2004-06-01 |
| KR100899084B1 true KR100899084B1 (ko) | 2009-05-25 |
Family
ID=37341149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020073132A KR100899084B1 (ko) | 2002-11-22 | 2002-11-22 | 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100899084B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7659631B2 (en) * | 2006-10-12 | 2010-02-09 | Hewlett-Packard Development Company, L.P. | Interconnection between different circuit types |
| CN107564914B (zh) * | 2017-08-31 | 2019-03-12 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制备方法 |
| CN109860201B (zh) * | 2019-04-09 | 2020-12-01 | 长江存储科技有限责任公司 | 一种nand存储器、掩膜版以及制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003670A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 반도체 소자의 정렬 키 형성방법 |
| KR20030052665A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 나노 크기의 스페이스 패턴 형성 방법 |
| KR20030052664A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 나노 크기의 금속 배선 패턴 형성 방법 |
-
2002
- 2002-11-22 KR KR1020020073132A patent/KR100899084B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003670A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 반도체 소자의 정렬 키 형성방법 |
| KR20030052665A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 나노 크기의 스페이스 패턴 형성 방법 |
| KR20030052664A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 나노 크기의 금속 배선 패턴 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040045111A (ko) | 2004-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7611986B2 (en) | Dual damascene patterning method | |
| US11676821B2 (en) | Self-aligned double patterning | |
| KR20030000821A (ko) | 듀얼 다마신 배선 형성방법 | |
| JP4711658B2 (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| KR100810895B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100386621B1 (ko) | 듀얼 다마신 배선 형성방법 | |
| KR100632653B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100899084B1 (ko) | 나노 비아 형성방법 및 이를 이용한 금속배선 제조방법 | |
| KR100539444B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20030077455A (ko) | 이중상감법을 사용한 반도체장치 제조방법 | |
| US6303484B1 (en) | Method of manufacturing dummy pattern | |
| US6586324B2 (en) | Method of forming interconnects | |
| KR100782479B1 (ko) | 질화막을 구비한 마스크 형성방법 | |
| US6960411B2 (en) | Mask with extended mask clear-out window and method of dummy exposure using the same | |
| US11784056B2 (en) | Self-aligned double patterning | |
| KR100507872B1 (ko) | 반도체 장치 제조 방법 | |
| KR100447977B1 (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 금속 배선 형성방법 | |
| KR100598246B1 (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
| KR100681209B1 (ko) | 반도체 소자의 딥 컨택홀 형성방법 | |
| KR100723789B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR100664788B1 (ko) | 반도체 소자의 금속막 평탄화 방법 | |
| KR101046717B1 (ko) | 반도체 소자의 자기정렬콘택 형성 방법 | |
| KR101035644B1 (ko) | 반도체 소자의 제조방법 | |
| KR100923763B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20090044855A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130422 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140421 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |