KR20080038962A - 미세 패턴 형성 방법 - Google Patents

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Abstract

산화처리한 패턴들을 식각마스크로 이용하여 기판 상에 미세 패턴을 형성시킬 수 있는 미세 패턴의 형성 방법이 개시되어 있다. 기판의 표면 부위를 노출시키는 제1 개구를 갖는 제1 패턴을 형성한다. 제1 개구를 한정하는 제1 패턴의 측면들 상에 산화 처리된 제2 패턴들을 형성한다. 제2 패턴들 사이에 제3 패턴을 형성한다. 제2 패턴들 또는 제1 및 제3 패턴들을 선택적으로 제거하여 제2 개구를 형성한다. 이때, 상기 제2 패턴들은 제1 패턴을 산화처리하여 산화막을 형성한 후 전면식각하여 형성한다. 이와 같이, 제1 패턴을 산화처리하여 제2 패턴들을 형성시킴으로서 식각 마스크로 이용되는 제1 및 제3 패턴들 사이의 간격을 크게 좁힐 수 있다. 따라서, 상기 제1 및 제3 패턴들 또는 제2 패턴들을 식각 마스크로 이용하여 기판을 패터닝하여 미세 패턴을 형성할 경우 미세 폭을 갖도록 용이하게 조절할 수 있으며, 상기 폭의 공정의 따른 변화 정도를 크게 감소시킬 수 있다.

Description

미세 패턴 형성 방법{Method of forming a fine pattern}
도 1 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 미세 패턴 형성 방법을 나타내는 개략적인 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판 12 : 제1 도전막
14 ; 포토레지스트 패턴 16 : 제1 개구
18 : 제1 패턴 20 : 산화막
22 : 제2 패턴 30 : 제2 도전막
32 : 제3 패턴 34 : 제2 개구
40 : 트렌치
본 발명은 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 기판 상에 미세 폭의 마스크 패턴을 형성하기 위해 측벽 스페이서를 형성하는 측벽 더블 패턴(Side Wall Double Pattern; 이하, 'SWDP') 방식을 이용하는 미세 패턴 형성 방법에 관한 것이다.
최근, 급속도로 성장하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화되고 있다. 따라서, 더 많은 패턴을 반도체 기판 상에 형성하기 위해 패턴 간격 및 패턴의 폭이 좁아지는 추세로 미세 패턴 형성 기술에 대한 요구도가 높아지고 있다.
특히, 반도체 소자의 디자인 룰(design rule)이 100nm 이하로 줄어들면서, 패턴을 형성할 수 있는 공간은 더욱 협소해지고 있다.
일반적으로, 반도체 소자의 미세 패턴을 형성하기 위해서는 사진 식각 기술이 이용된다. 이때, 사진 식각 기술은 포토마스크의 사용이 불가피하며, 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용한 식각 공정으로 소자를 원하는 패턴으로 형성할 수 있다. 상기 포토레지스트 패턴의 형성 과정을 간단하게 설명하면, 웨이퍼(wafer) 상에 게이트 산화막(gate oxide)을 형성한 후, 상기 게이트 산화막 상에 도핑된 폴리실리콘(doped polysilicon)막을 형성한다. 상기 도핑된 폴리실리콘막 상에는 하나 이상의 절연물질을 순차적으로 도포한다. 상기 절연물질을 도포하여 형성된 막들은 사진 식각 공정에서 패턴을 형성할 영역에 대한 노광 도중, 빛이 반사되는 것을 방지하는 반사 방지막(anti-reflective layer;ARL)을 포함하여 이루어진 식각용 하드마스크(hard mask)이다. 상기 하드 마스크 상에 포토레지스트를 도포하고, 노광(exposure), 현상(develop) 및 식각(etch) 공정에 의해 형성하고자 하는 모양으로 포토레지스트 패턴이 형성된다.
그러나, 이와 같이 형성되는 포토레지스트 패턴을 이용한 식각 패턴은 실제의 반도체 장치에 있어서는 여러 가지 공정 한계가 발생할 수 있는데 그 중에서 반 도체 소자의 표면이 복잡한 단차를 갖고 있을 경우에 단차부에서는 포토레지스트의 두께가 비정상적으로 된다든가 노광조건이 최적화되지 않을 수 있으며, 미세화를 위해 포토레지스트의 두께를 감소시키면 핀 홀 등이 발생할 수 있다.
이와 같이, 상기 포토레지스트 패턴은 약 100nm 이하의 미세 패턴을 형성하기 어려우므로, 최근에는 상기 포토레지스트 패턴의 한계를 극복하기 위해 미세 패턴을 형성하고자 하는 부위에 측벽 스페이서를 형성하는 측벽 더블 패턴(SWDP) 방식을 이용하고 있다.
상기 SWDP 방식을 적용한 미세 패턴의 제조에서는 제1 마스크 패턴과 제2 마스크 패턴을 포함하는 더블 마스크 패턴을 이용한다. 즉, 종래와 같이 동일 평면에서 싱글 마스크 패턴을 이용하는 것이 아니라 제1 마스크 패턴과 상기 제1 마스크 패턴의 양측벽에 스페이서들을 형성시켜 상기 스페이서들을 제2 마스크 패턴으로 이용한다. 그러므로, 상기 SWDP 방식을 사용한 경우에는 더블 마스크 패턴이 이용되기 때문에 보다 미세한 패턴의 수득이 가능하다.
그러나, 기존의 상기 제2 마스크 패턴을 형성에서는 상기 제1 마스크 패턴의 측벽에 스페이서들을 형성하기 위하여 막 증착 방식이 사용되었으나, 상기 증착 방식으로는 일정 두께 이하로 얇게 형성시킬 수 없었다. 또한, 상기 증착 방식으로 형성된 막의 두께는 재현성이 떨어져 이를 식각 마스크로 이용하여 기판 상에 미세 패턴을 패터닝할 경우 미세 패턴의 임계치수(Critical Dimention; CD)가 변화되는 문제점이 발생되고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 미세 패턴을 형성하고자 하는 부분에 두께 조절이 용이한 마스크 패턴을 형성할 때 종래의 증착 방식보다 마스크 패턴의 폭이 더 감소될 수 있으면서 최종적인 임계치수(CD)의 변화가 감소될 수 있는 미세 패턴 형성 방법을 제공하는데 있습니다.
상기 목적을 달성하기 위한 본 발명에 따른 미세 패턴의 형성 방법은, 기판의 표면 부위를 노출시키는 제1 개구를 갖는 제1 패턴을 형성한다. 상기 제1 개구를 한정하는 제1 패턴의 측면들 상에 산화 처리된 제2 패턴들을 형성한다. 상기 제2 패턴들 사이에 제3 패턴을 형성한다. 상기 제2 패턴들 또는 상기 제1 및 제3 패턴들을 선택적으로 제거하여 제2 개구를 형성한다.
여기서, 상기 제2 패턴들 및 제3 패턴은 동시에 형성되는 것이 바람직하다.
구체적으로, 상기 제2 패턴들 및 제3 패턴은 상기 기판 및 상기 제1 패턴을 산화 처리하여 상기 제1 패턴 및 상기 노출된 기판 상에 산화막을 형성한다. 이어서, 상기 산화막이 형성된 상기 제1 개구를 상기 제1 패턴과 동일한 물질로 매립한다. 그런 다음, 상기 제1 패턴이 노출될 때까지 상기 제1 개구를 매립한 물질 및 상기 산화막을 화학 기계적 연마하여 형성된다.
일 예로서, 상기 제2 패턴들은 상기 기판 및 상기 제1 패턴을 산화 처리하여 상기 제1 패턴 및 상기 노출된 기판 상에 산화막을 형성한 후, 상기 산화막을 전면식각하여 형성할 수 있다. 그리고, 상기 제3 패턴은 상기 제2 패턴들 사이를 상기 제1 패턴과 동일한 물질로 매립하면서 상기 게1 패턴들 상에 도전막을 형성한 다 음, 상기 도전막을 상기 제1 패턴 및 제2 패턴들이 노출될 때까지 화학 기계적 연마하여 형성할 수 있다.
또한, 상기 선택적인 식각 공정을 수행하여 제2 개구를 형성한 이후에, 상기 제1 및 제3 패턴들 또는 제2 패턴들을 식각 마스크로 이용하여 상기 기판 표면 부위를 패터닝하는 공정을 더 수행할 수 있다.
본 발명에 따르면, 기판 상에 미세 패턴을 형성시키기 위한 마스크 패턴들로 제1 패턴 및 제3 패턴 사이에 제1 패턴의 측면들 상에 산화처리하고 연마하여 제2 패턴들을 형성시킴으로써, 제1 및 제3 패턴들 또는 제2 패턴들로 이루어지는 마스크 패턴들 사이의 폭을 크게 좁힐 수 있다. 따라서, 상기 제1 및 제3 패턴들 또는 제2 패턴들을 식각 마스크로 이용하여 기판을 패터닝하여 미세 패턴을 형성할 경우 미세 폭을 갖도록 용이하게 조절할 수 있으며, 상기 폭의 공정의 따른 변화 정도를 크게 감소시킬 수 있다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예는 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이 에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 미세 패턴 형성 방법을 나타내는 개략적인 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 도전막(12)을 형성한다. 여기서, 상기 반도체 기판(10)은 주로 실리콘 기판을 사용한다. 그리고, 상기 제1 도전막(12)은 기판 상에 미세 폭을 갖도록 패터닝하기 위한 식각 마스크 패턴을 형성하기 위한 막이다. 상기 제1 도전막(12)으로 사용할 수 있는 물질의 예로서는 폴리 실리콘, 도프트 폴리 실리콘(doped polysilicon) 등을 들 수 있다. 본 발명에서는 상기 제1 도전막(12)은 폴리실리콘막으로 이루어진다.
도 2를 참조하면, 상기 제1 도전막(12) 상에 포토레지스트를 도포한 후, 노광 공정을 통해 포토레지스트를 노광하여 상기 제1 도전막(12)을 소정 간격을 갖도록 선택적으로 패터닝하기 위한 포토레지스트 패턴(14)을 형성한다. 그리고, 상기 포토레지스트 패턴(14)을 식각 마스크로 하여 상기 제1 도전막(12)을 식각하여 상기 기판(10)의 표면 부위를 노출시키는 제1 개구(16)를 형성한다. 그 결과, 상기 제1 도전막(12)은 상기 제1 개구(16)를 갖는 제1 패턴(18)으로 전환된다. 상기 제1 패턴(18)의 형성 후 사용한 상기 포토레지스트 패턴(14)은 제거한다.
도 3을 참조하면, 상기 기판(10) 및 상기 제1 패턴(18)을 산화(oxidation) 처리하여 상기 제1 패턴(18) 및 상기 노출된 기판(10) 상에 산화막(20)을 형성한다. 상기 산화처리 공정은 주로 산소 등의 산화제를 주입하면서 열처리하여 수행될 수 있다. 본 발명에서는, 상기 제1 패턴(18)이 폴리실리콘으로 이루어지고, 상기 산화막(20)은 실리콘 산화물로 이루어진다.
여기서, 상기 산화막(20)은 이후에 폴리실리콘과 실리콘 산화물이 번갈아 존재하는 마스크 패턴을 형성시키기 위해 이용된다. 따라서, 상기 산화막(20)의 형성 두께는 이후에 형성되는 폴리실리콘으로 이루어지는 마스크 패턴들 사이의 간격을 결정하게 된다. 이후에, 상기 산화막(20)은 식각 공정에 의해 상기 제1 패턴(18)의 측벽에 형성된 일부가 제거될 수 있으므로, 기 설정된 마스크 패턴들 사이의 간격과 동일하거나 더 크게 형성되어야 한다.
또한, 상기 산화막(20)은 상기 산화제를 주입하는 시간, 열처리 온도 및 시간 조건을 조절하여 두께를 조절할 수 있으며, 약 10Å 정도의 얇은 막질도 균일하게 형성될 수 있다. 더욱이, 상기 마스크 패턴들 사이의 간격이 약 1nm가 되도록 형성시킬 수 있다.
도 4를 참조하면, 상기 산화막(20)을 전면식각하여 상기 제1 패턴(18)의 측면들 상에 제2 패턴(22)들을 형성한다. 본 발명에서는, 상기 제2 패턴(22)들은 후속하여 식각 마스크 패턴을 완성한 후 제거된다. 즉, 상기 제2 패턴(22)들은 종래의 기판(10) 상에 미세 패턴을 형성시키기 위한 부위를 노출시키도록 제거되며, 상기 제2 패턴(22)들의 폭은 상기 패터닝되어 형성되는 트렌치의 폭과 동일한 두께를 갖도록 조정된다.
여기서, 상기 제2 패턴(22)들은 상기 제1 패턴(18)을 산화처리하여 형성되므로 종래의 식각 마스크로 이용되었던 포토 마스크의 간격보다 더 좁은 간격으로 형성될 수 있어 기판 상에 미세 패턴을 형성시킬 수 있다.
도 5를 참조하면, 상기 제2 패턴(22)들 사이를 매립하면서 상기 제1 패턴(18) 상에 제2 도전막(30)을 형성한다. 여기서, 상기 제2 도전막(30)은 후속한 연마 공정에서 그 일부가 제거되어 상기 제1 패턴(18)과 함께 더블 마스크 패턴으로 형성된다. 때문에, 상기 제1 패턴(18)과 동일한 식각 선택비를 갖는 물질로 이루어진다. 본 발명에서는 상기 제2 도전막(30)은 폴리실리콘을 포함하여 이루어진다.
도 6을 참조하면, 상기 제2 도전막(30)을 상기 제1 패턴(18) 및 제2 패턴(22)들이 노출될 때까지 화학 기계적 연마(chemical mechanical polishing)를 수행하여 제거한다. 그 결과, 상기 기판(10) 상에 상기 제2 패턴(22)들 사이에 제3 패턴(32)이 형성된다.
이와 같이 상기 제3 패턴(32)이 형성됨으로써 상기 기판(10) 상부에는 폴리실리콘으로 이루어지는 제1 및 제3 패턴(18, 32)들 사이에 실리콘 산화물로 이루어지는 제2 패턴(22)들이 위치되어 서로 다른 물질이 반복적으로 형성되고 SWDP(Side Wall Double Pattern) 방식을 갖는 더블 마스크 패턴이 형성된다.
아울러, 본 발명의 다른 실시예에서는 상기 제2 패턴(22)들 및 제3 패턴(32)은 동시에 형성되기도 한다.
이를 구체적으로 설명하면, 상기 도 3에 도시된 바와 같이, 상기 기판(10) 및 상기 제1 패턴(18)을 산화처리하여 상기 제1 패턴(18) 및 상기 노출된 기판(10) 상에 산화막(20)을 형성한다. 이후에, 상기 산화막(20)이 형성된 상기 제1 개구(16)를 상기 제1 패턴(18)과 동일한 물질로 매립한다. 상기 물질로는 폴리실리콘 이 이용된다. 그런 다음, 상기 제1 패턴(18)이 노출될 때까지 상기 제1 개구(16)를 매립한 물질 및 상기 산화막(20)을 화학 기계적 연마(CMP)를 수행함으로써, 상기 도 6에 도시된 바와 같이, 상기 제1 패턴(18)의 측면들 상에 제2 패턴(22)들 및 상기 제2 패턴(22)들 사이에 제3 패턴(32)을 수득할 수 있다.
도 7을 참조하면, 상기 제2 패턴(22)들 또는 상기 제1 및 제3 패턴(18, 32)들을 선택적으로 제거하여 제2 개구(34)를 형성한다. 본 발명의 상기 제거 공정은 상기 제1 및 제3 패턴(18, 32)들이 폴리실리콘으로 이루어지고, 상기 제2 패턴(22)들이 실리콘 산화물로 이루어지기 때문에 상기 실리콘 산화물과 폴리 실리콘과의 식각 선택비를 이용한 식각 공정으로 수행하는 것이 바람직하다.
상기 제거 공정 이후에 남겨진 제1 및 제3 패턴(18, 32)들이나 제2 패턴(22)들은 후속하여 기판(10) 상의 미세 패턴을 형성하기 위한 패터닝을 수행할 때 식각 마스크로 이용된다.
따라서, 상기 제2 개구(34)의 폭은 상기 미세 패턴의 형성 폭과 동일하므로, 상기 기판(10) 상에 미세 패턴을 형성할 경우에 상기 제거 공정에 의해 제거되는 부분은 상기 제2 패턴(22)들인 것이 바람직하다. 이는 상기 제2 패턴(22)들은 매우 얇은 폭을 갖도록 두께 제어가 용이한 산화처리 공정에 의해 형성되기 때문이다. 그러므로, 상기 식각 마스크는 상기 제2 패턴(22)들이 제거되고, 상기 제1 및 제3 패턴(18, 32)들을 포함하여 형성되는 것이 적절하다.
도 8을 참조하면, 상기 제1 및 제3 패턴(18, 32)들 또는 제2 패턴(22)들을 식각 마스크로 이용하여 상기 기판(10) 표면 부위를 패터닝한다. 상기 패터닝 공정 은 식각 공정을 통해 수행된다. 상기 패터닝 공정에 의해 상기 기판(10)에 트렌치(40)를 갖는 미세 패턴이 형성된다. 본 발명에서는, 상기 식각 마스크로는 상기 제1 및 제3 패턴(18, 32)들이 이용된다. 그리고, 상기 제1 및 제3 패턴(18, 32)들 사이에서 노출되는 기판(10) 표면 부위의 폭은 상기 제2 패턴(22)들의 형성 폭과 동일하며, 상기 제2 패턴(22)들의 형성 폭에 의해 상기 트렌치(40)의 폭이 결정된다. 이때, 상기 제2 패턴(22)들은 매우 얇은 막질로 균일하게 형성시킬 수 있는 산화처리 공정을 통해 형성되므로 상기 기판(10)에 형성된 트렌치(40)는 매우 얇은 폭, 예를 들면 약 1nm의 폭을 갖도록 형성될 수 있다.
또한, 상기 기판(10) 상에 미세 패턴을 형성하기 위한 선택적인 식각 공정에 의해서 상기 제1 및 제3 패턴(18, 32)들도 함께 제거된다. 이는 상기 기판(10)과 상기 제1 및 제3 패턴(18, 32)들이 동일한 식각 선택비를 갖기 때문이다.
언급한 바와 같이 본 실시예에서는 도 1 내지 도 7에서 설명한 공정을 순차적으로 수행함으로써 좁은 폭을 갖는 미세 패턴을 용이하게 형성할 수 있다. 아울러, 보다 좁은 폭을 갖는 최근의 1nm의 미세 패턴의 경우에도 산화처리 공정 조건을 적절하게 조정하여 상기 제1 패턴(18)의 측벽에 형성되는 제2 패턴(22)들의 형성폭을 조절함으로써 충분히 수행할 수 있다.
또한, 상기와 같이 형성된 제1 및 제3 패턴(18, 32)들 또는 제2 패턴(22)들을 트랜지스터의 리세스 형성 공정에서 식각 마스크로 이용할 경우 매우 좁은 폭의 리세스를 안정적으로 형성시킬 수 있다.
상기와 같은 본 발명의 미세 배선 형성 방법에 따르면, 기판 상에 미세 패턴을 형성시키기 위한 마스크 패턴들로 제1 패턴 및 제3 패턴 사이에 제1 패턴의 측면들 상에 산화처리하고 연마하여 제2 패턴들을 형성시킴으로써, 제1 및 제3 패턴들 또는 제2 패턴들로 이루어지는 마스크 패턴들 사이의 폭을 크게 좁힐 수 있다.
따라서, 상기 제1 및 제3 패턴들 또는 제2 패턴들을 식각 마스크로 이용하여 기판을 패터닝하여 미세 패턴을 형성할 경우 미세 폭을 갖도록 용이하게 조절할 수 있으며, 상기 폭의 공정의 따른 변화 정도를 크게 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 기판의 표면 부위를 노출시키는 제1 개구를 갖는 제1 패턴을 형성하는 단계;
    상기 제1 개구를 한정하는 제1 패턴의 측면들 상에 산화 처리된 제2 패턴들을 형성하는 단계;
    상기 제2 패턴들 사이에 제3 패턴을 형성하는 단계; 및
    상기 제2 패턴들 또는 상기 제1 및 제3 패턴들을 선택적으로 제거하여 제2 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  2. 제1 항에 있어서, 상기 제2 패턴들 및 제3 패턴은 동시에 형성되는 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 제2 항에 있어서, 상기 제2 패턴들 및 제3 패턴을 형성하는 단계는,
    상기 기판 및 상기 제1 패턴을 산화 처리하여 상기 제1 패턴 및 상기 노출된 기판 상에 산화막을 형성하는 단계;
    상기 산화막이 형성된 상기 제1 개구를 상기 제1 패턴과 동일한 물질로 매립하는 단계; 및
    상기 제1 패턴이 노출될 때까지 상기 제1 개구를 매립한 물질 및 상기 산화막을 화학 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  4. 제1 항에 있어서, 상기 제2 패턴들을 형성하는 단계는,
    상기 기판 및 상기 제1 패턴을 산화 처리하여 상기 제1 패턴 및 상기 노출된 기판 상에 산화막을 형성하는 단계; 및
    상기 산화막을 전면식각하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  5. 제4 항에 있어서, 상기 제3 패턴을 형성하는 단계는,
    상기 제2 패턴들 사이를 상기 제1 패턴과 동일한 물질로 매립하면서 상기 제1 패턴들 상에 도전막을 형성하는 단계; 및
    상기 도전막을 상기 제1 패턴 및 제2 패턴들이 노출될 때까지 화학 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  6. 제1 항에 있어서, 상기 선택적인 식각 공정을 수행하여 제2 개구를 형성하는 단계 이후에,
    상기 제1 및 제3 패턴들 또는 제2 패턴들을 식각 마스크로 이용하여 상기 기판 표면 부위를 패터닝하는 단계를 더 수행하는 것을 특징으로 하는 미세 패턴 형성 방법.
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* Cited by examiner, † Cited by third party
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