KR20030096563A - 반도체 장치의 미세 패턴 형성 방법 - Google Patents

반도체 장치의 미세 패턴 형성 방법 Download PDF

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Abstract

반도체 장치의 미세 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 희생막 패턴을 형성하고, 희생막 패턴의 측벽에 스페이서를 형성한 후, 스페이서의 소정 영역을 제거함으로써 열린선을 이루는 스페이서 패턴을 형성하는 단계를 포함한다. 희생막 패턴을 형성하기 전에 반도체기판 상에 하부막을 형성할 수도 있다. 또한, 스페이서 패턴을 형성한 후, 이를 식각 마스크로 사용하여 하부막을 식각함으로써 하부막 패턴을 형성하는 단계를 더 실시할 수도 있다. 이에 따라 형성되는 하부막 패턴은 좁은 선폭을 가질 수 있다.

Description

반도체 장치의 미세 패턴 형성 방법{Method Of Forming Fine Pattern Of Semiconductor Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 스페이서를 식각 마스크로 사용한 반도체 장치의 미세 패턴 형성 방법에 관한 것이다.
반도체 장치는 다양한 종류의 물질막 패턴들로 구성된다. 상기 물질막 패턴들을 형성하는 단계는 포토레지스트 패턴을 식각 마스크로 사용하여 반도체기판 상에 적층된 하부막을 식각하는 단계를 포함한다. 이때, 상기 포토레지스트 패턴을 형성하는 단계는 통상적으로 파장이 수백 ㎚인 빛을 사용하는 노광 단계를 포함한다. 하지만, 이러한 노광 단계를 통해 구현할 수 있는 패턴의 선폭은 상기 빛의 파장에 의존한다. 이에 따라, 빛을 사용하는 통상적인 노광 공정을 통해 구현할 수 있는 물질막 패턴의 선폭은 한계를 갖는다.
이에 따라, 이러한 한계를 극복하기 위한 또다른 패터닝 방법으로, 스페이서를 식각 마스크로 이용하는 패터닝 방법이 제안되고 있다. 도 1 및 도 3은 스페이서를 식각 마스크로 사용하는 패터닝 방법을 설명하기 위한 평면도들이다. 도 2a 내지 도 2c는 도 1에 도시된 I-I'의 점선을 따라 보여지는 공정 단면도들이고, 도 4는 도 3에 도시된 I-I'의 점선을 따라 보여지는 공정단면도이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 반도체기판(10) 상에, 하부막(20) 및 희생막 패턴(30)을 차례로 형성한다. 이때, 상기 희생막 패턴(30)은 통상적인 사진 공정 및 식각 공정을 통해 형성한다. 상기 희생막 패턴(30)을 포함하는 반도체기판 전면에 스페이서 절연막(40)을 콘포말하게 형성한다. 상기 스페이서 절연막(40)을 이방성 식각하여, 상기 희생막 패턴(30)의 측벽에 스페이서(45)를 형성한다. 상기 희생막 패턴(30)을 제거하여 상기 하부막(20)을 노출시킨 후, 상기 스페이서(45)를 식각 마스크로 사용하여 상기 하부막(20)을 식각한다. 이에 따라, 상기 스페이서(45)의 아래에는 하부막 패턴(25)이 형성된다.
그런데, 도 1에 도시한 것처럼, 상기 희생막 패턴(30)이 바(bar) 형태일 경우, 상기 스페이서(45) 및 상기 하부막 패턴(25)은 폐곡선(closed curve)을 이룬다. 이처럼 상기 하부막 패턴(25)이 폐곡선을 이룰 경우, 상기 스페이서(45)를 식각 마스크로 사용하는 장점은 없어진다. 따라서, 상기 하부막 패턴(25)을 실제로 반도체 장치에서 사용하기 위해서는, 상기 하부막 패턴(25)이 열린선(open line)을 이루도록 상기 하부막 패턴(25)의 소정 부분을 제거하는 추가적인 패터닝 공정을 더 실시하여야 한다.
이러한 추가적인 패터닝 공정의 필요성은, 도 3에서와 같이, 바(bar) 형태의 개구부를 갖는 희생막 패턴(35)을 형성하는 경우에서도 동일하다. 이 경우, 도 4에 도시한 것처럼, 상기 스페이서(45)는 상기 희생막 패턴(35)의 내부 측벽을 둘러싸는 폐곡선을 형성한다. 따라서, 위와 동일한 이유때문에, 이 경우에도 추가적인 패터닝 공정을 실시하는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 스페이서를 식각 마스크로 사용하는 반도체장치의 미세 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체장치의 미세 패턴을 효율적으로 형성할 수 있는 방법을 제공하는 데 있다.
도 1 및 도 2a 내지 도 2c는 종래기술에 따른 스페이서를 식각 마스크로 사용한 패터닝 방법을 나타내는 평면도 및 공정단면도들이다.
도 3 및 도 4는 종래기술의 변형된 방법에 따른, 스페이서를 식각 마스크로 사용한 패터닝 방법을 나타내는 평면도 및 공정단면도이다.
도 5a 내지 도 13a는 본 발명의 바람직한 실시예에 따른 스페이서를 식각 마스크로 사용한 패터닝 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 13b는 본 발명의 바람직한 실시예에 따른 스페이서를 식각 마스크로 사용한 패터닝 방법을 설명하기 위한 공정단면도들이다.
도 14는 본 발명의 바람직한 실시예에 따른 스페이서를 식각 마스크로 사용한 패터닝 방법을 설명하기 위한 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 식각 마스크로 사용하기 위한 스페이서가 열린선을 이루도록, 상기 스페이서의 일부를 제거하는 단계를 포함하는 미세 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 희생막 패턴을 형성하고, 상기 희생막 패턴의 측벽에 스페이서를 형성한 후, 상기 스페이서의 소정 영역을 제거함으로써 스페이서 패턴을 형성하는 단계를 포함한다. 이때, 상기 스페이서 패턴은 열린선(open line)을 이루는 것을 특징으로 한다.
상기 스페이서를 형성하는 단계는 상기 희생막 패턴을 포함하는 반도체기판 전면에 스페이서막을 콘포말하게 형성한 후, 이를 이방성 식각하여 상기 희생막 패턴의 상부면을 노출시키는 단계를 포함하는 것이 바람직하다. 이때, 상기 스페이서막은 증착 두께를 엄밀하게 조절을 위해, 원자층 증착 방법 또는 화학기상 증착 방법으로 형성하는 것이 바람직하다. 또한, 상기 스페이서는 상기 희생막 패턴에 대해 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다. 한편, 이 방법을 통해 형성되는 상기 스페이서는 상기 희생막 패턴의 측벽에 폐곡선을 이루면서 배치된다. 이 때문에 상기 스페이서를 식각 마스크로 사용하는 것은 패턴을 미세하게 형성하기에는 부적합하다. 이러한 부적합성이 상기 스페이서의 소정영역을 제거하는 스페이서 패턴 형성 공정을 실시하는 이유이다.
상기 스페이서 패턴을 형성하는 단계는 상기 스페이서를 포함하는 반도체기판 상부에 상기 스페이서의 소정 부분을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 스페이서를 이방성 식각하는 단계를 포함한다.
한편, 상기 희생막 패턴을 형성하기 전에, 상기 반도체기판 상에 하부막을 형성하는 단계를 더 실시할 수도 있다. 이때, 상기 하부막은 도전막인 것이 바람직하며, 이 도전막은 게이트 패턴 또는 배선을 위한 도전막으로 사용될 수 있다. 이 경우, 상기 스페이서 패턴을 형성한 후, 상기 스페이서 패턴 및 상기 하부막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막 패턴을 제거한다. 이어서, 상기 스페이서 패턴을 식각 마스크로 사용하여 상기 하부막을 패터닝함으로써, 상기 게이트 패턴 또는 배선을 형성한다.
한편, 상기 스페이서 패턴은 트렌치 형성을 위한 식각 마스크로 사용될 수도 있다. 더 자세하게는, 상기 스페이서 패턴을 형성한 후, 상기 희생막 패턴을 제거하고, 상기 스페이서 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써 상기 반도체기판에 트렌치를 형성한다. 이때, 상기 희생막 패턴을 제거하는 단계는 상기 스페이서 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다.
바람직하게는, 상기 희생막 패턴 및 상기 스페이서는 각각 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 방법은 제 1 영역 및 제 2 영역을 구비하는 반도체기판 상에 미세 패턴을 형성하는 방법에 적용될 수 있다. 이 방법은 상기 반도체기판 상에 하부막을 형성한 후, 그 상부에 상기 제 1 및 제 2 영역을 각각 덮는 희생막 및 마스크막 패턴을 형성한 후, 상기 희생막을 패터닝하여 상기 제 1 영역의 상기 하부막을 노출시키는 개구부를 갖는 희생막 패턴을 형성한다. 이후, 상기 개구부의 측벽을 둘러싸는 스페이서를 형성한 후, 상기 스페이서의 소정 영역을 제거하여 열린선을 구성하는 스페이서 패턴을 형성한다. 그 후, 상기 스페이서 패턴을 식각 마스크로 사용하여 상기 하부막을 패터닝함으로써 하부막 패턴을 형성한다.
이때, 상기 희생막은 상기 마스크막 패턴 및 상기 스페이서에 대해 식각 선택성을 갖는 물질로 형성하는 것이 바람직하다. 이를 위해, 상기 마스크막 패턴 및 상기 스페이서는 실리콘 질화막으로 형성하고, 상기 희생막은 실리콘 산화막으로 형성하는 것이 바람직하다.
또한, 상기 마스크막 패턴 및 상기 희생막은 상기 하부막 상에 상기 제 1 영역의 상기 하부막을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하고, 상기 마스크막 패턴을 포함하는 반도체기판 전면에 희생막을 형성한 후, 이를 평탄화 식각하여 상기 마스크막 패턴의 상부면을 노출시키는 단계를 통해 형성된다. 이때, 상기 평탄화 식각은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다.
또한, 상기 스페이서 패턴을 형성하는 단계는 소정 영역에서 상기 스페이서 및 상기 마스크막 패턴을 노출시키는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 노출된 스페이서 및 마스크막 패턴을 식각하는 단계를 포함한다. 이에 따라, 식각 마스크로 사용되는 스페이서 패턴 및 주변회로 마스크막 패턴이 형성된다. 이때, 상기 포토레지스트 패턴은 상기 스페이서 및 상기 마스크막 패턴의 소정영역을 덮는다. 또한, 상기 포토레지스트 패턴은 상기 제 1 영역의 상기 스페이서 및 상기 제 2 영역의 상기 마스크막 패턴을 함께 덮는 연결부를 구비하는 것이 바람직하다. 상기 제 2 영역에 반도체 장치의 회로 패턴을 형성하기 위해, 상기 하부막은 상기 주변회로 마스크막 패턴을 식각 마스크로 사용하여 식각될 수 있다. 이때, 상기 식각 공정은 상기 하부막 패턴을 형성하는 단계와 함께 실시되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5a 내지 도 13a 및 도 5b 내지 도 13b는 본 발명의 바람직한 실시예에 따른 게이트 패턴 형성 방법을 나타내는 평면도들 및 공정 단면도들이다. 이때, 도 5b 내지 도 13b는 각각 도 5a 내지 도 13a에 도시된 I-I'을 따라 보여지는 단면을 나타낸다.
도 5a 및 도 5b를 참조하면, 반도체 기판(100) 상에 게이트 절연막(110), 게이트 도전막(140) 및 마스크막(150)을 차례로 형성한다. 이후, 상기 마스크막(150) 상에, 제 1 영역 및 제 2 영역을 정의하는 제 1 포토레지스트 패턴(160)을 형성한다.
바람직하게는, 상기 게이트 절연막(110)을 형성하기 전에 상기 반도체기판(100)에 활성영역을 한정하는 소자분리막(도시하지 않음)을 더 형성한다. 상기 소자분리막은 일반적인 트렌치 기술을 사용하여 형성하는 것이 바람직하다. 또한, 상기 게이트 절연막(110)은 상기 활성영역을 열산화시킴으로써 형성되는 실리콘 산화막인 것이 바람직하다.
상기 게이트 도전막(140)은, 도시한 것처럼, 하부 도전막(120) 및 상부 도전막(130)이 차례로 적층된 다층막일 수 있다. 게이트 패턴 형성을 위한 본 실시예에 따르면, 상기 상부 도전막(130) 및 하부 도전막(120)은 각각 실리사이드막 및 다결정 실리콘막인 것이 바람직하다. 또한, 상기 마스크막(150)은 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막중에서 선택된 적어도 한가지이되, 바람직하게는 실리콘 질화막으로 형성한다.
상기 제 1 포토레지스트 패턴(160)은 상기 제 2 영역을 덮으면서, 상기 제 1 영역의 상기 마스크막(150)을 노출시킨다. 본 발명의 실시예에 따르면, 상기 노출되는 제 1 영역은 셀 어레이 영역이고 상기 제 2 영역은 주변회로 영역인 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 제 1 포토레지스트 패턴(160)을 식각 마스크로 사용하여 상기 노출된 마스크막(150)을 식각함으로써, 상기 제 1 영역의 상기 상부 도전막(130)이 노출시키는 마스크막 패턴(155)을 형성한다. 이때, 상기 마스크막 패턴(155)은 상기 제 2 영역에서 상기 상부 도전막(130)을 덮는다. 이후, 상기 제 1 포토레지스트 패턴(160)을 제거하여, 상기 제 2 영역의 상기 마스크막 패턴(155)을 노출시킨다.
상기 마스크막 패턴(155) 형성을 위한 식각 공정은 상기 상부 도전막(130)에대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 또한, 상기 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직한데, 등방성 식각의 방법이 사용될 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 제 1 포토레지스트 패턴(160)을 제거한 결과물 전면에 희생막(170)을 형성한 후, 상기 마스크막 패턴(155)의 상부면이 노출될 때까지 상기 희생막(170)을 평탄화 식각한다. 이에 따라, 상기 희생막(170)은 상기 제 1 영역의 상기 상부 도전막(130)을 덮는다.
이때, 상기 희생막(170)은 상기 상부 도전막(130) 및 상기 마스크막 패턴(155)에 대해 식각 선택성을 갖는 물질로 형성한다. 앞서 설명한 것처럼, 상기 마스크막 패턴(155)을 실리콘 질화막으로 형성할 경우, 상기 희생막(170)은 실리콘 산화막으로 형성하는 것이 바람직하다. 상기 평탄화 식각은 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다.
도 8a 및 도 8b를 참조하면, 상기 희생막(170) 상에, 상기 제 2 영역의 전면을 덮되 상기 제 1 영역을 가로지르는 바(bar) 패턴(180')을 포함하는 제 2 포토레지스트 패턴(180)을 형성한다.
상기 바 패턴(180')들의 폭 및 간격을 각각 a 및 b이라고 할 때, 상기 바 패턴들(180') 사이의 간격(b)은 상기 바 패턴들의 폭(a)보다 넓도록 형성한다(즉, b>a). 본 발명에 따른 게이트 패턴들을 등간격으로 형성할 경우, 상기 간격(b)과 폭(a)의 길이차의 절반((b-a)/2)은 상기 게이트 패턴의 선폭을 정의한다. 따라서,상기 게이트 패턴의 형성하고자 하는 선폭을 고려하여 상기 바 패턴(180')들의 폭(a)과 간격(b)을 정한다. 이때, 상기 바 패턴(180')들의 길이(l)는 (점선으로 도시된) 상기 제 1 영역과 같거나 긴것이 바람직한데, 짧을 수도 있다.
도 9a 및 도 9b를 참조하면, 상기 제 2 포토레지스트 패턴(180)을 식각 마스크로 사용하여 상기 노출된 희생막(170)을 식각함으로써, 상기 제 1 영역에서 상기 상부 도전막(130)의 상부면을 노출시키는 희생막 패턴(175)을 형성한다. 이때, 상기 희생막 패턴(175) 및 상기 마스크막 패턴(155)의 측벽들은 상기 상부 도전막(130)의 상부면을 노출시키는 개구부를 정의한다. 상기 희생막 패턴(175)을 형성한 후, 상기 제 2 포토레지스트 패턴(180)을 제거하여 제 2 영역의 상기 마스크막 패턴(155) 및 상기 제 1 영역의 상기 희생막 패턴(175)을 노출시킨다.
이때, 상기 희생막 패턴(175) 형성을 위한 식각 공정은 상기 상부 도전막(130)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 이방성 식각의 방법으로 실시하는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 상기 제 2 포토레지스트 패턴(180)을 제거한 후, 상기 희생막 패턴(175)의 측벽에 상기 상부 도전막(130)을 노출시키는 스페이서(190)를 형성한다. 이때, 상기 스페이서(190)는 상기 개구부의 측벽을 둘러싸는 폐곡선(closed curve)을 형성한다. 상기 스페이서(190)가 폐곡선을 구성하는 것은 상기 스페이서(190)를 형성한 후의 결과물을 나타내는 사시도(도 14)에서 명확히 도시되고 있다.
상기 스페이서(190)를 형성하는 공정은 상기 희생막 패턴(175)을 포함하는반도체기판 전면에 스페이서 절연막을 콘포말하게 형성한 후, 상기 스페이서 절연막을 이방성 식각하여 상기 상부 도전막(130)의 상부면을 노출시키는 단계를 포함한다. 이때, 상기 희생막 패턴(175)을 선택적으로 제거할 수 있도록, 상기 스페이서(190)는 상기 희생막 패턴(175)에 대해 식각 선택성을 갖는 물질로 형성한다. 또한, 상기 스페이서(190)는 상기 마스크막 패턴(155)에 대해 식각 선택성을 갖지 않는 물질인 것이 바람직하다. 이를 위해, 상기 희생막 패턴(175)을 실리콘 산화막으로 형성하는 경우, 상기 스페이서(190)는 실리콘 질화막으로 형성하는 것이 바람직하다.
본 발명에 따른 게이트 패턴의 선폭은 상기 스페이서(190)의 폭에 의해 결정된다. 따라서, 상기 게이트 패턴을 미세하게 형성하기 위해서는, 상기 스페이서(190)의 폭을 결정하는 상기 스페이서 절연막을 얇게 형성하는 것이 바람직하다. 또한, 상기 게이트 패턴들의 선폭 편차를 최소화하기 위해, 상기 스페이서 절연막은 그 두께는 정밀하게 조절할 수 있는 방법을 사용하여 형성하는 것이 바람직하다. 이를 위해, 상기 스페이서 절연막은 원자층 증착(atomic layer deposition, ALD) 기술로 형성하는 것이 바람직한데, 통상적인 화학기상 증착 기술을 사용하여 형성할 수도 있다. 상기 원자층 증착 기술은 상기 스페이서 절연막의 두께를 수 내지 수십Å의 범위까지 정확하게 조절할 수 있다. 따라서, 상기 스페이서(190)를 식각 마스크로 사용하는 본 발명의 방법은 포토레지스트 패턴을 식각 마스크로 사용하는 통상적인 패터닝 방법보다 훨씬 미세한 패턴을 형성할 수 있다.
종래 기술에서 설명한 것처럼, 상기 스페이서(190)는 상기 개구부의 측벽 둘레에서 폐곡선을 이룬다. 게이트 패턴 형성 공정에 상기 스페이서(190)를 식각 마스크로 사용하는 장점을 극대화하기 위해서는, 상기 스페이서(190)가 열린선(open line) 모양을 갖도록 그 일부분을 제거하는 것이 바람직하다. 본 발명의 실시예에 따르면, 상기 폐곡선을 구성하는 상기 스페이서(190)의 단축 방향(500)을 제거하는 단계를 더 실시하는 것이 바람직하다.
도 11a 및 도 11b를 참조하면, 상기 스페이서(190)를 열린선(open line) 모양으로 만들기 위한 식각 마스크로서, 상기 스페이서(190)를 포함하는 반도체기판 상에 제 3 포토레지스트 패턴(200)을 형성한다. 이때, 상기 제 3 포토레지스트 패턴(200)은 셀 영역 및 주변회로 영역에 형성되는 게이트 패턴들을 정의하는 역할과, 주변회로 영역에 저항 및 커패시터 등의 주변회로 소자들(peripheral devices)을 정의하는 역할을 동시에 수행한다. 따라서, 상기 제 3 포토레지스트 패턴(200)은 상기 단축 방향(500)의 스페이서(190) 및 상기 제 2 영역의 소정영역에서 상기 마스크막 패턴(155)을 노출시킨다. 상기 노출된 부분들은 후속 공정에서 식각된다. 이에 따라, 상기 주변회로 소자들은 상기 제 2 영역의 상기 제 3 포토레지스트 패턴(200)의 하부에 형성된다.
이에 더하여, 상기 제 3 포토레지스트 패턴(200)은 상기 스페이서(190) 및 상기 마스크막 패턴(155)을 함께 덮는 연결부(200')를 구비한다. 일반적으로, 게이트 패턴 형성을 위한 상기 스페이서(190)는 상기 게이트 패턴에 전기적으로 연결되기 위한 게이트 콘택이 형성되기에는 좁은 선폭을 갖는다. 상기 연결부(200')는 상기 게이트 콘택이 형성될 영역을 확보하는 역할을 한다. 즉, 상기 연결부(200')에의해, 셀 트랜지스터가 형성될 제 1 영역의 상기 스페이서(190)는 상기 게이트 콘택이 형성될 제 2 영역의 상기 마스크막 패턴(155)과 연결된다.
도 12a 및 도 12b를 참조하면, 상기 제 3 포토레지스트 패턴(200)을 식각 마스크로 사용하여, 노출된 상기 스페이서(190) 및 상기 마스크막 패턴(155)을 식각한다. 이때, 상기 식각 공정은 상기 상부 도전막(130)에 대해 식각 선택성을 갖는 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 상부 도전막(130)을 노출시키는 스페이서 패턴(195) 및 주변회로 마스크 패턴(157)이 각각 상기 제 1 및 제 2 영역에 형성된다. 상기 식각 공정에 의해, 상기 스페이서 패턴(195)은 열린선(open line)의 모양을 갖는다. 상기 주변회로 마스크 패턴(157)은 주변회로 소자들을 형성하기 위한 식각 마스크로서 사용된다. 이에 더하여, 상기 제 3 포토레지스트 패턴(200)의 연결부(200')의 하부에는 상기 스페이서 패턴(195) 및 상기 주변회로 마스크 패턴(157)이 연결되는, 게이트 패턴 형성을 위한 식각 마스크가 형성된다. 이후, 상기 제 3 포토레지스트 패턴(200)을 제거한다.
도 13a 및 도 13b를 참조하면, 상기 제 3 포토레지스트 패턴(200)을 제거한 후, 상기 희생막 패턴(175)을 제거한다. 상기 희생막 패턴(175)을 제거하는 단계는 상기 상부 도전막(130), 상기 스페이서 패턴(195) 및 상기 주변회로 마스크 패턴(157)에 대해 식각 선택성을 갖는 식각 레서피를 사용한다. 또한, 이 단계는 등방성 식각의 방법으로 실시되는 것이 바람직한데, 이방성 식각의 방법이 사용될 수도 있다. 이때, 상기 희생막 패턴(175)을 습식 식각의 방법으로 제거할 경우, 식각액의 표면 장력에 의해 상기 스페이서 패턴(195) 및 주변회로 마스크 패턴(157)이 쓰러지는 문제가 발생할 수도 있다. 이러한 문제를 예방하기 위해, 상기 희생막 패턴(175)을 제거하는 단계는 상기 스페이서(190)를 형성한 후, 즉 상기 제 3 포토레지스트 패턴(200)을 제거하기 전에, 실시할 수도 있다.
상기 희생막 패턴(175)을 제거한 후, 상기 스페이서 패턴(195) 및 상기 주변회로 마스크 패턴(157)을 식각 마스크로 사용하여, 상기 게이트 도전막(140) 및 상기 게이트 절연막(110)을 차례로 패터닝한다. 이때, 상기 패터닝 공정은 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 이방성 식각의 방법으로 실시하는 것이 바람직하다. 이에 따라, 상기 반도체기판(100)과 상기 식각 마스크들(157, 195) 사이에는 차례로 적층된 게이트 절연막 패턴(115), 하부 도전막 패턴(125) 및 상부 도전막 패턴(135)이 형성된다. 이때, 상기 하부 및 상부 도전막 패턴(125, 135)은 게이트 도전막 패턴(145)을 구성한다.
한편, 당업자에게 있어서, 위에서 설명된 본 발명에 따른 게이트 패턴 형성 방법은 배선을 형성하기 위한 공정에 적용할 수 있음은 자명하다. 또한, 위에서 설명된 패턴 형성 방법은 상기 소자분리막 형성 공정에도 적용할 수 있다. 상기 소자분리막 형성 공정에 적용할 경우, 본 발명의 방법에 따라 형성된 상기 스페이서 패턴(195)을 트렌치 형성을 위한 식각 마스크로 사용하는 것이 바람직하다. 이 경우, 상기 하부 도전막(120) 및 상부 도전막(130)을 대신하여, 통상적인 트렌치 형성 공정에서 사용되는 패드산화막을 형성하는 것이 바람직하다.
본 발명에 따르면, 폐곡선을 이루는 스페이서를 식각하여 열린선을 이루는스페이서 패턴을 형성한 후, 이 스페이서 패턴을 식각 마스크로 사용한다. 이에 따라, 반도체 장치에 사용되는 물질막 패턴들을 미세하게 형성할 수 있다. 그 결과, 고집적화된 반도체 장치를 효율적으로 제조할 수 있다.

Claims (22)

  1. 반도체기판 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서의 소정 영역을 제거함으로써, 열린선(open line)을 구성하는 스페이서 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 희생막 패턴을 형성하기 전에, 상기 반도체기판 상에 하부막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부막은 게이트 패턴 또는 배선 형성을 위한, 도전막인 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 상기 희생막 패턴의 측벽에 배치되어 폐곡선(closed curve)을 이루도록 형성되는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 상기 희생막 패턴에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 희생막 패턴을 포함하는 반도체기판 전면에 스페이서막을 콘포말하게 형성하는 단계; 및
    상기 스페이서막을 이방성 식각하여 상기 희생막 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 스페이서막을 형성하는 단계는 원자층 증착 방법 또는 화학기상 증착 방법으로 실시하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 스페이서를 포함하는 반도체기판 상부에, 상기 스페이서의 소정 부분을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 스페이서를이방성 식각하는 단계를 포함하는 반도체 장치의 미세 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 스페이서 패턴을 형성한 후,
    상기 스페이서 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 희생막 패턴을 제거하는 단계; 및
    상기 스페이서 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 상기 반도체기판에 트렌치를 형성하는 단계를 더 포함하는 반도체 장치의 미세 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 스페이서 패턴을 형성한 후,
    상기 스페이서 패턴 및 상기 하부막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 희생막 패턴을 제거하는 단계; 및
    상기 스페이서 패턴을 식각 마스크로 사용하여 상기 하부막을 패터닝하는 단계를 더 포함하는 반도체 장치의 미세 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 희생막 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  12. 제 1 항에 있어서,
    상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  13. 제 1 영역 및 제 2 영역을 구비하는 반도체기판 상에 미세 패턴을 형성하는 방법에 있어서,
    상기 반도체기판 상에 하부막을 형성하는 단계;
    상기 하부막 상에서, 상기 제 1 및 제 2 영역을 각각 덮는 희생막 및 마스크막 패턴을 형성하는 단계;
    상기 희생막을 패터닝하여, 상기 제 1 영역의 상기 하부막을 노출시키는 개구부를 갖는 희생막 패턴을 형성하는 단계;
    상기 개구부의 측벽을 둘러싸는 스페이서를 형성하는 단계;
    상기 스페이서의 소정 영역을 제거함으로써, 열린선을 구성하는 스페이서 패턴을 형성하는 단계; 및
    상기 스페이서 패턴을 식각 마스크로 사용하여 상기 하부막을 패터닝함으로써, 하부막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  14. 제 13 항에 있어서,
    상기 희생막은 상기 마스크막 패턴 및 상기 스페이서에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  15. 제 13 항에 있어서,
    상기 마스크막 패턴 및 상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  16. 제 13 항에 있어서,
    상기 희생막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  17. 제 13 항에 있어서,
    상기 마스크막 패턴 및 상기 희생막을 형성하는 단계는
    상기 하부막 상에, 상기 제 1 영역의 상기 하부막을 노출시키는 개구부를 갖는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 포함하는 반도체기판 전면에, 희생막을 형성하는 단계; 및
    상기 희생막을 평탄화 식각하여, 상기 마스크막 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  18. 제 17항에 있어서,
    상기 평탄화 식각은 화학 기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  19. 제 13 항에 있어서,
    상기 스페이서를 형성하는 단계는
    상기 희생막 패턴을 포함하는 반도체기판 전면에, 스페이서막을 콘포말하게 형성하는 단계; 및
    상기 스페이서막을 이방성 식각하여, 상기 희생막 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  20. 제 13 항에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    소정 영역에서 상기 스페이서 및 상기 마스크막 패턴을 노출시키면서, 이들을 덮는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 스페이서 및 상기 마스크막 패턴을 식각함으로써, 스페이서 패턴 및 주변회로 마스크막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  21. 제 20 항에 있어서,
    상기 포토레지스트 패턴은 상기 제 1 영역의 상기 스페이서 및 상기 제 2 영역의 상기 마스크막 패턴을 함께 덮는 연결부를 구비하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
  22. 제 20 항에 있어서,
    상기 하부막 패턴을 형성하는 단계는 상기 주변회로 마스크막 패턴을 식각 마스크로 사용하여 상기 하부막을 식각함으로써, 상기 제 2 영역에 반도체 장치의 회로 패턴을 함께 형성하는 것을 특징으로 하는 반도체 장치의 미세 패턴 형성 방법.
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