CN106373880B - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其形成方法。其中，该半导体元件包含一掩模层以及多个间隙壁。该掩模层设置在一目标层上且具有一第一材质及一第二材质。该间隙壁是设置在该掩模层上，其中该间隙壁的一第一部分是设置在该第一材料上，且该间隙壁的一第二部分是设置在该第二材料上。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种半导体元件及其形成方法，尤其是涉及一种利用侧壁图案转移技术形成的半导体元件及其形成方法。
背景技术
随着半导体元件尺寸持续地缩小与元件堆叠密度的增加，使得光刻制作工艺接近物理极限，导致设计、制作工艺开发和光掩模的成本急遽上升，许多传统的制作工艺方法已无法满足需求。在目前的次光学光刻特征尺度(sub-lithography feature)的制作工艺世代，一般是通过浸润式(immersion)光刻制作工艺配合氟化氩激光机台来进一步获得较高的临界尺寸或分辨率。此外，近期业界也同时致力发展间隙壁自对准双图案法(spacerself-aligned double-patterning,SADP)，也就是侧壁图案转移(sidewall imagetransfer,SIT)技术，利用此方式以形成所需的微型化元件。
一般来说，侧壁图案转移技术的实施方式通常是先于基底上形成多个牺牲图案，且该些牺牲图案的尺度是大于或等于光学光刻的最小曝光极限。接着利用沉积及蚀刻制作工艺，在牺牲图案的侧壁形成间隙壁。由于间隙壁的尺度小于光学光刻的曝光极限，因此可利用间隙壁作为蚀刻基底的掩模，进一步将间隙壁的图案转移至基底内。然而，当半导体元件的尺寸逐渐缩小时，其中各部分的区域的电性及物理要求也日趋严苛；例如，导线及晶体管结构的尺寸、形状以及彼此的间距等，如何达到所需的规格要求以及克服各物理极限形成此些结构并达成此些条件已为现今半导体产业的重要议题。
发明内容
本发明的一目的在于提供一种半导体元件及其形成方法，其具有提高元件临界尺寸的效果。
为达上述目的，本发明的一实施例提供一种半导体元件，其包含一掩模层以及多个间隙壁。该掩模层设置在一目标层上且具有一第一材质及一第二材质。该间隙壁是设置在该掩模层上，其中该间隙壁的一第一部分是设置在该第一材料上，且该间隙壁的一第二部分是设置在该第二材料上。
为达上述目的，本发明的另一实施例提供一种形成半导体元件的方法，其包含以下步骤。首先，在一目标层上形成一第一图案。接着，在该目标层上形成多个第二图案，其中至少一该第二图案横跨该第一图案。之后，形成多个间隙壁，该间隙壁环绕该些第二图案，且未在该第一图案上。然后，进行一移除步骤，通过该间隙壁及该第一图案为掩模移除一部分的该目标层。
本发明的半导体元件及其形成方法，主要是利用阻挡图案置换一部分的掩模层，再于该阻挡图案上形成牺牲图案及间隙壁，由此来阻挡该间隙壁的部分图案，使后续形成的半导体元件可具有特定布局图案。该阻挡图案因是形成于该间隙壁的下方，其临界尺寸可被更有效的控制，大体上可形成尺寸介于20纳米至60纳米的阻挡图案。
附图说明
图1至图4为本发明第一实施例中半导体元件的形成方法的步骤剖面示意图；
图5至图13为本发明第二实施例中半导体元件的形成方法的步骤示意图，其中图5、图8及图13为半导体元件形成阶段的上视图，图6及图9则分别为图5及图8沿剖面线A-A’的剖面示意图；
图14为本发明第三实施例中半导体元件的形成方法的步骤剖面示意图。
主要元件符号说明
100 基底
110 蚀刻停止层
120 导电层
140 目标层
160 掩模层
160a 掩模单元
161 氧化硅层
162 金属氮化物层
163 氧化硅层
164 开口
180、182 牺牲图案
200、202 间隙壁
220、222、224 阻挡图案
240 开口
260 鳍状结构
262 鳍状结构
264 鳍状结构
400 牺牲层
401 含硅硬掩模层
402 有机介电层
L 长度
P 间距
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图4，所绘示者为本发明第一实施例中半导体元件的形成方法的步骤示意图。首先，提供一基底100。基底100可包含一介电材料层，例如是一介电层(dielectriclayer)，如图1所示。在一实施例中，该介电层还可选择具有一多层结构，例如是由氧化硅(silicon oxide,SiO)、氮氧化硅(silicon oxynitride,SiNO)、碳氮化硅(siliconcarbonitride,SiCN)等低介电常数材料(介电常数值小于3.9)层组成所组成的复合结构，但不以此为限。在另一实施例中，基底100也可选择包含一半导体材料，例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator,SOI)基底，或是包含非半导体材质，例如是玻璃基底(glass substrate)，并另包含其他形成于其上或其内的半导体元件。举例来说，在形成有硅基底的实施例(未绘示)中，可选择于该硅基底上形成至少一金属氧化物半导体晶体管等(未绘示)的元件，或者是选择在该硅基底上形成至少一介电材料层(未绘示)，且该介电材料层内形成有至少一金属氧化物半导体晶体管等(未绘示)的元件，但不以此为限。
基底100中形成有至少一导电层120，导电层120可以是各式导电单元或金属接点(metal contact)，例如为接触插塞(contact plug)、介层插塞(via plug)或导线(wiring)等，如图1所示。然而，本发明的导电层120并不以前述样态为限，在基底100为硅基底或其他半导体材料的实施例(未绘示)中，该导电层也可选择是形成在该硅基底上的一栅极(未绘示)，或者是形成在该硅基底内的漏极、源极(未绘示)等。
随后，进一步在基底100上依序形成一目标层140、一掩模层160及至少一牺牲图案180。在一实施例中，目标层140可以是一层间介电层，例如包含氧化硅、氮氧化硅或碳氮化硅等低介电常数材料(介电常数值小于3.9)，但不以此为限。在另一实施例中，目标层140也可选择包含其他合适的材质，例如是半导体材质、导电材质或其他非导电层料等。掩模层160优选是具有一多层结构，例如是由一氧化硅层161、一金属氮化物层162及一氧化硅层163所组合的复合结构，如图1所示，但不以此为限。在另一实施例中，也可选择省略掩模层160，而直接将牺牲图案(未绘示)形成在目标层140上。
在本实施例中，牺牲图案180的制作工艺例如可整合一般现有的半导体制作工艺，例如可进行一标准光刻暨蚀刻(photolithographic etching pattern,PEP)或多重曝光(multi patterning)等制作工艺，以在掩模层160上形成多个牺牲图案180。其中，牺牲图案180的材质可包含多晶硅(polysilicon)，或是其他与下方掩模层160具蚀刻选择比的合适材料，如氧化硅、氮化硅等。然而，本领域的通常知识者应了解，牺牲图案180的材质及其形成方式并不限于前述，也可能包含其他本领域者所熟知的步骤或材质，于此不再赘述。此外，在一实施例中，在形成目标层140之前，还可先在基底100上选择性地形成具有单层结构或多层结构的蚀刻停止层110，如图1所示。
然后，形成环绕牺牲图案180的一间隙壁200，如图2所示。具体来说，间隙壁200的形成方式例如是先全面性地在基底100上形成一侧壁材料层(未绘示)，覆盖各牺牲图案180，并且进行一回蚀刻制作工艺，完全移除位于牺牲图案180顶表面上的该侧壁材料层，以形成紧邻且环绕牺牲图案180的间隙壁200。在一实施例中，间隙壁200优选是包含二氧化钛(TiO2)，或是其他与牺牲图案180与掩模层160具蚀刻选择比的材料，例如是钨(tungsten,W)、氮化钽(TaN)、氮化钛(TiN)等，但不以此为限。
接着，完全移除牺牲图案180，并在掩模层160上形成横跨且覆盖至少一间隙壁200的一阻挡图案220。详细来说，在形成阻挡图案220之前，可先在掩模层160上形成一牺牲层400。其中，牺牲层400优选是包含填洞能力优选的材质，例如是抗反射(anti-reflectivecoating,ARC)材质、多晶硅或氧化物层等，并且与掩模层160具蚀刻选择比，以完全覆盖掩模层160及其上的间隙壁200。在本优选实施例中，牺牲层400可选择包含一复合膜层，如图3所示，其是依序包含有一含硅硬掩模(silicon-containing hard mask,SHB)层401以及一有机介电层(organic dielectric layer,ODL)402所构成的，其中有机介电层402例如是由波长365纳米(nm)的I-line光致抗蚀剂材料或酚醛树脂(novolac resin)所构成，但不以此为限。
然后，同时以各间隙壁200及阻挡图案220为掩模，进行一蚀刻制作工艺，例如是干蚀刻、湿蚀刻或者是依序进行干蚀刻及湿蚀刻，以将未被阻挡图案220所覆盖的间隙壁200的图案转移至下方的掩模层160。本实施例是选择先将部分间隙壁200的图案转移至部分的掩模层160中，例如仅仅是转移至氧化硅层163及金属氮化物层162，但不以此为限。在其他实施例中(未绘示)，也可选择将部分间隙壁200的图案转移至整个掩模层160。然而，需特别说明的是，因部分的间隙壁200是被阻挡图案220遮蔽，是以，仅有未被阻挡图案220遮蔽的部分的间隙壁200图案会被转移至掩模层160中，如图4所示。
后续，即可在完全移除阻挡图案220、剩余的牺牲层400及剩余的间隙壁200之后，继续将掩模层160的图案转移至下方的目标层140，形成连接下方金属层120的至少一开口(未绘示)。值得特别说明的是，在前述制作工艺中，因已利用阻挡图案220遮蔽至少一部分的间隙壁200图案，因此，后续形成的该开口可因此而被分隔成两部分，或者是仅形成在特定的区域。由此，在后续制作工艺中，可于该开口内选择性地进行金属硅化物(silicidation)制作工艺、插塞制作工艺等半导体元件的制作工艺等，形成直接电连接导电层120的半导体元件(未绘示)，例如是接触插塞、导线、晶体管等，进而形成具有特定布局的半导体元件。
由此，即完成本发明第一实施例的半导体元件。需注意的是，本实施例的牺牲图案、间隙壁及阻挡图案的尺寸比例并不限于图1至图4内所绘示，而可视实际制作工艺进一步调整。本发明第一实施例中的形成方法是利用阻挡图案遮蔽部分间隙壁，由此来阻挡该间隙壁的部分图案，使后续形成的半导体元件可具有特定布局图案。然而，由于该阻挡图案的临界尺寸会受到光刻暨蚀刻制作工艺的限制，例如是产生光学接近效应(opticalproximity effect)，当半导体制作工艺的线宽微小化达一定程度时，该阻挡图案已无法符合实际制作工艺的需求。因此，在某些情况下，该阻挡图案的尺寸无法有效控制，而可能发生阻挡图案位置偏移或错位的问题，而破坏预期的元件布局，甚至影响半导体元件的元件效能。
因此，下文将进一步针对本发明半导体元件及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件系以相同的标号进行标示，以利于各实施例间互相对照。
请参照图5至图13所示，其绘示本发明第二实施例中形成半导体元件的方法的步骤示意图，其中，图5、图8及图13为半导体元件形成阶段的上视图，图6及图9则分别为图5及图8沿剖面线A-A’的剖面示意图。本实施例的半导体元件的形成方法大体上和前述第一实施例相同，是依序在基底100上形成蚀刻停止层110、目标层140、掩模层160及至少一牺牲图案182，且基底100形成有至少一导电层120，其也可以是如前所述的任何导电单元或金属接点等。并且，本领域者应可清楚理解，在本实施例中蚀刻停止层110、导电层120、目标层140、掩模层160及牺牲图案等的具体形成方式及详细材质大体上与前述第一实施例相同，或者应为本领域者所熟知，于此不再赘述。
本实施例与前述第一实施例的差异处在于形成牺牲图案182之前，先选择在基底100上形成一阻挡图案222。具体来说，本实施例是将掩模层160的至少一部分置换为阻挡图案222。其中，阻挡图案222的形成方法可包含先移除一部分的掩模层160，例如是移除一部分的氧化硅层163，以在掩模层160内形成一开口164，如图5及图6所示。接着，在开口164内形成阻挡图案222，并使得阻挡图案222可与掩模层160(氧化硅层163)齐平，如图7所示。在一实施例中，阻挡图案222例如是包含与氧化硅层163具蚀刻选择比的材质，优选是包含钨或是相同于金属氮化物层162的材质，如氮化钽或氮化钛等。具体来说，阻挡图案222的形成方式包含先全面性于氧化硅层163上形成一阻挡材料层(未绘示)，以填满开口164，而后再进行一平坦化制作工艺，例如是一化学机械抛光(chemical mechanical polish,CMP)制作工艺、回蚀刻(etching back)制作工艺或两者的组合，使该阻挡材料层与氧化硅层163齐平，形成阻挡图案222，但不以此为限。在另一实施例中，也可以利用选择性沉积制作工艺或氧化制作工艺等其他方式来于开口164内形成阻挡图案222，其可端视开口164所曝露的材料，例如是金属氮化物层162特性的不同而定。
然后，即如前述第一实施例的图1至图2所述，进行至少一次间隙壁自对准双图案法(SADP)技术，也就是侧壁图案转移(SIT)技术，首先依序在掩模层160上形成多个平行的牺牲图案182，以及环绕各牺牲图案182的间隙壁202，如图8及图9所示。需注意的是，各牺牲图案182以及环绕各牺牲图案182的各间隙壁202系横跨于掩模层160与阻挡图案222之上，并且在垂直于基底100的一投影方向上，阻挡图案222优选是重叠至少一牺牲图案182以及环绕该牺牲图案182的间隙壁202。此外，在一实施例中，阻挡图案222可具有大于牺牲图案182间距P的一长度L，如图8所示。
后续则可如图10所示，完全移除牺牲图案182，并同时以各间隙壁202及下方的阻挡图案222为掩模，进行一蚀刻制作工艺，例如是干蚀刻、湿蚀刻或者是依序进行干蚀刻及湿蚀刻，以将各间隙壁202与阻挡图案222的图案转移至下方的掩模层160。本实施例同样是选择先将间隙壁202的该图案转移至部分的掩模层160，例如是氧化硅层163及金属氮化物层162，但不以此为限。值得特别说明的是，因有一部分的掩模层160(特别是指氧化硅层163)已被阻挡图案222置换，是以在转移间隙壁202图案时，由于蚀刻选择比的不同而仅能略蚀刻其下方的阻挡图案222，如图11所示。也就是说，当进行该蚀刻制作工艺时，暴露出的氧化硅层163及金属氮化物层162会被完全移除，但暴露出的阻挡图案222仅会部分移除，而被蚀刻成如图11所示的城垛状。同时，位于阻挡图案222下方的金属氮化物层162会受到阻挡图案222遮蔽而完全不会被移除，因此，位于阻挡图案222上方的间隙壁202图案完全无法被转移到阻挡图案222下方的金属氮化物层162。也就是说，仅有部分的掩模层160被成功地图案化。
而后，即可选择完全移除间隙壁202或者保留间隙壁202，并利用图案化的掩模层160为掩模，进行另一蚀刻制作工艺，其同样可以是干蚀刻、湿蚀刻或者是依序进行干蚀刻及湿蚀刻，以在下方的目标层140中形成连接下方金属层120的至少一开口240，同时定义出至少一鳍状结构260，如图12所示。需说明的是，在完全移除间隙壁202再进行该蚀刻制作工艺的实施例中，还可在移除间隙壁202时选择性地一并移除部分的掩模层160(例如是氧化硅层163)，如图12所示。
此外，值得特别说明的是，本实施例是利用阻挡图案222遮蔽至少一部分的间隙壁202图案，而可利用间隙壁202图案定义出相互间隔且平行排列的开口240，如图13所示。并且，有一部分的开口240因受到阻挡图案222遮蔽的影响，而被分隔成两部分。在此情况下，形成于开口240之间的鳍状结构260则有一部分会彼此连接，如图13所示。也就是说，位于阻挡图案222下方的鳍状结构264可横跨位于图案化的掩模层160下方的鳍状结构262，形成彼此交错排列的鳍状结构262、264。
此外，另需特别注意的是，在移除残留间隙壁202及掩模层160时，同样由于蚀刻选择比的不同而无法完全移除阻挡图案222，因此，仍有部分的阻挡图案222被保留在鳍状结构264的上方，如图12所示，使得鳍状结构264的上方可残留有较厚的膜层。详细来说，鳍状结构262的上方仅留有图案化的部分掩模层160(即金属氮化物层162及氧化硅层161)，且掩模层160因受到图案化的影响而被蚀刻成多个掩模单元160a，分别位于各鳍状结构262的上方。另一方面，鳍状结构264上方因仍残留有剩余的阻挡图案222及掩模层160(即金属氮化物层162及氧化硅层161)，因此，相对于鳍状结构262的上方残留的掩模单元160a，具有相对较厚的膜层。
最后，可选择先进行一清洗制作工艺，例如以氩气(Ar)对目标层140，亦即层间介电层，的开口240的表面进行清洗，再于各开口240内选择性地进行金属硅化物(silicidation)制作工艺、插塞制作工艺等，形成直接电连接导电层120的接触插塞、导线(未绘示)，或是进行其他半导体元件的制作工艺。值得一提的是，在其他实施态样，例如是目标层140包含半导体材质的一实施例中，可选择在后续制作工艺中形成横跨鳍状结构262、264的双栅极(due-gate)晶体管元件的结构(未绘示)，且该双栅极晶体管元件的结构是横跨在不同厚度的膜层上，但不以此为限。
由此，即完成本发明第二实施例的半导体元件。本发明第二实施例中的形成方法是利用阻挡图案置换一部分的掩模层，再于其上形成牺牲图案及间隙壁，由此来阻挡该间隙壁的部分图案，使后续形成的半导体元件可具有特定布局图案。本实施例的阻挡图案因是形成于间隙壁的下方，并且是由开口图案定义，其临界尺寸可被较有效地控制，大体上可形成尺寸介于20纳米至60纳米的开口，以作为该阻挡图案。依据上述的实施例，本发明有利于形成临界尺寸较小的阻挡图案，使后续形成的半导体元件可具有更精准的布局图案。
请参照图14所示，其绘示本发明第三实施例中形成半导体元件的方法的步骤示意图。本实施例的半导体元件的形成方法大体上和前述第二实施例的图5至图10相同，其差异处仅在于，除了先在开口164中形成阻挡图案222之外，在移除牺牲图案182之后，还可进一步在掩模层160上形成一阻挡图案224，例如是横跨且覆盖至少一间隙壁202的阻挡图案224，如图14所示。并且，在一优选实施例中，阻挡图案224在一投影方向上不会重叠阻挡图案222。由此，在后续的蚀刻制作工艺中，则可选择同时以阻挡图案224、间隙壁202及阻挡图案222为掩模，进行该蚀刻制作工艺(未绘示)。需说明的是，阻挡图案224因是通过光刻蚀刻制作工艺而形成于掩模层160及间隙壁202的上方，因此，相较于阻挡图案222具有较大的临界尺寸，例如是约大于60纳米，优选是介于60纳米至90纳米之间，但不以此为限。
由此，即完成本发明第三实施例的半导体元件。本发明第三实施例中的形成方法是分别于间隙壁下方及间隙壁上方分别形成尺寸范围不同的阻挡图案，使后续形成的半导体元件可具有特定布局图案。依据上述的实施例，本发明有利于形成临界尺寸范围变化较大的阻挡图案，使后续形成的半导体元件可具有更精准的布局图案。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (13)

1.一种形成半导体元件的方法，其特征在于，包含以下步骤：
在一目标层上形成一第一图案；
在该目标层上形成多个第二图案，其中该第二图案的至少一个是横跨该第一图案；
形成多个间隙壁，该间隙壁环绕该第二图案，且位于该第一图案上；以及
进行一移除步骤，通过该间隙壁及该第一图案为掩模移除一部分的该目标层，
其中，在一目标层上形成一第一图案包含：在该目标层上形成一掩模层；以及将该掩模层的一部分置换为该第一图案；
其中，该第一图案与该掩模层齐平；
其中，该第一图案具有与该掩模层不同的蚀刻选择比；以及
其中，该间隙壁的一部分设置在该第一图案上，且该间隙壁的另一部分设置在该掩模层的除该第一图案外的其他部分上。
2.如权利要求1所述的形成半导体元件的方法，其特征在于，该第一图案在一投影方向上重叠该第二图案的至少一个。
3.如权利要求1所述的形成半导体元件的方法，其特征在于，该第一图案包含钨、氮化钽或氮化钛。
4.如权利要求1所述的形成半导体元件的方法，其特征在于，该第一图案具有20纳米至60纳米的尺寸。
5.如权利要求1所述的形成半导体元件的方法，其特征在于，还包含：
在该移除步骤之前移除该第二图案。
6.如权利要求5所述的形成半导体元件的方法，其特征在于，在移除该第二图案后还包含：
在该间隙壁上形成一第三图案，其中该第三图案覆盖且横跨该间隙壁的至少一个。
7.如权利要求6所述的形成半导体元件的方法，其特征在于，该第三图案具有60纳米至90纳米的尺寸。
8.如权利要求6所述的形成半导体元件的方法，其特征在于，该第三图案在一投影方向上未重叠该第一图案。
9.如权利要求6所述的形成半导体元件的方法，其特征在于，在该移除步骤中，是利用该第三图案、该间隙壁及该第一图案为一掩模移除该目标层的该部分。
10.如权利要求1所述的形成半导体元件的方法，其特征在于，该目标层包含一半导体材料、一导电材料或一非导电材料。
11.如权利要求1所述的形成半导体元件的方法，其特征在于，还包含：
在该移除步骤中，在该目标层内形成多个相互平行的开口，以及位于各开口之间的多个鳍状结构。
12.如权利要求11所述的形成半导体元件的方法，其特征在于，该第一图案是形成在该鳍状结构的其一之上。
13.如权利要求1所述的形成半导体元件的方法，其特征在于，该间隙壁包含钨、氮化钽、氮化钛或二氧化钛。
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