KR100899397B1 - 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 - Google Patents
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Abstract
라인(line) 패턴들의 배열 및 패드(pad) 패턴들을 포함하는 목표 패턴 레이아웃을 설계하고, 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출한다. 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는다. 희생층 패턴의 측면에 부착되어 림(rim) 형상을 가지는 스페이서들의 레이아웃을 생성시킨 후, 스페이서들의 일부를 노출하여 스페이서를 라인 패턴들로 분리하기 위한 제거용 마스크(mask) 레이아웃을 설정한다. 패드 패턴의 레이아웃을 추출하고, 희생층 패턴의 레이아웃, 패드 패턴의 레이아웃 및 제거용 마스크 레이아웃을 이용한 스페이서 패터닝 과정(SPT)을 웨이퍼 상에 수행하는 미세 패턴 형성 방법을 제시한다.
스페이서 패터닝 기술, 라인 패턴, 패드 패턴, 희생층 패턴
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)을 이용한 미세 패턴 형성 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 축소됨에 따라, 웨이퍼(wafer) 상에 패턴을 전사하는 노광 과정에 광학적 해상력 한계가 발생되고 있다. 광학적 해상력 한계를 극복하여 보다 미세한 패턴을 웨이퍼 상에 형성하는 방법으로 스페이서 패터닝 기술(SPT)이 도입되고 있다. 스페이서 패터닝 기술은 웨이퍼 상에 스페이서(spacer)를 형성하고, 스페이서를 식각 마스크로 이용하여 하부의 식각 대상층을 선택적으로 패터닝하여 미세 패턴을 형성하는 기술이다.
희생층 패턴(sacrificial pattern)을 식각 대상층 상에 형성한 후, 희생층 패턴을 덮는 스페이서층을 증착하고 이방성 식각하여 희생층 패턴의 측벽에 부착되는 스페이서를 형성하고 있다. 이후에, 희생층 패턴을 선택적으로 제거한 후, 스페이서에 의해 노출된 하부의 식각 대상층 부분을 선택적으로 식각함으로써, 스페이서의 선폭의 의존하는 식각 대상층 패턴을 형성하고 있다. 스페이서의 선폭은 실질 적으로 증착되는 스페이서층의 두께에 의존하므로, 스페이서층의 두께를 제어함으로써 식각 대상층 패턴, 즉, 웨이퍼 패턴의 선폭 크기를 미세하게 유도할 수 있다.
이러한 SPT 기술에 의해서 웨이퍼 상에 구현되는 웨이퍼 패턴은, 스페이서의 평면 형상 또는 레이아웃(layout)에 의존하여 대등한 평면 형상 또는 레이아웃(layout)을 가지게 형성된다. 웨이퍼 상에 형성하고자 설계되는 웨이퍼 패턴의 목표 레이아웃(target layout)은 이러한 스페이서의 레이아웃과 실질적으로 대등하게 된다. 그런데, SPT 기술에서 목표 레이아웃은 노광 과정에 의해 직접적으로 웨이퍼 상에 전사되지 않으며, 노광 과정에 의해 직접적으로 웨이퍼 상에 전사되는 레이아웃은 희생층 패턴에 대한 레이아웃이게 된다.
설계된 목표 레이아웃은 스페이서의 평면 형상과 대등한 레이아웃이므로, 이러함 목표 레이아웃이 마스크 패턴(mask pattern)으로 구현된 포토마스크(photomask)는 불필요하며, 실질적으로 스페이서가 부착될 희생층 패턴의 레이아웃이 마스크 패턴으로 구현된 포토마스크가 요구된다. 또한, 노광 과정에서 유발되는 광근접효과(OPE: Optical Proximity Effect)를 보상하기 위한 광근접효과보정(OPC: Optical Proximity Correction) 또한 설계된 목표 레이아웃에 대해서 수행되는 것이 아니라, 실질적으로 노광 과정에 의해 웨이퍼 상으로 전사될 희생층 패턴의 레이아웃에 대해 수행되어야 한다. 이러한 경우, 노광 과정에 이용될 포토마스크를 제작하기 위해서는, 우선적으로 목표 레이아웃으로부터 희생층 패턴의 레이아웃을 추출 또는 분리해내는 과정(pattern decomposition)이 요구된다.
또한, 미세 패턴을 보다 정확한 형상으로 형성하기 위해서 공정 가능성에 의존하는 설계(DFM: Design For Manufacturing) 관점이 레이아웃 설계 시 요구되고 있다. 그런데, 희생층 패턴을 이용하여 스페이서가 형성되므로, 설계된 목표 레이아웃만을 이용하여 직접적으로 DFM 관점으로 접근하기는 어렵다. 이에 따라, 설계 목표 레이아웃으로부터 희생층 패턴의 레이아웃을 분리하여, 분리된 희생층 패턴의 레이아웃에 대해 공정 조건 및 결과 등을 고려하는 작업이 요구된다.
이와 같이 목표 패턴 레이아웃으로부터 희생층 패턴의 레이아웃을 분리해내는 과정이 요구되고 있지만, 이러한 패턴 분리 과정 주로 작업자의 수작업(manual process)로 이루어지고 있다. 더욱이, 메모리(memory) 반도체 소자는 셀(cell) 영역의 반복되는 라인(line) 패턴들의 배열(array)뿐만 아니라, 주변 영역(peripheral region)에서의 다양하고 복잡한 패턴, 예컨대, 다른 배선과의 전기적 접속을 위한 패드(pad) 패턴들을 포함하여 구현되고 있다. 따라서, 이러한 주변 영역에서의 패턴 분리 과정은 보다 복잡해지게 된다. 따라서, 이러한 수작업에 의한 패턴 분리 과정은 상당히 복잡하고 또한 많은 시간을 소요되는 작업으로 인식되고 있어, 보다 짧은 시간에 정확한 패턴 분리를 수행하기 위해 자동적으로 할 수 있는 방법(automatic decomposition) 과정의 개발이 요구되고 있다.
본 발명은 웨이퍼 상에 형성될 패턴의 레이아웃으로부터 스페이서가 부착될 희생층 패턴의 레이아웃을 보다 신속하고 정확히 분리해낼 수 있어, 보다 향상된 공정 마진 및 수율을 확보할 수 있는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 설계하는 단계; 상기 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출하는 단계; 상기 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는 단계; 상기 희생층 패턴의 측면에 부착되어 림(rim) 형상을 가지는 상기 스페이서들의 레이아웃을 생성시키는 단계; 상기 스페이서를 상기 라인 패턴들로 분리하기 위해 상기 스페이서들의 일부를 노출하는 제거용 마스크(mask) 레이아웃을 설정하는 단계; 및 상기 희생층 패턴의 레이아웃 및 상기 제거용 마스크 레이아웃을 이용한 스페이서 패터닝 과정을 웨이퍼 상에 수행하는 단계를 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 라인(line) 패턴들의 배열 및 패드(pad) 패턴들을 포함하는 목표 패턴 레이아웃을 설계하는 단계; 상기 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출하는 단계; 상기 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는 단계; 상기 희생층 패턴의 측면에 부착되어 림(rim) 형상을 가지는 상기 스페이서들의 레이아웃을 생성시키는 단계; 상기 스페이서들의 일부를 노출하여 상기 스페이서를 상기 라인 패턴들로 분리하기 위한 제거용 마스크(mask) 레이아웃을 설정하는 단계; 상기 패드 패턴의 레이아웃을 추출하는 단계; 및 상기 희생층 패턴의 레이아웃, 상기 패드 패턴의 레이아웃 및 상기 제거용 마스크 레이아웃을 이용한 스페이서 패터닝 과정을 웨이퍼 상에 수행하는 단계를 포함하는 미세 패턴 형성 방법을 제시한다.
상기 스페이스(space) 패턴들을 추출하는 단계는 상기 라인 패턴들 사이의 이격 부분을 스페이스 제1패턴들로 설정하는 단계; 및 상기 라인 패턴들의 배열 중 최외측의 라인 패턴의 바깥에 상기 스페이스 제1패턴과 대등한 선폭의 스페이스 제2패턴을 더미(dummy)로 생성시키는 단계를 더 포함할 수 있다.
상기 스페이스 제2패턴은 이웃하는 상기 라인 패턴과 대등한 길이로 생성될 수 있다.
상기 더미 생성 단계는 상기 라인 패턴들의 끝단들이 순차적으로 짧아지게 연장될 때 상기 스페이스 제1패턴에 잇대어져 상기 스페이서 제3패턴을 생성시켜 전체 길이가 이웃하는 상기 라인 패턴과 대등한 길이를 가지게 유도할 수 있다.
상기 스페이서 패터닝 과정을 수행하는 단계는, 상기 웨이퍼 상에 패터닝할 대상층 및 희생층을 형성하는 단계; 상기 희생층에 상기 희생층 패턴의 레이아웃을 전사하여 희생층 패턴을 형성하는 단계; 상기 희생층 패턴에 스페이서(spacer)를 형성하는 단계; 상기 스페이서에 노출된 상기 대상층 부분에 상기 패드 레이아웃이 전사된 제1포토레지스트 패턴을 형성하는 단계; 상기 스페이서 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 대상층의 노출된 부분을 선택적으로 식각하여 대상층 패턴들을 형성하는 단계; 상기 대상층 패턴 상에 상기 제거용 마스크 레이아웃이 전사된 제2포토레지스트 패턴을 형성하는 단계; 및 상기 제2포토레지스트 패턴에 노출된 상기 대상층 패턴 부분을 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명의 실시예는, 웨이퍼 상에 형성될 패턴의 레이아웃으로부터 스페이서가 부착될 희생층 패턴의 레이아웃을 보다 신속하고 정확히 분리해낼 수 있어, 보다 향상된 공정 마진 및 수율을 확보할 수 있는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법을 제공할 수 있다.
본 발명의 실시예에서는 웨이퍼 상에 형성할 패턴의 목표 레이아웃으로부터 SPT 과정에서 스페이서가 부착될 희생층 패턴의 레이아웃을 보다 신속하고 정확하게 분리하는 방법을 제시한다. 이러한 분리 과정은 패턴 레이아웃을 작성 또는 설계하는 컴퓨터(computer) 기반의 설계 장비나 디자인 룰 체크 장비(design rule check system), 또는 기타 연산 장비에 의해 자동 연산 과정으로 수행될 수 있다.
이에 따라, 설계 작업자의 수작업이 아닌 자동 연산에 의해 보다 신속하고 정확하게 희생층 패턴의 레이아웃을 분리해 낼 수 있어, SPT 과정을 보다 신속하고 안정되게 수행할 수 있다. 또한, 수작업에 따른 레이아웃 오류 또는 실수를 억제할 수 있으며, 오랜 시간이 요구되던 분리 과정을 보다 신속하게 수행할 수 있다. 이에 따라, 공정 소요 시간의 단축이 가능하며, 레이아웃 분석이 보다 용이해져 OPC 적용 또는 DRM 관점에서의 레이아웃 평가, 보조 형상(assist feature)과 같은 레이아웃에 대한 해상도 개선 기술(RET: Resolution Enhancement Technology)의 적용이 보다 용이해질 수 있다. 따라서, 공정 마진 측면과 RET 측면에서 향상된 공정 단계를 진행할 수 있고, 설계자가 분리된 레이아웃을 통해 간접적인 DFM 적용을 위한 평가, 예컨대, 실제 웨이퍼 상에 형성된 희생층 패턴이나 게이트 라인 패턴과 목표 레이아웃의 비교 평가를 수행하는 것이 가능하여, 보다 안정적인 공정 마진 및 수율 향상을 확보할 수 있다.
본 발명의 실시예에서는 SPT를 이용하여 미세 패턴 형성 과정에서 요구되는 희생층 패턴의 레이아웃, 패드 레이아웃 및 불필요한 부분을 제거하기 위한 패턴 제거 레이아웃을 형성하고자하는 웨이퍼 패턴의 목표 레이아웃으로부터 추출 또는 분리해내는 방법을 제시한다.
도 1 내지 도 7은 본 발명의 실시예에 따른 패턴 레이아웃 분리 과정을 설명하기 위해서 제시한 레이아웃 도면들이고, 도 8 내지 도 14는 분리된 패턴 레이아웃을 이용한 미세 패턴 형성 방법을 설명하기 위해서 제시한 단면도들이다.
도 1을 참조하면, 웨이퍼 상에 형성할 웨이퍼 패턴의 목표 패턴 레이아웃(100)을 설계한다. 이때, 목표 패턴 레이아웃(100)은 게이트 라인(gate line)과 같은 라인 패턴(101)의 레이아웃과 패드 패턴(105)의 레이아웃을 포함하게 설계될 수 있다. 메모리 반도체 소자의 경우 셀 영역에 트랜지스터(transistor)를 구성하기 위한 게이트 라인들이 대등한 간격으로 반복 배치된 라인 패턴(101)들로 배치되고, 주변 영역에 이러한 게이트 라인의 전기적 접속 또는 워드 라인(word line) 신호 인가를 위한 연결 패드 패턴(105)들이 배치된다. 이때, 라인 패턴(101)들은 공정 상 선폭(CD: Critical Dimension)이 정밀하게 제어될 미세 패턴으로 임계 패턴(critical pattern)으로 설정되고, 패드 패턴(105)은 보다 큰 선폭을 가지게 형성되므로 비임계 패턴(non critical pattern)으로 간주된다. 실제 웨이퍼 패턴을 형성하는 과정은 이러한 임계 패턴의 선폭을 정밀하게 제어하도록 수행되게 된다.
이러한 목표 패턴 레이아웃(100)은 실제 웨이퍼 상에 형성될 최종 웨이퍼 패턴의 레이아웃과 실질적으로 대등하도록 설계된다. 즉, 웨이퍼 상에 형성된 패턴은 이러한 목표 패턴의 레이아웃(100)을 따르는 패턴으로 구현되게 기대된다. 따라서, 웨이퍼 공정을 수행하여 웨이퍼 패턴을 형성한 후, 웨이퍼 패턴의 레이아웃을 목표 패턴의 레이아웃(100)과 비교 검증하여, 목표 패턴의 레이아웃(100)에 보다 부합되게 웨이퍼 패턴이 형성되게 목표 패턴의 레이아웃(100)을 수정하는 OPC 과정이 수행될 수 있다.
그런데, SPT 기술에서는 희생층 패턴을 웨이퍼 상에 형성한 후, 희생층 패턴에 스페이서를 부착하는 과정이 수행되고, 이러한 스페이서들을 끊어주는 과정을 수행함으로써, 최종적인 웨이퍼 패턴의 형상이 구현된다. 따라서, SPT 과정을 수행하기 위해서는 목표 패턴의 레이아웃(100)으로부터 희생층 패턴의 레이아웃을 추출 해내는 과정이 요구된다.
희생층 패턴의 레이아웃을 추출해내기 위해서, 먼저, 목표 패턴의 레이아웃(100)에서 임계 패턴 부분과 비임계 패턴 부분을 구분한다. 도 1에 제시된 목표 패턴의 레이아웃(100)의 경우 반복되는 라인 패턴(101)들이 임계 패턴으로 설정되고, 패드 패턴(105)들이 비임계 패턴으로 설정될 수 있다. 이에 따라, 임계 패턴인 라인 패턴(101)과 비임계 패턴인 패드 패턴(105)을 구분시킨다.
도 1에 제시된 바와 같이 라인 패턴(101)과 패드 패턴(105)을 구분시킴으로써, 목표 패턴의 레이아웃(100)으로부터 도 2에 제시된 바와 같은 패드 패턴(105)의 레이아웃(115)을 추출해 낼 수 있다. 이러한 패드 패턴(105)의 레이아웃(115)은 SPT 과정에서 웨이퍼 상에 패드 패턴을 형성하는 노광 과정에 사용될 패드 마스크(mask for pad)를 형성하는 데 이용된다.
도 1에 제시된 바와 같이 라인 패턴(101)과 패드 패턴(105)을 구분시킨 후, 도 3에 제시된 바와 같이 라인 패턴(101) 각각의 외측에 접하게 부착되는 스페이스 패턴(space pattern: 130)의 레이아웃을 생성(generation)시킨다. 스페이스 패턴(130)의 레이아웃은 SPT 과정에서 스페이서(spacer)가 부착되게 유도할 희생층 패턴의 레이아웃을 추출하기 위한 예비 단계로 수행된다. SPT 과정에서의 스페이서는 실질적으로 라인 패턴(101)을 제공하게 형성되므로, 희생층 패턴의 레이아웃은 실질적으로 라인 패턴(101) 사이의 부분에 설정되게 된다.
이때, 스페이서는 희생층 패턴의 측면에 부착되며 희생층 패턴을 둘러싸는 림(rim) 형태로 형성되므로, 라인 패턴(101) 각각의 외측에 접하게 부착되는 스페 이스 패턴(130)의 레이아웃이 희생층 패턴의 레이아웃을 직접적으로 제공하지는 않는다. 따라서, 스페이스 패턴(130)의 레이아웃으로부터 희생층 패턴의 레이아웃을 추출하는 과정이 추가적으로 요구된다. 그럼에도 불구하고, 희생층 패턴의 레이아웃을 목표 패턴의 레이아웃(도 1의 100)으로부터 자동적으로 또는 컴퓨터에 의한 연산으로 수행하기 위해서는 먼저 스페이스 패턴(130)의 레이아웃을 목표 패턴의 레이아웃(100)으로부터 생성 또는 추출하는 과정이 수행된다.
도 3을 다시 참조하면, 스페이스 패턴(130)은 라인 패턴(101)들이 이격되는 사이 부분, 즉, 이격 부분으로 설정되는 스페이스 제1패턴(103)을 포함하여 설정된다. 스페이스 제1패턴(103)이 라인 패턴(101)들 사이의 이격 부분으로 설정되므로, 스페이스 제1패턴(103)은 이웃하는 라인 패턴(101)과 대등한 길이를 가지고 라인 패턴(101)들 사이의 이격 간격과 대등한 선폭으로 설정될 수 있다.
그런데, 라인 패턴(101)들이 모여 그룹(group)화된 라인 패턴(101)들의 그룹에서 최외측에 위치하는 라인 패턴(101)의 바깥쪽에는 이러한 스페이스 제1패턴(103)이 설정되지 못하게 된다. 이와 같은 최외측의 라인 패턴(101) 또한 SPT 과정에서 스페이서 형태로 구현되어야 하므로, 최외측의 라인 패턴(101) 바깥쪽에는 더미 패턴(dummy pattern)을 생성시켜 스페이스 제2패턴(107)으로 설정한다. 이때, 더미 패턴은 최외측의 라인 패턴(101)과 대등한 길이를 가지고, 스페이스 제1패턴(103)과 대등한 선폭을 가지게 설정된다.
한편, 라인 패턴(101)들이 도 1에 제시된 바와 같이 패드 패턴(105)과 연결되기 위해서 끝단 부분(edge portion)들의 위치가 계단 형상을 이루게 연장되는 길 이가 순차적으로 차이가 나게 설정될 때, 라인 패턴(101)의 끝단 부분은 마차 최외측의 라인 패턴(101)과 마찬가지의 환경을 가지게 된다. 즉, 이러한 라인 패턴(101)의 끝단 부분의 바깥쪽으로는 역시 이웃하는 다른 라인 패턴(101)이 위치하지 않으므로, 스페이스 제1패턴(103)이 충분히 연장되지 못하게 된다. 따라서, 이러한 끝단 부분 또한 최외측의 라인 패턴(101) 부분으로 간주될 수 있으므로, 역시 마찬가지로 더미 패턴이 생성되어 스페이스 제2패턴(107)이 설정된다. 이러한 경우 스페이스 제2패턴(107)은 스페이스 제1패턴(103)에 잇대어지게 설정되어, 전체 길이가 이웃하는 라인 패턴(101)과 대등하게 확장된 효과를 얻을 수 있다.
이와 같이 최외측의 라인 패턴(101) 부분 바깥에 더미 패턴의 생성으로 스페이스 제2패턴(107)을 생성함으로써, 스페이스 제1패턴(103)과 스페이스 제2패턴(107)을 포함하는 스페이스 패턴(130)의 레이아웃이 설정된다. 이와 같이 얻어진 스페이스 패턴(130)의 레이아웃을 목표 패턴의 레이아웃(100)으로부터 분리하여 추출하여, 도 4에 제시된 바와 같은 스페이스 패턴(130)의 레이아웃을 얻는다.
도 5를 참조하면, 스페이스 패턴(130)의 레이아웃으로부터 희생층 패턴의 레이아웃을 추출한다. SPT 과정에 의해서 형성되는 스페이서는 희생층 패턴의 측면에 부착되며 희생층 패턴을 둘러싸는 림(rim) 형태로 형성되므로, 스페이스 패턴(130)의 레이아웃이 직접적으로 희생층 패턴의 레이아웃으로 이용될 경우 스페이서가 중첩되게 형성되게 된다. 따라서, 희생층 패턴의 레이아웃을 얻기 위해서 스페이스 패턴(130)의 레이아웃에서 불필요한 스페이스 패턴들을 선택적으로 추출하여 제거한다.
예컨대, 스페이스 패턴(130)들의 배열에서 최외측에서부터 홀수 번째에 위치하는 제1스페이스 패턴(131)들을 잔류시키고, 짝수 번째에 위치하는 제2스페이스 패턴(133)들을 삭제한다. 즉, 스페이스 패턴(130)들의 배열에서 최외측부터 교번적으로 제2스페이스 패턴(133)들을 삭제 제거한다. 이와 같이 추출된 제1스페이스 패턴(131)들의 레이아웃은 희생층 패턴의 레이아웃으로 이용된다. 추출된 희생층 패턴의 레이아웃은 SPT 과정에서 웨이퍼 상에 희생층 패턴을 형성하는 노광 과정에 사용될 희생층 패턴용 마스크(mask for sacrificial patterns)를 형성하는 데 이용된다.
도 6을 참조하면, 희생층 패턴을 위한 제1스페이스 패턴(131)의 레이아웃에 스페이서(150)의 레이아웃을 생성시킨다. 스페이서(150)의 레이아웃은 실제 웨이퍼 상에 수행되는 SPT 과정에서 스페이서층을 증착하고 이방성 식각하여 형성되는 스페이서의 형상을 대변하게 생성된다. 이러한 스페이서(150)의 레이아웃은 희생층 패턴(131)의 측면에 희생층 패턴(131)의 주위를 감싸는 림 형상으로 형성된다. 실제 웨이퍼 상에 구현하고자하는 라인 패턴은 이러한 림 형상의 스페이서(150)가 분리 또는 분해되어 구현되므로, 도 7에 제시된 바와 같이 스페이서(150)를 분리할 제거용 마스크 레이아웃(170)을 추출한다.
도 7을 참조하면, 스페이서(150)의 림 형상으로 이어진 부분을 선택적으로 제거하기 위한 제거용 마스크 레이아웃(170)을 스페이서(150)를 생성시킬 레이아웃으로부터 설정 추출한다. 도 6의 스페이서(150)의 레이아웃과 도 3의 목표 패턴의 레이아웃(100)을 고려할 때, 이러한 제거용 마스크 레이아웃(170)은 패드 패 턴(105) 및 라인 패턴(101), 스페이스 제1패턴(103)이 위치하는 영역 부분을 덮고, 그 외 나머지 영역 부분을 여는 열림부(171)를 포함하게 설정될 수 있다. 이러한 열림부(171)에 의해 스페이서(150)의 제거될 부분이 노출되게 제거용 마스크 레이아웃(170)을 설정한다.
이와 같은 본 발명의 실시예에 따른 패턴 레이아웃 분리 또는 추출 과정은, 목표 패턴 레이아웃(100)으로부터 SPT 과정에서 요구되는 세 종류의 레이아웃, 즉, 스페이서가 부착될 희생층 패턴의 레이아웃, 패드 패턴과 같은 비임계 패턴의 레이아웃 및 스페이서 분리를 위한 제거용 마스크 레이아웃을 목표 패턴의 레이아웃으로부터 보다 용이하게 연산 과정을 통해 자동적으로 추출할 수 있다. 이와 같이 SPT 과정에 요구되는 레이아웃들을 보다 신속히 자동적으로 추출할 수 있으므로, 각각의 레이아웃에 대해 OPC를 수행하거나 또는 노광 해상력 개선을 위한 보조 형상(assist feature)을 부여하는 과정이 보다 신속하고 정확하게 수행될 수 있다.
한편, 목표 패턴의 레이아웃(100)으로부터 추출된 세 종류의 레이아웃들을 적용하여 웨이퍼 상에 실제 미세 패턴을 형성하는 과정은 전형적인 SPT 과정으로 수행될 수 있다.
도 8을 참조하면, 웨이퍼(200) 또는 반도체 기판 상에 하부층(210)을 형성한다. 이러한 하부층(210) 반도체 소자의 실제 회로를 구성하는 게이트 라인이나 연결 패드를 형성할 도핑(doping)된 폴리실리콘(polysilicon layer)과 같은 도전층일 수 있다. 하부층(210) 상에 미세 패턴으로 패터닝될 대상층(230)을 형성한다. 대상층(230)은 실질적으로 하부층(210)을 선택적 식각하는 데 식각 마스크로 사용될 하 드 마스크(hard mask)를 위한 층, 예컨대, 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있다.
대상층(230) 상에 SPT 과정에서 스페이서가 부착될 희생층 패턴을 위한 희생층(250)을 형성한다. 이러한 희생층(250)은 후속 과정에 제거될 층이므로, 제거 과정을 고려하여 하부의 대상층(230)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 산화물(SiO2)층을 포함하여 형성될 수 있다. 희생층(250)의 패터닝을 위해 희생층(250) 상에 제1포토레지스트(photoresist)층을 도포하고, 제1포토레지스트층에 제1노광 과정을 수행한다. 이때, 제1노광 과정은 SPT 과정에서 희생층 패턴을 형성하기 위해 수행되므로, 제1노광 과정에서는 도 5에 제시된 바와 같은 희생층 패턴(즉, 제1스페이스 패턴; 도 5의 131)의 레이아웃이 마스크 패턴(mask pattern), 예컨대, 크롬(Cr) 차광 패턴이나 위상반전패턴(phase shift pattern)으로 구비된 제1포토마스크(photomask)가 이용된다. 이러한 제1노광 과정 및 후속되는 현상 과정 등에 의해서 희생층(250) 상에 제1포토레지스트 패턴(271)이 형성된다.
도 9를 참조하면, 제1포토레지스트 패턴(271)을 식각 마스크로 이용하는 선택적 식각으로 노출된 희생층(250) 부분을 제거한다. 이에 따라, 제1포토레지스트 패턴(271)의 레이아웃, 즉, 도 5에 제시된 바와 같은 희생층 패턴(즉, 제1스페이스 패턴; 도 5의 131)의 레이아웃을 따르는 평면 형상을 가지는 실제 웨이퍼(200) 상의 희생층 패턴(251)이 형성된다.
도 10을 참조하면, 희생층 패턴(251)의 측벽에 실제 스페이서(260)를 부착한 다. 스페이서(260)는 희생층 패턴(251)의 측벽에 스페이서 형성 과정, 즉, 스페이서층의 증착 및 이방성 식각을 통해 형성되므로, 희생층 패턴(251)의 측벽을 감싸는 림 형상의 평면 형상을 가진다. 즉, 도 6의 스페이서(150) 레이아웃 형상을 따르게 실제 웨이퍼(200) 상에 실제 스페이서(260)가 형성된다.
도 11을 참조하면, 스페이서(260)를 형성한 후, 스페이서(260)의 부착을 유도한 희생층 패턴(도 10의 251)을 선택적으로 제거한다. 이후에, 스페이서(260) 및 노출된 하부의 대상층(230) 상에 제2포토레지스트층을 도포하고, 제2포토레지스트층에 제2노광 과정을 수행한다. 이때, 제2노광 과정은 SPT 과정에서 패드 패턴을 형성하기 위해서 수행되므로, 제2노광 과정에서는 도 2에 제시된 바와 같은 패드 패턴(도 2의 105)의 레이아웃이 마스크 패턴, 예컨대, 크롬(Cr) 차광 패턴이나 위상반전패턴(phase shift pattern)으로 구비된 제2포토마스크(photomask)가 이용된다. 이러한 제2노광 과정 및 후속되는 현상 과정 등에 의해서 스페이서(260) 및 대상층(230)의 일부를 노출하는 제2포토레지스트 패턴(273)이 형성된다.
도 12를 참조하면, 제2포토레지스트 패턴(도 11의 273) 및 스페이서(도 11의 260)를 식각 마스크로 이용하는 선택적 식각으로 노출된 대상층(230) 부분을 식각 제거한다. 이에 따라, 스페이서(260)의 레이아웃을 따르는, 즉, 도 6의 스페이스 패턴(150)의 레이아웃을 따르는 미세 패턴의 제1대상층 패턴(231)이 형성되고, 또한, 제2포토레지스트 패턴(273)의 레이아웃, 즉, 도 2에 제시된 바와 같은 패드 패턴의 레이아웃(도 2의 115)을 따르는 웨이퍼(200) 상의 제2대상층 패턴(233)이 형성된다. 이후에, 제2포토레지스트 패턴(273) 및 스페이서(260)를 선택적으로 제거 한다.
도 13을 참조하면, 제1대상층 패턴(231) 및 제2대상층 패턴(233) 상에 제3포토레지스트층을 도포하고, 제3포토레지스트층에 제3노광 과정을 수행한다. 이때, 제3노광 과정은 SPT 과정에서 제1대상층 패턴(231) 및 제2대상층 패턴(233)의 불필요한 부분을 선택적으로 제거하기 위한 과정을 위해 수행된다. 따라서, 제3노광 과정에서는 도 7에 제시된 바와 같은 제거용 마스크 레이아웃(170)이 마스크 패턴, 예컨대, 크롬(Cr) 차광 패턴이나 위상반전패턴(phase shift pattern)으로 구비된 제3포토마스크(photomask)가 이용된다. 이러한 제3노광 과정 및 후속되는 현상 과정 등에 의해서 제1대상층 패턴(231)의 일부 및 경우에 따라 제2대상층 패턴(233)의 일부와 같은 제거되어야 할 부분을 노출하는 제3포토레지스트 패턴(275)이 형성된다.
도 14를 참조하면, 제3포토레지스트 패턴(도 14의 275)을 식각 마스크로 이용하는 선택적 식각으로 노출된 제1대상층 패턴(231)의 일부 및 제2대상층 패턴(233)의 일부를 식각 제거한다. 이에 따라, 이러한 식각 제거 과정은 실질적으로 도 6 및 도 7의 레이아웃들에 제시된 바와 같이 림 형상의 스페이서(도 6의 150)를 분리하는 과정이다. 따라서, 식각 제거 과정에 의해 제1대상층 패턴(231)은 도 1의 목표 패턴 레이아웃(100)의 라인 패턴(도 1의 101)을 따른 레이아웃 형상을 가지게 되고, 제2대상층 패턴(233)은 목표 패턴 레이아웃(100)의 패드 패턴(도 1의 105)을 따른 레이아웃 형상을 가지게 된다. 이후에, 제3포토레지스트 패턴(275)을 선택적으로 제거한다.
이와 같이 형성된 제1 및 제2대상층 패턴(231, 233)은 실질적으로 도 1의 목표 패턴 레이아웃(100)을 따르는 패턴 레이아웃을 가지게 형성된다. 따라서, 제1 및 제2대상층 패턴(231, 233)을 식각 마스크 또는 하드 마스크로 이용한 선택적 식각을 노출된 하부층(210)에 수행하여, 웨이퍼(200) 상에 도전층의 게이트 라인 및 패드 패턴을 형성할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 패턴 레이아웃 분리 과정을 설명하기 위해서 제시한 레이아웃 도면들이다.
도 8 내지 도 14는 본 발명의 실시예에 따른 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법을 설명하기 위해서 제시한 단면도들이다.
Claims (10)
- 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 설계하는 단계;상기 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출하는 단계;상기 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는 단계; 및상기 희생층 패턴의 레이아웃을 이용한 스페이서 패터닝 과정을 웨이퍼 상에 수행하는 단계를 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 라인(line) 패턴들의 배열을 포함하는 목표 패턴 레이아웃을 설계하는 단계;상기 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출하는 단계;상기 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는 단계;상기 희생층 패턴의 측면에 부착되어 림(rim) 형상을 가지는 상기 스페이서들의 레이아웃을 생성시키는 단계;상기 스페이서를 상기 라인 패턴들로 분리하기 위해 상기 스페이서들의 일부를 노출하는 제거용 마스크(mask) 레이아웃을 설정하는 단계; 및상기 희생층 패턴의 레이아웃 및 상기 제거용 마스크 레이아웃을 이용한 스페이서 패터닝 과정을 웨이퍼 상에 수행하는 단계를 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제2항에 있어서,상기 스페이스(space) 패턴들을 추출하는 단계는상기 라인 패턴들 사이의 이격 부분을 스페이스 제1패턴들로 설정하는 단계; 및상기 라인 패턴들의 배열 중 최외측의 라인 패턴의 바깥에 상기 스페이스 제1패턴과 대등한 선폭의 스페이스 제2패턴을 더미(dummy)로 생성시키는 단계를 더 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제3항에 있어서,상기 스페이스 제2패턴은이웃하는 상기 라인 패턴과 대등한 길이로 생성되는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제3항에 있어서,상기 더미 생성 단계는상기 라인 패턴들의 끝단들이 순차적으로 짧아지게 연장될 때 상기 스페이스 제1패턴에 잇대어져 상기 스페이서 제3패턴을 생성시켜 전체 길이가 이웃하는 상기 라인 패턴과 대등한 길이를 가지게 유도하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 라인(line) 패턴들의 배열 및 패드(pad) 패턴들을 포함하는 목표 패턴 레이아웃을 설계하는 단계;상기 라인 패턴들 사이의 이격 부분을 포함하는 스페이스(space) 패턴들을 설정하여 추출하는 단계;상기 스페이스 패턴들 중 최외측부터 홀수 번째에 위치하는 스페이스 패턴들의 배열을 추출하여 스페이서(spacer)가 부착될 희생층 패턴의 레이아웃(layout)을 얻는 단계;상기 희생층 패턴의 측면에 부착되어 림(rim) 형상을 가지는 상기 스페이서들의 레이아웃을 생성시키는 단계;상기 스페이서들의 일부를 노출하여 상기 스페이서를 상기 라인 패턴들로 분리하기 위한 제거용 마스크(mask) 레이아웃을 설정하는 단계;상기 패드 패턴의 레이아웃을 추출하는 단계; 및상기 희생층 패턴의 레이아웃, 상기 패드 패턴의 레이아웃 및 상기 제거용 마스크 레이아웃을 이용한 스페이서 패터닝 과정을 웨이퍼 상에 수행하는 단계를 포함하는 미세 패턴 형성 방법.
- 제6항에 있어서,상기 스페이스(space) 패턴들을 추출하는 단계는상기 라인 패턴들 사이의 이격 부분을 스페이스 제1패턴들로 설정하는 단계; 및상기 라인 패턴들의 배열 중 최외측의 라인 패턴의 바깥에 상기 스페이스 제1패턴과 대등한 선폭의 스페이스 제2패턴을 더미(dummy)로 생성시키는 단계를 더 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제7항에 있어서,상기 스페이스 제2패턴은이웃하는 상기 라인 패턴과 대등한 길이로 생성되는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제7항에 있어서,상기 더미 생성 단계는상기 라인 패턴들의 끝단들이 순차적으로 짧아지게 연장될 때 상기 스페이스 제1패턴에 잇대어져 상기 스페이서 제3패턴을 생성시켜 전체 길이가 이웃하는 상기 라인 패턴과 대등한 길이를 가지게 유도하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
- 제6항에 있어서,상기 스페이서 패터닝 과정을 수행하는 단계는상기 웨이퍼 상에 패터닝할 대상층 및 희생층을 형성하는 단계;상기 희생층에 상기 희생층 패턴의 레이아웃을 전사하여 희생층 패턴을 형성하는 단계;상기 희생층 패턴에 스페이서(spacer)를 형성하는 단계;상기 스페이서에 노출된 상기 대상층 부분에 상기 패드 레이아웃이 전사된 제1포토레지스트 패턴을 형성하는 단계;상기 스페이서 및 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 대상층의 노출된 부분을 선택적으로 식각하여 대상층 패턴들을 형성하는 단계;상기 대상층 패턴 상에 상기 제거용 마스크 레이아웃이 전사된 제2포토레지스트 패턴을 형성하는 단계; 및상기 제2포토레지스트 패턴에 노출된 상기 대상층 패턴 부분을 선택적으로 제거하는 단계를 포함하는 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법.
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| KR1020080020686A KR100899397B1 (ko) | 2008-03-05 | 2008-03-05 | 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8398874B2 (en) | 2009-11-24 | 2013-03-19 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductors using dummy patterns |
| KR101609479B1 (ko) | 2013-11-26 | 2016-04-05 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 패턴을 형성하는 메커니즘 |
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- 2008-03-05 KR KR1020080020686A patent/KR100899397B1/ko not_active IP Right Cessation
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |