KR101468028B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

기판상의 서로 다른 패턴 밀도를 가지는 복수의 영역에서 고밀도 패턴들을 형성하는 데 필요한 마스크 패턴과 저밀도 패턴들을 형성하는 데 필요한 마스크 패턴을 1 회의 포토리소그래피 공정을 통해 동시에 형성하는 반도체 소자의 미세 패턴 형성 방법을 개시한다. 제1 영역 및 제2 영역을 포함하는 기판상에서 제2 영역에 저밀도 마스크층을 형성한다. 제1 영역의 협폭 몰드 마스크 패턴과 제2 영역의 광폭 몰드 마스크 패턴을 동시에 형성한다. 제1 영역에서는 협폭 몰드 마스크 패턴의 측벽을 덮는 제1 스페이서를 형성한다. 이와 동시에, 제2 영역에서는 광폭 몰드 마스크 패턴의 측벽을 덮는 제2 스페이서를 형성하고 저밀도 마스크층의 일부를 제거하여 저밀도 마스크 패턴을 형성한다. 제1 영역에 제1 스페이서가 전사된 복수의 협폭 패턴을 형성한다. 이와 동시에, 제2 영역에 저밀도 마스크 패턴이 전사된 광폭 패턴을 형성한다.
몰드 마스크 패턴, 스페이서, 저밀도, 하드 마스크 패턴, 콘택 패드

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming fine patterns of semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 셀 어레이 영역에 형성되는 복수의 도전 라인과 이를 주변 회로에 연결시키기 위한 콘택 패드를 일체로 형성하기 위한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자의 셀 어레이 영역에는 단위 셀을 형성하는 복수의 도전 라인, 예를 들면 복수의 워드 라인 및 복수의 비트 라인이 소정 방향을 따라 반복 배치된다.
도 1은 비휘발성 메모리 장치의 한 종류인 NAND 플래시 메모리 소자의 메모리 셀 어레이(100)와, 그 주변 회로인 X-디코더(110) 및 Y-디코더(120)의 회로 블록을 예시한 블록 다이어그램이다. 도 2는 상기 메모리 셀 어레이(100)의 예시적인 구조를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, NAND 플래시 메모리 소자는 복수의 메모리 셀로 이루어지는 메모리 셀 블록(100A)이 복수개 포함되어 있는 메모리 셀 어레이(100)를 포함한다. 상기 메모리 셀 어레이(100)에는 상기 메모리 셀 블록(100A)의 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 선택하기 위한 X-디코더(110)와, 상기 메모리 셀 블록(100A)의 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하기 위한 Y-디코더(120)를 포함한다. Y-게이팅(gating)(130)은 상기 Y-디코더(120)에 연결되어 상기 메모리 셀 어레이(100)에서의 비트 라인 경로를 지정하는 역할을 한다.
상기 메모리 셀 어레이(100)의 메모리 셀 블록(100A)은 비트 라인(BL0, BL1, ..., BLn -1, BLn)과 공통 소스 라인(CSL) 사이에 형성되는 복수의 셀 스트링(10)을 포함한다. 상기 셀 스트링(10)은 직렬로 연결된 복수의 메모리 셀(12)을 포함한다. 1 개의 셀 스트링(10)에 포함되어 있는 복수의 메모리 셀(12)의 게이트 전극은 각각 서로 다른 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 접속된다. 상기 셀 스트링(10)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(14)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(16)가 배치되어 있다. 상기 접지 선택 트랜지스터(14) 및 스트링 선택 트랜지스터(16)는 복수의 메모리 셀(12)과 비트 라인(BL0, BL1, ..., BLn -1, BLn) 및 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어한다. 상기 복수의 셀 스트링(10)에 걸쳐서 1 개의 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다.
도 1 및 도 2에 예시된 NAND 플래시 메모리 소자에서 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, 상기 X-디코더(110) 및 Y-디 코더(120)를 이용하여 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm) 및 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하여 해당 셀을 선택하게 된다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰 (design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치 (minimum pitch)도 크게 감소하고 있다. 이와 같이 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여 다양한 패턴 형성 방법이 적용되고 있다. 특히, 지금까지 개발된 리소그래피 기술에서 제공될 수 있는 노광 장비 및 노광 기술 만으로는 구현하기 어려운 NAND 플래시 메모리 소자의 셀 어레이 구조를 구현하기 위하여, 리소그래피 기술의 한계를 초월하는 미세 피치로 반복적으로 형성되는 복수의 패턴을 형성하기 위한 더블 패터닝 (double patterning) 기술이 제안되었다.
통상의 NAND 플래시 메모리 소자에서는 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm)에는 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 X-디코더(110)에 연결시키기 위한 콘택 패드가 상호 연결되어 일체로 형성된다. 이와 같이 워드 라인에 연결되는 콘택 패드는 상기 워드 라인 형성과 동시에 형성할 필요가 있다. 또한, NAND 플래시 메모리 소자의 경우, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 주변회로용 트랜지스터 들과 같은 비교적 큰 사이즈의 저밀도 패턴들을 상기 워드 라인과 동시에 형성할 필요가 있다.
지금까지 제안된 기술에 따르면, 다양한 사이즈를 가지는 여러가지 패턴을 동시에 형성하기 위하여 별도의 포토리소그래피 공정이 복수 회 추가된다. 이와 같이 별도의 포토리소그래피 공정을 추가하는 경우, 더블 패터닝 공정에 의해 미리 형성되어 있는 셀 블록 내의 고닐도 미세 패턴들과 나중에 별도의 포토리소그래피 공정에 의해 형성되는 비교적 큰 사이즈의 저밀도 패턴들과의 사이에 미스얼라인이 유발될 수 있으며, 이와 같이 형성된 서로 다른 패턴 밀도를 가지는 패턴들을 각각 식각 마스크로 하여 하부의 막질을 동시에 식각할 때 서로 다른 공정을 통해 형성된 식각 마스크들의 재료 차이로 인해 식각 특성이 균일하지 않게 되어 결과적으로 얻어지는 패턴의 균일도가 열화될 수 있다.
본 발명은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 반도체 소자의 셀 어레이 영역을 구성하는 도전 라인들을 형성하는 데 필요한 미세 패턴들을 형성하기 위한 포토리소그래피 공정과, 이들을 주변 회로에 연결시키기 위한 콘택 패드들 또는 셀 어레이 영역 및 주변회로를 형성하는 데 필요한 비교적 큰 저밀도 패턴들을 형성하기 위한 포토리소그래피 공정을 별도의 공정으로 행하지 않고 1 회의 포토리소그래피 공정을 통해 서로 다른 패턴 밀도를 가지는 다양한 형상의 패턴들을 동시에 형성함으로써, 이들 사이에 발생될 수 있는 미스얼라인 문제를 근본적으로 해결하고, 식각 특성 차이에 따른 패턴 균일도 열화를 방지할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 미세 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상의 상기 제2 영역에 저밀도 마스크층을 형성한다. 상기 기판상의 제1 영역에 위치되는 복수의 협폭 몰드 마스크 패턴과 상기 기판상의 제2 영역에 위치되는 복수의 광폭 몰드 마스크 패턴을 동시에 형성한다. 상기 제1 영역에서는 상기 복수의 협폭 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서를 형성한다. 상기 제1 영역에서 상기 복수의 제1 스페이서가 형성되는 동안 상기 제2 영역에서는 상기 복수의 광폭 몰드 마스크 패턴의 측벽을 덮는 복수의 제2 스페이서를 형성하고 상기 저밀도 마스크층 의 일부를 제거하여 상기 광폭 몰드 마스크 패턴 보다 더 큰 폭을 가지는 복수의 저밀도 마스크 패턴을 형성한다. 상기 제1 영역에는 상기 기판에 상기 복수의 제1 스페이서가 전사된 복수의 협폭 패턴을 형성한다. 상기 제1 영역에 상기 복수의 협폭 패턴이 형성되는 동안 상기 제2 영역에는 상기 기판에 상기 복수의 저밀도 마스크 패턴이 전사된 광폭 패턴을 형성한다.
복수의 광폭 몰드 마스크 패턴을 형성하는 단계에서 상기 복수의 광폭 몰드 마스크 패턴 중 일부는 상기 협폭 몰드 마스크 패턴과 일체로 연결되도록 형성될 수 있다. 또는, 상기 복수의 광폭 몰드 마스크 패턴을 형성하는 단계에서 상기 복수의 광폭 몰드 마스크 패턴 중 다른 일부는 상기 협폭 몰드 마스크 패턴과 연결되지 않도록 상기 제2 영역에만 형성될 수 있다.
상기 복수의 협폭 몰드 마스크 패턴 및 상기 복수의 광폭 몰드 마스크 패턴은 각각 상기 기판의 상면으로부터 일정한 거리에 위치되는 상면을 가질 수 있다.
상기 제1 스페이서 및 상기 제2 스페이서는 상호 연결되어 루프 형상의 스페이서를 이룰 수 있다. 이 경우, 상기 제1 스페이서 및 상기 제2 스페이서가 형성된 후 상기 협폭 몰드 마스크 패턴 및 상기 광폭 몰드 마스크 패턴을 제거하고, 상기 루프 형상의 스페이서를 2 개로 분리하는 공정을 더 포함할 수 있다. 상기 루프 형상의 스페이서를 2 개로 분리하기 위하여 상기 제1 스페이서의 일부와 상기 제2 스페이서의 일부를 각각 제거할 수 있다. 상기 루프 형상의 스페이서를 2 개로 분리하는 동안 상기 복수의 저밀도 마스크 패턴 중 상기 루프 형성의 스페이서에 접해 있는 저밀도 마스크 패턴이 2 개로 분리될 수 있다.
상기 기판은 메모리 셀 영역과, 주변회로 영역과, 이들 사이에 위치되는 접속 영역을 포함하고, 상기 제1 영역은 메모리 셀 영역 내에 포함되고, 상기 제2 영역은 상기 접속 영역 내에 포함될 수 있다. 상기 복수의 협폭 몰드 마스크 패턴은 메모리 셀 영역으로부터 상기 접속 영역까지 연장되도록 형성되고, 상기 복수의 광폭 몰드 마스크 패턴은 상기 메모리 셀 영역, 상기 주변회로 영역, 및 상기 접속 영역에 각각 형성될 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 미세 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성한다. 상기 제1 영역에 있는 상기 피식각막을 노출시키는 저밀도 마스크층을 상기 제2 영역에 있는 상기 피식각막 위에 형성한다. 상기 제1 영역 및 제2 영역에 걸쳐서 연장되는 복수의 제1 몰드 마스크 패턴을 포함하는 복수의 몰드 마스크 패턴을 상기 피식각막 및 상기 저밀도 마스크층 위에 형성한다. 상기 제1 영역 및 제2 영역에서 상기 복수의 몰드 마스크 패턴의 측벽 및 상면을 덮는 스페이서 마스크층을 형성한다. 상기 제1 영역에서는 상기 스페이서 마스크층을 에치백하여 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서를 형성한다. 상기 제2 영역에서는 상기 복수의 제1 스페이서가 형성되는 동안 상기 스페이서 마스크층 및 저밀도 마스크층을 에치백하여 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 제2 스페이서와 복수의 저밀도 마스크 패턴을 형성한다. 상기 복수의 몰드 마스크 패턴을 제거한다. 상기 제1 영역에서는 상기 복수의 제1 스페이서를 식각 마스크로 이용하고 상기 제2 영역에서는 상기 저밀도 마스크 패턴을 식각 마 스크로 이용하여 제1 영역 및 제2 영역에서 동시에 피식각막을 식각한다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서는 메모리 셀 영역을 구성하는 복수의 도전 라인을 형성하는 데 필요한 포토리소그래피 공정과, 이들을 주변 회로에 연결시키기 위한 복수의 콘택 패드, 메모리 셀 영역에 형성되는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 주변회로 영역에 형성되는 주변회로용 도전 패턴 등과 같은 비교적 큰 패턴들을 형성하기 위한 포토리소그래피 공정을 별도의 공정으로 행하지 않고 1 회의 포토리소그래피 공정을 통해 동시에 형성함으로써 이들 사이에 발생될 수 있는 미스얼라인 문제를 근본적으로 해결할 수 있다. 또한, 기판상의 패턴 밀도가 서로 다른 각 영역에서 서로 다른 사이즈 및 폭을 가지는 다양한 패턴들을 형성하기 위한 식각 공정을 동시에 행할 때, 1 회의 포토리소그래피 공정을 통해 얻어지는 식각 마스크를 이용하여 식각 공정을 행하므로, 동일 또는 유사한 식각 특성을 가지는 물질을 식각 마스크로 이용하는 것이 가능하다. 따라서, 서로 다른 패턴 밀도를 가지는 다양한 형상의 패턴을 동시에 형성하는 데 있어서, 식각 마스크의 재료 차이에 따른 식각 특성 및 패턴 균일도의 열화 가능성을 배제할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서, 층 및 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 3은 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성을 부분적으로 예시한 평면도이다. 도 3에는, NAND 플래시 메모리 소자의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 접속 영역(300B)의 일부와, 주변회로 영역(300C)의 일부의 레이아웃이 예시되어 있다.
도 3을 참조하면, 상기 메모리 셀 영역(300A)에는 복수의 메모리 셀 블록(340)이 형성되어 있다. 도 3에는 1 개의 메모리 셀 블록(340) 만 도시하였다. 상기 메모리 셀 블록(340)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)과의 사이에 1 개의 셀 스트링(10, 도 2 참조)을 구성하는 데 필요한 복수의 도전 라인(301, 302, ..., 332)이 제1 방향 (도 3에서 "x 방향")으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(301, 302, ..., 332)은 각각 상기 메모리 셀 영역(300A) 및 접속 영역(300B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(301, 302, ..., 332)을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위하여, 상기 접속 영역(300B)에서 상기 복수의 도전 라 인(301, 302, ..., 332) 각각의 일단에는 복수의 콘택 패드(352)가 상기 복수의 도전 라인(301, 302, ..., 332)과 각각 일체로 형성되어 있다.
도 3에는 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ..., 332)의 말단 부분이 상기 제1 방향에 직교하는 제2 방향 (도 3에서 "y 방향")을 따라 연장되어 있는 것으로 예시되어 있다. 그러나, 본 발명은 도 3에 예시된 구성에만 적용되는 것은 아니다. 본 발명의 사상의 범위 내에서 상기 복수의 도전 라인(301, 302, ..., 332) 및 콘택 패드(352)의 구성에 대한 다양한 변형 및 변경이 가능하다.
주변회로 영역(300C)에는 주변회로용 도전 패턴(372)이 형성되어 있다.
도 3에서, 상기 복수의 도전 라인(301, 302, ..., 332), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 콘택 패드(352), 및 주변회로용 도전 패턴(372)은 모두 상호 동일한 물질로 이루어진다. 상기 복수의 도전 라인(301, 302, ..., 332)은 각각 상기 메모리 셀 영역(300A)에서 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 상기 주변회로용 도전 패턴(372)은 주변회로용 트랜지스터의 게이트 전극을 구성할 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 각각 상기 복수의 도전 라인(301, 302, ..., 332)의 폭(W1) 보다 더 큰 폭(W2, W3)을 가질 수 있다.
다른 예로서, 상기 복수의 도전 라인(301, 302, ..., 332)은 메모리 셀 영역(300A)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다.
도 3에는 1 개의 메모리 셀 블록(340)에서 복수의 도전 라인(301, 302, ..., 332)이 32 개의 도전 라인을 포함하는 것으로 도시되어 있으나, 본 발명의 사상의 범위 내에서 1 개의 메모리 셀 블록(340)은 다양한 수의 도전 라인을 포함할 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에 대하여 구체적인 예를 들어 상세히 설명한다.
도 4a 및 도 4b 내지 도 14a 및 도 14b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 4a 내지 도 14a는 각각 도 3의 "IV" 로 표시된 장방형 부분의 평면도이고, 도 4b 내지 도 14b는 각각 도 3의 "IV" 로 표시된 장방형 부분 중에서 A - A' 선, B - B' 선, 및 C - C' 선에 따르는 단면들에 대응되는 각 부분의 단면도이다.
도 4a 및 도 4b를 참조하면, 먼저 메모리 셀 영역(300A)과, 접속 영역(300B)과, 주변회로 영역(300C) (도 3 참조)을 가지는 기판(400)을 준비한다. 상기 기판(400)은 실리콘 기판으로 이루어질 수 있다.
상기 기판(400) 위에 상기 도전 라인들을 형성하는 데 필요한 도전층(430)을 형성하고, 상기 도전층(430) 위에 제1 하드마스크층(432) 및 제2 하드마스크층(434)을 차례로 형성한다. 경우에 따라, 상기 제1 하드마스크층(432) 및 제2 하드마스크층(434)중 어느 하나는 생략될 수 있다. 또는, 상기 제1 하드마스크층(432) 및 제2 하드마스크층(434) 외에 다른 하드마스크층(도시 생략)을 더 형성 하여, 상기 제1 하드마스크층(432) 및 제2 하드마스크층(434)을 포함하는 3 층 이상의 하드마스크 적층 구조를 형성할 수도 있다.
그 후, 상기 제2 하드마스크층(434) 위에 제3 하드마스크층(440)을 형성한다. 상기 제3 하드마스크층(440)은 후속 공정에서 메모리 셀 영역(300A)에 형성되는 복수의 도전 라인(301, 302, ..., 332) (도 3 참조)에 비해 큰 사이즈 또는 콘 폭을 가지는 패턴들, 또는 상기 복수의 도전 라인(301, 302, ..., 332) (도 3 참조)이 형성되는 영역에 비해 낮은 밀도로 형성되는 패턴들을 형성하기 위한 식각 마스크로 사용하기 위한 것이다.
도 4a 및 도 4b에서, 상기 도전층(430)으로부터 워드 라인을 형성하는 경우, 상기 도전층(430)은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 도전층(430)으로부터 비트 라인을 형성하는 경우, 상기 도전층(430)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 제1 하드마스크층(432) 및 제2 하드마스크층(434)은 서로 다른 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 하드마스크층(432)은 산화막으로 이루어지고, 상기 제2 하드마스크층(434)은 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 상기 제1 하드마스크층(432)은 약 1000 ∼ 3000 Å의 두께로 형성될 수 있다. 상기 제2 하드마스크층(434)은 약 300 ∼ 1000 Å의 두께로 형성될 수 있다.
상기 제3 하드마스크층(440)은 상기 제1 하드마스크층(432)과 동일 또는 유 사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제3 하드마스크층(440)은 산화막으로 이루어질 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제3 하드마스크층(440) 중 상기 기판(400)의 제1 영역(400A)을 덮고 있는 부분을 제거하여, 상기 제1 영역(400A)에서 상기 제2 하드마스크층(434)을 노출시키는 제3 하드마스크 패턴(440a)을 형성한다.
상기 기판(400)의 제1 영역(400A)은 메모리 셀 영역(300A) 및 접속 영역(300B) 중 더블 패터닝 (double patterning) 공정에 의해 패턴 밀도를 배가(倍加)시켜 협폭(narrow width)의 미세 패턴을 형성하게 될 영역이다. 상기 기판(400)의 제1 영역(400A)은 도 3에 예시된 도전 라인(301, 302, ..., 332)이 형성되는 영역에 대응된다.
상기 기판(400)의 제1 영역(400A)에서 상기 제3 하드마스크층(440)이 제거됨으로써 상기 제1 영역(400A)에서는 상기 제2 하드마스크층(434)이 노출된다. 상기 기판(400)의 제2 영역(400B)은 상기 제3 하드마스크 패턴(440a)으로 덮여 있다. 상기 기판(400)의 제2 영역(400B)은 상기 제1 영역(400A)에 비해 큰 사이즈 또는 큰 폭을 가지는 광폭(wide width)의 패턴들, 또는 비교적 낮은 밀도로 형성되는 패턴들이 형성될 영역이다.
도 6a 및 도 6b를 참조하면, 상기 기판(400)의 제1 영역(400A) 및 제2 영역(400B)에서 각각 상기 제2 하드마스크층(434) 및 제3 하드마스크 패턴(440a) 위에 복수의 몰드 마스크 패턴(450)을 형성한다. 상기 복수의 몰드 마스크 패턴(450)은 각각 메모리 셀 영역(300A) 및 접속 영역(300B)에서 상기 제2 하드마스크 층(434)의 상면 및 상기 제3 하드마스크 패턴(440a)의 상면에 걸쳐서 연장되도록 형성될 수 있다. 이 때, 1 개의 몰드 마스크 패턴(450)은 제1 영역(400A)에 형성되는 협폭 몰드 마스크 패턴(450s)과 제2 영역(400B)에 형성되는 광폭 몰드 마스크 패턴(450w)이 상호 연결되어 있는 구조를 가진다. 또는, 메모리 셀 영역(300A)에서 도 3에 예시된 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 형성하거나 주변회로 영역(300C)에서 주변회로용 도전 패턴(372)을 형성하기 위하여, 상기 몰드 마스크 패턴(450)이 상기 제3 하드마스크 패턴(440a)의 상면에만 연장되도록 형성될 수도 있다.
상기 복수의 몰드 마스크 패턴(450)은 상기 제2 하드마스크층(434) 및 제3 하드마스크 패턴(440a) 각각에 대하여 식각 선택비를 가지는 물질로 이루어진다. 예를 들면, 상기 복수의 몰드 마스크 패턴(450)은 탄소 함유막 또는 폴리실리콘막으로 이루어질 수 있다. 특정한 예로서, 상기 제2 하드마스크층(434)이 폴리실리콘막으로 이루어지고 상기 제3 하드마스크 패턴(440a)이 산화막으로 이루어진 경우, 상기 복수의 몰드 마스크 패턴(450)은 탄소 함유막으로 이루어질 수 있다. 다른 예로서, 상기 제2 하드마스크층(434)이 질화막으로 이루어지고 상기 제3 하드마스크 패턴(440a)이 산화막으로 이루어진 경우, 상기 복수의 몰드 마스크 패턴(450)은 폴리실리콘막으로 이루어질 수 있다.
상기 복수의 몰드 마스크 패턴(450)을 형성하는 데 있어서, 상기 기판(400)의 제1 영역(400A) 및 제2 영역(400B)에서 상기 기판(400) 상면으로부터 상기 복수의 몰드 마스크 패턴(450) 각각의 상면까지의 거리(D1, D2)가 균일하게 되도록 형 성하는 것이 바람직하다.
상기 복수의 몰드 마스크 패턴(450)을 형성하기 위하여, 먼저 상기 제2 하드마스크층(434) 및 제3 하드마스크 패턴(440a) 위에 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용하여 평탄화된 상면을 가지는 몰드 마스크층을 형성한 후, 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하여 상기 몰드 마스크층을 식각하여 도 6a 및 도 6b에 예시된 복수의 몰드 마스크 패턴(450) 형상으로 패터닝할 수 있다.
예를 들면, 상기 복수의 몰드 마스크 패턴(450)을 탄소함유막으로 형성하기 위하여, 상기 제2 하드마스크층(434) 및 제3 하드마스크 패턴(440a) 위에 유기 화합물을 약 1000 ∼ 5000 Å의 두께로 스핀 코팅하여 유기 화합물층을 형성한다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
도 7a 및 도 7b를 참조하면, 상기 복수의 몰드 마스크 패턴(450)이 형성된 결과물상에 상기 몰드 마스크 패턴(450)의 상면 및 측벽을 균일한 두께로 덮는 스페이서 마스크층(460)을 형성한다. 상기 스페이서 마스크층(460)이 형성된 후, 상기 복수의 몰드 마스크 패턴(450) 사이로 노출되는 상기 제2 하드마스크층(434) 및 제3 하드마스크 패턴(440a)의 상면도 상기 스페이서 마스크층(460)에 의해 균일한 두께로 덮이게 된다.
상기 스페이서 마스크층(460)은 상기 제3 하드마스크 패턴(440a)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(460)은 산화막으로 이루어질 수 있다. 상기 기판(400)상에서 상기 스페이서 마스크층(460)을 균일한 두께로 형성되도록 하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 스페이서 마스크층(460)을 에치백하여, 복수의 몰드 마스크 패턴(450) 각각의 측벽들을 덮는 루프(loop) 형상의 복수의 스페이서(460a)를 형성한다. 이 때, 상기 기판(400)의 제1 영역(400A)에서는, 상기 제2 하드마스크층(434)이 노출될 때 까지 상기 스페이서 마스크층(460)이 에치백되어 상기 몰드 마스크 패턴(450)의 측벽들을 덮는 복수의 스페이서(460a)가 형성된다. 반면, 상기 기판(400)의 제2 영역(400B)에서는, 상기 스페이서 마스크층(460)이 에치백됨에 따라 상기 제1 영역(400A)에서 상기 제2 하드마스크층(434)이 노출되기 전에 상기 제3 하드마스크 패턴(440a)이 먼저 노출된다. 상기 제3 하드마스크 패턴(440a)과 상기 스페이서 마스크층(460)은 상호 동일 또는 유사한 막질로 이루어 지므로, 상기 제2 영역(400B)에서 상기 제3 하드마스크 패턴(440a)이 노출된 후 상기 제1 영역(400A)에서 상기 제2 하드마스크층(434)이 노출될 때까지 상기 스페이서 마스크층(460)이 계속 에치백되는 동안 제2 영역(400B)에서는 상기 복수의 스페이서(460a)의 형성 후 노출된 제3 하드마스크 패턴(440a)이 에치백되어 상기 제3 하드마스크 패턴(440a) 아래에 있던 제2 하드마스크층(434)이 노출된다. 그 결과, 상기 기판(400)의 제2 영역(400B)에서는 상기 몰드 마스크 패턴(450)과 그 양 측벽을 덮고 있는 스페이서(460a)의 각각의 폭의 합에 대응되는 폭을 가지는 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)이 얻어진다.
도 9a 및 도 9b를 참조하면, 상기 복수의 스페이서(460a), 저밀도 패턴 형성용 제3 하드마스크 패턴(440b), 및 제2 하드마스크층(434)의 식각이 억제되는 조건하에서 상기 기판(400)의 제1 영역(400A) 및 제2 영역(400B)으로부터 상기 복수의 몰드 마스크 패턴(450)을 완전히 제거한다.
그 결과, 상기 기판(400)의 제1 영역(400A)에는 상기 제2 하드마스크층(434) 위에 복수의 스페이서(460a) 만 남게 되고, 제2 영역(400B)에는 상기 제2 하드마스크층(434) 위에 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)과 상기 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)의 일부를 덮고 있는 복수의 스페이서(460a)가 남게 된다.
도 10a 및 도 10b를 참조하면, 상기 복수의 스페이서(460a), 저밀도 패턴 형성용 제3 하드마스크 패턴(440b), 및 제2 하드마스크층(434) 위에 분리용 마스크 패턴(470)을 형성한다.
상기 분리용 마스크 패턴(470)이 형성된 후, 상기 기판(400) 상의 접속 영역(300B) (도 3 참조)에서 상기 복수의 스페이서(460a)의 일부와 상기 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)의 일부가 상기 분리용 마스크 패턴(470)을 통해 외부로 노출된다. 상기 분리용 마스크 패턴(470)이 형성된 후, 상기 기판(400)의 메모리 셀 영역(300A) 및 주변회로 영역(300C) (도 3 참조)에서는 상기 스페이서(460a) 및 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)이 상기 분리용 마스크 패턴(470)에 의해 완전히 덮여 외부로 노출되지 않는다.
상기 분리용 마스크 패턴(470)은 포토레지스트 패턴으로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 분리용 마스크 패턴(470)을 식각 마스크로 하여 상기 접속 영역(300B)에서 복수의 스페이서(460a) 및 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)의 노출된 부분들을 제거하는 트리밍(trimming) 공정을 행하여, 상기 기판(400)의 메모리 셀 영역(300A) 및 주변회로 영역(300C)에서 복수의 몰드 마스크 패턴(450) 주위에 형성되었던 루프 형상의 스페이서(460a)를 각각 2 개로 분리시키는 동시에, 접속 영역(300B)에 있는 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)을 각각 2 개로 분리시켜 콘택 패드용 제3 하드마스크 패턴(440c)을 형성한다.
그 후, 상기 분리용 마스크 패턴(470)을 제거한다.
도 12a 및 도 12b를 참조하면, 상기 기판(400)의 제1 영역(400A)에서는 상기 복수의 스페이서(460a)를 식각 마스크로 이용하고, 제2 영역(400B)에서는 상기 저밀도 패턴 형성용 제3 하드마스크 패턴(440b) 및 콘택 패드용 제3 하드마스크 패 턴(440c)을 각각 식각 마스크로 이용하여 상기 제2 하드마스크층(434)을 식각하여, 상기 제1 하드마스크층(432)을 노출시키는 복수의 제2 하드마스크 패턴(434a)을 형성한다.
상기 복수의 제2 하드마스크 패턴(434a)이 형성된 후, 상기 제2 하드마스크 패턴(434a)의 상면에는 도 12b에 도시한 바와 같이 상기 복수의 스페이서(460a)와, 저밀도 패턴 형성용 제3 하드마스크 패턴(440b) 및 콘택 패드용 제3 하드마스크 패턴(440c)이 잔류할 수 있다. 도 12a에서, 상기 제2 하드마스크 패턴(434a)의 상면에 잔류하는 다른 막들의 도시는 생략하였다.
도 13a 및 도 13b를 참조하면, 상기 기판(400)의 제1 영역(400A) 및 제2 영역(400B)에서 상기 제2 하드마스크 패턴(434a)을 식각 마스크로 이용하여 상기 제1 하드마스크층(432)을 식각하여, 상기 도전층(430)을 노출시키는 복수의 제1 하드마스크 패턴(432a)을 형성한다.
상기 복수의 제1 하드마스크 패턴(432a)이 형성된 후, 상기 제1 하드마스크 패턴(432a)의 상면에는 도 13b에 도시한 바와 같이 상기 제2 마스크 패턴(434a)이 잔류할 수 있다. 도 13a에서, 상기 제1 하드마스크 패턴(432a)의 상면에 잔류하는 다른 막들의 도시는 생략하였다.
도 14a 및 도 14b를 참조하면, 상기 기판(400)의 제1 영역(400A) 및 제2 영역(400B)에서 상기 제1 하드마스크 패턴(432a)을 식각 마스크로 이용하여 상기 도전층(430)을 식각한다.
그 결과, 상기 기판(400)의 제1 영역(400A)에는 상기 복수의 스페이서(460a) 의 폭 및 피치가 전사된 복수의 제1 도전 패턴(430a)이 형성된다. 그리고, 상기 기판의 제2 영역(400B)에는 상기 저밀도 패턴 형성용 제3 하드마스크 패턴(440b) 및 콘택 패드용 제3 하드마스크 패턴(440c)의 폭 및 피치가 전사된 제2 도전 패턴(430b) 및 제3 도전 패턴(430c)이 형성된다. 상기 제3 도전 패턴(430c)은 상기 제1 도전 패턴(430a)과 일체로 형성된다. 상기 제1 도전 패턴(430a)은 제1 영역(400A)에서 상기 협폭 몰드 마스크 패턴(450s) (도 6a 및 도 6b 참조)으로부터 그 패턴 밀도가 배가된 스페이서(460a)의 폭이 그대로 전사되어 협폭의 도전 패턴으로 형성된다. 그리소, 상기 제1 도전 패턴(430c)은 제2 영역(400B)에서 상기 광폭 몰드 마스크 패턴(450w) (도 6a 및 도 6b 참조)으로부터 유도되는 비교적 광폭의 저밀도 패턴 형성용 제3 하드마스크 패턴(440b)의 폭이 전사되어 광폭의 도전 패턴으로 형성된다.
상기 복수의 제1 도전 패턴(430a)은 도 3에 예시된 메모리 셀 영역(300A)에서 복수의 도전 라인(301, 302, ..., 332)에 대응하고, 상기 제2 도전 패턴(430b)은 도 3에 예시된 메모리 셀 영역(300A)에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대응한다. 그리고, 상기 제3 도전 패턴(430c)은 도 3에 예시된 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ..., 332)과 각각 일체로 형성되는 복수의 콘택 패드(352)에 대응한다.
상기한 바와 같이, 상기 복수의 제1 도전 패턴(430a), 제2 도전 패턴(430b) 및 제3 도전 패턴(430c)은 각각 1 회의 포토리소그래피 공정에 의해 기판(400)의 제1 영역(400A)및 제2 영역(400B)에서 각각 동시에 형성되는 복수의 몰드 마스크 패턴(450)을 이용하여 얻어진다. 즉, 제1 영역(400A)에서는 상기 복수의 몰드 마스크 패턴(450) 중 협폭 몰드 마스크 패턴(450s)으로부터 패턴 밀도가 배가(倍加)된 복수의 스페이서(460a)를 전사하는 공정을 통해 상기 제1 도전 패턴(430a)이 얻어지고, 제2 영역(400B)에서는 상기 복수의 몰드 마스크 패턴(450) 중 광폭 몰드 마스크 패턴(450w) 및 그 측벽에 형성되는 스페이서(460a)를 동시에 전사하는 공정을 통해 상기 제2 도전 패턴(430b) 및 제3 도전 패턴(430c)이 얻어진다.
이와 같이, 메모리 셀 영역(300A)을 구성하는 복수의 도전 라인(301, 302, ..., 332)을 형성하는 데 필요한 포토리소그래피 공정과, 이들을 주변 회로에 연결시키기 위한 복수의 콘택 패드(352), 메모리 셀 영역(300A)에 형성되는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL), 및 주변회로 영역(300C)에 형성되는 주변회로용 도전 패턴(372)과 같은 비교적 큰 패턴들을 형성하기 위한 포토리소그래피 공정을 별도의 공정으로 행하지 않고 1 회의 포토리소그래피 공정을 통해 동시에 형성함으로써 이들 사이에 발생될 수 있는 미스얼라인 문제를 근본적으로 해결할 수 있다.
또한, 기판(400)의 제1 영역(400A) 및 제2 영역(400B)에서 상기 복수의 제1 도전 패턴(430a), 제2 도전 패턴(430b) 및 제3 도전 패턴(430c)을 형성하기 위한 식각 공정시, 1 회의 포토리소그래피 공정을 통해 얻어지는 식각 마스크를 이용하여 식각 공정을 동시에 행하므로, 동일 또는 유사한 식각 특성을 가지는 물질을 식각 마스크로 이용할 수 있다. 따라서, 서로 다른 패턴 밀도를 가지는 다양한 형상의 패턴을 동시에 형성하는 데 있어서, 식각 마스크의 재료 차이에 따른 식각 특성 및 패턴 균일도의 열화 가능성을 배제할 수 있다.
위에서 도 4a 및 도 4b 내지 도 14a 및 도 14b를 참조하여 설명한 실시예에서는 기판(400)상에 형성된 도전층(430)을 식각하여 제1 도전 패턴(430a), 제2 도전 패턴(430b) 및 제3 도전 패턴(430c)을 형성하는 공정을 예로 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 상기 기판(400)에 활성 영역을 정의하는 데 이용될 수도 있다. 도시하지는 않았으나, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 상기 기판(400)에 활성 영역을 정의하기 위하여, 상기 기판(400) 위에 상기 도전층(430)을 형성하는 공정을 생략하고, 상기 기판(400)의 바로 위에 패드 산화막 및 제1 하드마스크층(432)을 차례로 형성한 후, 도 4a 및 도 4b 내지 도 13a 및 도 13b의 공정을 거쳐 얻어진 제1 하드마스크 패턴(432a)을 형성하는 공정까지 진행한 후, 상기 제1 하드마스크 패턴(432a)을 식각 마스크로 이용하여 상기 기판(400)을 식각하여 상기 기판(400)에 다양한 폭을 가지는 복수의 트렌치(trench)를 형성하고, 상기 복수의 트렌치 내에 절연 물질을 매립하여 소자분리막을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 통상의 NAND 플래시 메모리 소자의 메모리 셀 어레이와, 그 주변 회로들을 나타낸 블록 다이어그램이다.
도 2는 통상의 NAND 플래시 메모리 소자의 메모리 셀 어레이의 구조를 설명하기 위한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 일부 구성을 예시한 평면도이다.
도 4a 및 도 4b 내지 도 14a 및 도 14b는 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 4a 내지 도 14a는 각각 도 3의 "IV" 로 표시된 장방형 부분의 평면도이고, 도 4b 내지 도 14b는 각각 도 3의 "IV" 로 표시된 장방형 부분 중에서 A - A' 선, B - B' 선, 및 C - C' 선에 따르는 단면들에 대응되는 각 부분의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
300A: 메모리 셀 영역, 300B: 접속 영역, 300C: 주변회로 영역, 301, 302, ..., 332: 도전 라인, 340: 메모리 셀 블록, 352: 콘택 패드, 372: 주변회로용 도전 패턴, 400: 기판, 400A: 제1 영역, 400B: 제2 영역, 430: 도전층, 430a: 제1 도전 패턴, 430b: 제2 도전 패턴, 430c: 제3 도전 패턴, 432: 제1 하드마스크층, 432a: 제1 하드마스크 패턴, 434: 제2 하드마스크층, 434a: 제2 하드마스크 패턴, 440: 제3 하드마스크층, 440a: 제3 하드마스크 패턴, 440b: 저밀도 패턴 형성용 제 3 하드마스크 패턴, 440c: 콘택 패드용 제3 하드마스크 패턴, 450: 몰드 마스크 패턴, 450s: 협폭 몰드 마스크 패턴, 450w: 광폭 몰드 마스크 패턴, 460: 스페이서 마스크층, 460a: 스페이서, 470: 분리용 마스크 패턴,

Claims (35)

  1. 제1 영역 및 제2 영역을 포함하는 기판상의 상기 제2 영역에 저밀도 마스크층을 형성하는 단계와,
    상기 기판상의 제1 영역에 위치되는 복수의 협폭 몰드 마스크 패턴과 상기 기판상의 제2 영역에서 상기 저밀도 마스크층 위에 위치되는 복수의 광폭 몰드 마스크 패턴을 동시에 형성하는 단계와,
    상기 제1 영역에서는 상기 복수의 협폭 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서를 형성하고, 상기 제1 영역에서 상기 복수의 제1 스페이서가 형성되는 동안 상기 제2 영역에서는 상기 복수의 광폭 몰드 마스크 패턴의 측벽을 덮는 복수의 제2 스페이서를 형성하는 단계와,
    상기 저밀도 마스크층 중 상기 복수의 제2 스페이서의 형성 후 노출되는 부분을 제거하여 상기 광폭 몰드 마스크 패턴 보다 더 큰 폭을 가지는 복수의 저밀도 마스크 패턴을 형성하는 단계와,
    상기 기판의 상기 제1 영역에 상기 기판에 상기 복수의 제1 스페이서가 전사된 복수의 협폭 패턴을 형성하고, 상기 제1 영역에 상기 복수의 협폭 패턴이 형성되는 동안 상기 기판의 상기 제2 영역에 상기 복수의 저밀도 마스크 패턴이 전사된 광폭 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 복수의 광폭 몰드 마스크 패턴을 형성하는 단계에서, 상기 복수의 광폭 몰드 마스크 패턴은 상기 협폭 몰드 마스크 패턴과 일체로 연결되는 부분을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 복수의 광폭 몰드 마스크 패턴을 형성하는 단계에서, 상기 복수의 광폭 몰드 마스크 패턴은 상기 협폭 몰드 마스크 패턴과 연결되지 않도록 상기 제2 영역에만 형성되는 광폭 몰드 마스크 패턴을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 복수의 협폭 몰드 마스크 패턴 및 상기 복수의 광폭 몰드 마스크 패턴은 각각 상기 기판의 상면으로부터 일정한 거리에 위치되는 상면을 가지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제1 스페이서 및 상기 제2 스페이서는 상호 연결되어 루프 형상의 스페이서를 이루는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 제1 스페이서 및 상기 제2 스페이서가 형성된 후 상기 협폭 몰드 마스크 패턴 및 상기 광폭 몰드 마스크 패턴을 제거하는 단계와,
    상기 루프 형상의 스페이서를 2 개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 루프 형상의 스페이서를 2 개로 분리하기 위하여 상기 제1 스페이서의 일부와 상기 제2 스페이서의 일부를 각각 제거하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제6항에 있어서,
    상기 루프 형상의 스페이서를 2 개로 분리하는 동안 상기 복수의 저밀도 마스크 패턴 중 상기 루프 형성의 스페이서에 접해 있는 저밀도 마스크 패턴이 2 개로 분리되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 협폭 몰드 마스크 패턴 및 광폭 몰드 마스크 패턴은 각각 탄소 함유막 및 폴리실리콘막 중에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 기판은 메모리 셀 영역과, 주변회로 영역과, 이들 사이에 위치되는 접속 영역을 포함하고,
    상기 제1 영역은 메모리 셀 영역 내에 포함되고, 상기 제2 영역은 상기 접속 영역 내에 포함되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  12. 삭제
  13. 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하는 단계와,
    상기 제1 영역에 있는 상기 피식각막을 노출시키는 저밀도 마스크층을 상기 제2 영역에 있는 상기 피식각막 위에 형성하는 단계와,
    상기 제1 영역 및 제2 영역에 걸쳐서 연장되는 복수의 제1 몰드 마스크 패턴을 포함하는 복수의 몰드 마스크 패턴을 상기 피식각막 및 상기 저밀도 마스크층 위에 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 복수의 몰드 마스크 패턴의 측벽 및 상면을 덮는 스페이서 마스크층을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에서 상기 스페이서 마스크층을 에치백하여 상기 제1 영역에서는 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서를 형성하고, 상기 제2 영역에서는 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 제2 스페이서를 형성하는 단계와,
    상기 제2 영역에서 상기 저밀도 마스크층 중 상기 복수의 제2 스페이서의 형성 후 노출되는 부분을 에치백하여 상기 저밀도 마스크층 중 남은 부분으로 이루어지는 복수의 저밀도 마스크 패턴을 형성하는 단계와,
    상기 복수의 몰드 마스크 패턴을 제거하는 단계와,
    상기 제1 영역에서는 상기 복수의 제1 스페이서를 식각 마스크로 이용하고 상기 제2 영역에서는 상기 저밀도 마스크 패턴을 식각 마스크로 이용하여 제1 영역 및 제2 영역에서 동시에 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 복수의 제1 몰드 마스크 패턴은 각각 평탄화된 상면을 가지고,
    상기 제1 영역 및 제2 영역에서 상기 기판의 상면으로부터 상기 제1 몰드 마스크 패턴 각각의 상면까지의 거리가 일정한 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  16. 제13항에 있어서,
    상기 복수의 몰드 마스크 패턴을 형성하는 단계에서는, 상기 제2 영역에서 상기 저밀도 마스크층 위에만 형성되는 제2 몰드 마스크 패턴을 상기 제1 몰드 마스크 패턴 형성과 동시에 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  17. 삭제
  18. 제13항에 있어서,
    상기 스페이서 마스크층은 상기 제1 영역 및 제2 영역에서 상기 복수의 몰드 마스크 패턴의 측벽 및 상면을 균일한 두께로 덮도록 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제13항에 있어서,
    상기 제1 몰드 마스크 패턴의 측벽에는 상기 제1 영역에 형성된 상기 제1 스페이서와 상기 제2 영역에 형성된 제2 스페이서가 상호 연결되어 루프 형상의 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  20. 제19항에 있어서,
    상기 복수의 몰드 마스크 패턴을 제거한 후 상기 루프 형상의 스페이서를 2 개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 제13항에 있어서,
    상기 피식각막은 상기 기판 위에 형성된 도전층을 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  25. 제13항에 있어서,
    상기 피식각막은 상기 기판상에 차례로 형성된 도전층 및 하드마스크층을 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 제13항에 있어서,
    상기 저밀도 마스크층 및 스페이서 마스크층은 상호 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  32. 제13항에 있어서,
    상기 기판은 메모리 셀 영역과, 주변회로 영역과, 이들 사이에 위치되는 접속 영역을 포함하고,
    상기 제1 영역은 메모리 셀 영역 내에 포함되고, 상기 제2 영역은 상기 접속 영역 내에 포함되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  33. 삭제
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  35. 삭제
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CN2009101458849A CN101609814B (zh) 2008-06-17 2009-06-17 半导体器件及存储系统的形成方法
JP2009144204A JP5303374B2 (ja) 2008-06-17 2009-06-17 半導体素子の形成方法及びメモリシステムの製造方法
US12/639,542 US8686563B2 (en) 2008-06-17 2009-12-16 Methods of forming fine patterns in the fabrication of semiconductor devices
US14/186,617 US9093454B2 (en) 2008-06-17 2014-02-21 Semiconductor devices having fine patterns

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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101435520B1 (ko) 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101532012B1 (ko) * 2008-12-24 2015-06-30 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP5322668B2 (ja) * 2009-01-21 2013-10-23 株式会社東芝 半導体装置の製造方法およびフォトマスク
KR101016826B1 (ko) * 2009-02-13 2011-02-21 주식회사 하이닉스반도체 반도체 소자의 패턴 및 이의 형성 방법
KR101093969B1 (ko) 2010-08-04 2011-12-15 주식회사 하이닉스반도체 미세 패턴 형성방법
KR101927924B1 (ko) * 2011-10-28 2018-12-12 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
CN102522371B (zh) * 2011-12-22 2016-06-08 上海华虹宏力半导体制造有限公司 接触孔的制作方法
JP5881569B2 (ja) * 2012-08-29 2016-03-09 株式会社東芝 パターン形成方法
US9378979B2 (en) 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
KR20140064458A (ko) 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
CN103839769B (zh) * 2012-11-20 2016-12-21 华邦电子股份有限公司 形成图案的方法
US8987142B2 (en) * 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
CN104425225A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 三重图形的形成方法
US9368348B2 (en) * 2013-10-01 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned patterning process
KR102223035B1 (ko) * 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US10163652B2 (en) 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
KR102270752B1 (ko) * 2014-08-11 2021-07-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9224744B1 (en) * 2014-09-03 2015-12-29 Sandisk Technologies Inc. Wide and narrow patterning using common process
CN104576400A (zh) * 2015-01-21 2015-04-29 上海集成电路研发中心有限公司 一种鳍式场效晶体管的工艺整合方法
KR102323251B1 (ko) 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR102420150B1 (ko) 2015-08-19 2022-07-13 삼성전자주식회사 반도체 소자의 제조 방법
US9911693B2 (en) * 2015-08-28 2018-03-06 Micron Technology, Inc. Semiconductor devices including conductive lines and methods of forming the semiconductor devices
KR102410139B1 (ko) 2015-09-04 2022-06-16 삼성전자주식회사 반도체 장치 제조 방법
US9583356B1 (en) * 2015-09-30 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
WO2018165815A1 (zh) * 2017-03-13 2018-09-20 深圳修远电子科技有限公司 芯片扇出方法
US9905424B1 (en) * 2017-04-24 2018-02-27 Globalfoundries Inc. Self-aligned non-mandrel cut formation for tone inversion
CN109994464B (zh) * 2017-12-29 2021-04-09 长鑫存储技术有限公司 具有双倍间距的布局图形及其形成方法
US10276434B1 (en) * 2018-01-02 2019-04-30 International Business Machines Corporation Structure and method using metal spacer for insertion of variable wide line implantation in SADP/SAQP integration

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000066340A (ko) * 1999-04-15 2000-11-15 김영환 반도체 소자의 배선 형성 방법
KR20030096563A (ko) * 2002-06-14 2003-12-31 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
KR20050116421A (ko) * 2004-06-07 2005-12-12 삼성전자주식회사 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법
JP2007305970A (ja) * 2006-04-11 2007-11-22 Toshiba Corp 集積回路パターンの形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
KR100354440B1 (ko) 2000-12-04 2002-09-28 삼성전자 주식회사 반도체 장치의 패턴 형성 방법
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
JP3736639B2 (ja) * 2003-12-12 2006-01-18 セイコーエプソン株式会社 半導体装置及び電子デバイス並びにそれらの製造方法
JP3722224B2 (ja) * 2003-12-24 2005-11-30 セイコーエプソン株式会社 半導体チップ及び半導体装置並びに半導体装置の製造方法
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
JP4127711B2 (ja) * 2006-05-31 2008-07-30 株式会社東芝 半導体メモリ
JP4909735B2 (ja) * 2006-06-27 2012-04-04 株式会社東芝 不揮発性半導体メモリ
JP4996155B2 (ja) 2006-07-18 2012-08-08 株式会社東芝 半導体装置及びその製造方法
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
JP4638902B2 (ja) * 2007-09-27 2011-02-23 Ｏｋｉセミコンダクタ株式会社 半導体素子、及びそのレイアウト方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000066340A (ko) * 1999-04-15 2000-11-15 김영환 반도체 소자의 배선 형성 방법
KR20030096563A (ko) * 2002-06-14 2003-12-31 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
KR20050116421A (ko) * 2004-06-07 2005-12-12 삼성전자주식회사 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법
JP2007305970A (ja) * 2006-04-11 2007-11-22 Toshiba Corp 集積回路パターンの形成方法

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