KR101093969B1 - 미세 패턴 형성방법 - Google Patents

미세 패턴 형성방법 Download PDF

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Abstract

본 발명에 따른 미세 패턴 형성방법은 하부막 상에 하드 마스크막 및 상기 하드 마스크막과 식각 선택비가 다른 물질로 이루어진 제1 보조막을 적층하는 단계, 상기 하드 마스크막이 노출되도록 상기 제1 보조막을 패터닝하여 제1 보조 패턴들을 형성하는 단계, 상기 제1 보조 패턴들 사이를 상기 제1 보조막과 식각 선택비가 다른 물질로 이루어진 제2 보조막으로 채우는 단계, 상기 제2 보조막을 식각하여 상기 제2 보조막의 높이를 낮추는 단계, 상기 제2 보조막의 식각을 통해 노출된 상기 제1 보조 패턴들의 측벽 상에 상기 제2 보조막과 식각 선택비가 다른 물질로 이루어진 스페이서를 형성하는 단계, 상기 스페이서를 식각 마스크로 상기 제2 보조막의 노출된 영역을 제거하여 제2 보조 패턴들을 형성하는 단계, 상기 스페이서 및 상기 제1 보조 패턴들을 제거하여 상기 하드 마스크막을 노출시키는 단계, 및 상기 제2 보조 패턴들을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계를 포함한다.

Description

미세 패턴 형성방법{Method of manufacturing fine patterns}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 노광 해상도 한계보다 미세한 패턴을 균일하게 형성할 수 있는 미세 패턴 형성방법에 관한 것이다.
반도체 소자의 패턴은 일반적으로 포토리소그래피(photolithography) 공정을 이용하여 형성한다. 포토리소그래피 공정은 타겟 패턴용 하부막 상에 포토레지스트막을 증착하는 공정, 포토레지스트막을 노광하는 공정, 및 노광된 포토레지스트막을 현상하는 공정으로 이루어진다. 이러한 포토리소그래피 공정을 통해 하부막 상에는 포토레지스트 패턴이 형성된다.
포토레지스트 패턴은 반도체 소자의 패턴을 패터닝할 때 식각 마스크로 이용된다. 이에 따라, 포토레지스트 패턴의 크기는 반도체 소자의 패턴 크기를 결정하는 요소로 작용한다.
포토레지스트 패턴의 크기는 노광 해상도에 의해 결정된다. 따라서, 노광 해상도 한계에 의해 포토레지스트 패턴을 미세화하는데 한계가 있어 일반적인 포토리소그래피 공정으로 40nm 이하의 미세 패턴을 형성하기가 어려운 단점이 있다. 이러한 노광 해상도 한계를 극복하기 위한 다양한 방법이 제안된 바 있다. 그러나, 종래 제안된 방법들로는 노광 해상도 한계보다 좁게 형성되는 패턴들의 균일성을 확보하기 어려운 단점들이 있다. 낸드 플래시 메모리 소자의 경우, 게이트 패턴 또는 소자 분리 트렌치가 불균일하게 형성되면, 반도체 소자의 문턱 전압 분포 특성 등이 열화될 수 있다.
본 발명은 노광 해상도 한계보다 미세한 패턴의 균일성을 개선할 수 있는 미세 패턴 형성방법을 제공한다.
본 발명의 실시 예에 따른 미세 패턴 형성방법은 하부막 상에 하드 마스크막 및 상기 하드 마스크막과 식각 선택비가 다른 물질로 이루어진 제1 보조막을 적층하는 단계, 상기 하드 마스크막이 노출되도록 상기 제1 보조막을 패터닝하여 제1 보조 패턴들을 형성하는 단계, 상기 제1 보조 패턴들 사이를 상기 제1 보조막과 식각 선택비가 다른 물질로 이루어진 제2 보조막으로 채우는 단계, 상기 제2 보조막을 식각하여 상기 제2 보조막의 높이를 낮추는 단계, 상기 제2 보조막의 식각을 통해 노출된 상기 제1 보조 패턴들의 측벽 상에 상기 제2 보조막과 식각 선택비가 다른 물질로 이루어진 스페이서를 형성하는 단계, 상기 스페이서를 식각 마스크로 상기 제2 보조막의 노출된 영역을 제거하여 제2 보조 패턴들을 형성하는 단계, 상기 스페이서 및 상기 제1 보조 패턴들을 제거하여 상기 하드 마스크막을 노출시키는 단계, 및 상기 제2 보조 패턴들을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계를 포함한다.
상기 제1 보조막은 스핀 온 카본막(SOC: Spin On Carbon) 및 비정질 카본막에 비해 경도(硬度, hardness)가 큰 폴리 실리콘 또는 질화막으로 형성하는 것이 바람직하다. 상기 제2 보조막은 산화막 또는 스핀 온 카본막(SOC: Spin On Carbon)으로 형성할 수 있다. 상기 스페이서는 산화막을 제외하고, 폴리 실리콘 또는 스핀 온 카본막(SOC: Spin On Carbon)으로 형성할 수 있다. 상기 제1 보조막과 상기 스페이서는 동일한 물질 또는 서로 다른 물질로 형성할 수 있다.
상기 제2 보조막의 높이는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식, 건식 식각 방식, 및 습식 식각 방식 중 하나를 이용하거나, 2이상의 방식을 혼용하여 낮춘다.
본 발명은 제1 보조막의 측벽에 형성되는 스페이서의 폭을 제어하여 하드 마스크 패턴의 폭을 정의할 수 있으므로 노광 해상도 한계보다 좁은 하드 마스크 패턴을 형성할 수 있다. 더 나아가 본 발명은 노광 해상도 한계보다 좁은 하드 마스크 패턴을 식각 마스크로 반도체 소자의 패턴을 패터닝하여 노광 해상도 한계보다 좁은 반도체 소자의 패턴을 형성할 수 있다.
그리고 본 발명은 스페이서 하부에 형성되는 제2 보조막을 스페이서와 다른 물질로 형성하므로 스페이서가 비대칭 형태로 형성되더라도 스페이서를 식각 마스크로 제2 보조막을 식각하여 보조 패턴을 형성할 때 스페이서에 대한 제2 보조막의 식각 선택비에 의해 보조 패턴이 스페이서와 같이 비대칭 형태로 형성되는 것이 방지되고 대칭된 형태로 형성될 수 있다. 이 후, 보조 패턴을 식각 마스크로 하드 마스크 패턴을 식각하면 하드 마스크 패턴 또한 대칭된 형태로 형성될 수 있고, 대칭된 형태의 하드 마스크 패턴을 식각 마스크로 반도체 소자의 패턴을 패터닝하면 반도체 소자의 패턴을 균일하게 형성할 수 있다.
도 1a 내지 도 1g는 본 발명의 실시 예에 따른 미세 패턴 형성방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 실시 예에 따른 미세 패턴 형성방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 타겟 패턴용 하부막(101) 상에 하드 마스크막(103) 및 제1 보조막(105)을 적층한다.
타겟 패턴용 하부막(101)은 반도체 기판이거나, 반도체 기판 상에 형성된 절연막이거나, 반도체 기판 상에 형성된 도전막이거나, 절연막 또는 도전막 상에 형성된 보조 하드 마스크막일 수 있다.
하드 마스크막(103)은 하부막(101)의 종류에 따라 선택된 물질로 형성한다. 즉, 하드 마스크막(103)은 하부막(101)에 대한 식각 선택비를 고려하여 하부막(101)과 다른 물질로 형성되는 것이 바람직하다.
제1 보조막(105)은 하드 마스크막(103)에 대한 식각 선택비를 고려하여 하드 마스크막(101)과 다른 물질로 형성되는 것이 바람직하다. 그리고 제1 보조막(105)은 후속에서 스페이서를 형성하기 위해 그 측벽이 노출되어야 하므로 충분히 두꺼운 두께로 형성되는 것이 바람직하다. 예를 들어, 제1 보조막(105)은 300Å 내지 2000Å의 두께로 형성할 수 있다. 그리고 제1 보조막(105)은 두꺼운 두께로 형성되더라도 그 형태가 붕괴되지 않고 유지될 수 있도록 스핀 온 카본막(SOC: Spin On Carbon) 및 비정질 카본막에 비해 경도(硬度, hardness)가 큰 폴리 실리콘 또는 질화막으로 형성하는 것이 바람직하다.
이어서, 제1 보조막(105)의 일부를 식각 공정으로 제거하여 제1 보조막(105)에 하드 마스크막(103)을 노출시키는 다수의 홀 들(H)을 형성한다. 홀 들(H)은 포토리소그래피 공정을 이용하여 제1 보조막(105)을 패터닝함으로써 형성할 수 있다.
도 1b를 참조하면, 제1 보조막이 제거된 영역인 홀 들(H)을 제2 보조막(107)으로 채운다. 제2 보조막(107)은 제1 보조막(105) 및 후속에서 형성될 스페이서에 대한 식각 선택비를 고려하여 제1 보조막(105) 및 스페이서와 다른 물질로 형성하는 것이 바람직하다. 예를 들어, 제2 보조막(107)은 산화막 또는 스핀 온 카본막(Spin On Carbon)으로 형성할 수 있다.
도 1c를 참조하면, 제2 보조막의 높이를 낮추어 홀 들(H) 각각을 통해 제1 보조막(105)의 측벽 일부를 노출시킨다. 제2 보조막의 높이를 낮추기 위하여 에치-백(etch-back) 등의 식각 공정을 실시한다. 또한 제2 보조막의 높이를 낮추기 위하여 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식, 건식 식각 방식, 및 습식 식각 방식 중 하나를 이용하거나 2이상의 방식을 혼용하여 제2 보조막의 높이를 낮출 수 있다.
잔여하는 제2 보조막(107a) 상부에서 노출된 제1 보조막(105)의 측벽은 제1 보조막(105)의 상면으로부터 제1 보조막(105)의 두께의 30% 내지 70%일 수 있다.
도 1d를 참조하면, 제1 보조막(105)의 노출된 측벽 상에 스페이서(109a)를 형성한다. 스페이서(109a)는 제1 보조막(105)과 다른 물질로 형성하거나, 동일한 물질로 형성할 수 있다. 또한, 스페이서(109a)는 제2 보조막과 다른 물질로 형성하는 것이 바람직하다.
스페이서(109a)는 홀(H) 내부가 채워지지 않도록 두께가 조절된 제3 보조막을 제1 보조막(105)의 표면 및 제1 보조막(105)보다 낮은 제2 보조막(107a)의 표면에 증착하고, 제2 보조막(107a)이 노출되도록 제3 보조막을 에치-백등의 식각 공정으로 식각하여 형성할 수 있다. 제1 보조막(105)의 측벽, 즉 홀 패턴(H)의 상부 측벽 상에 형성된 제3 보조막의 증착 두께는 후속 공정에서 형성될 하드 마스크 패턴의 폭을 결정한다. 제3 보조막을 산화막으로 형성하면 스페이서(109a)가 비대칭으로 형성되므로 스페이서(109a)의 대칭성을 개선하기 위해 제3 보조막은 산화막을 제외하고, 폴리 실리콘 또는 스핀 온 카본막으로 형성하는 것이 바람직하다.
도 1e를 참조하면, 스페이서(109a)를 식각 마스크로 제2 보조막의 노출된 영역을 제거하여 보조 패턴들(107b)을 형성한다. 보조 패턴들(107b) 각각의 폭은 스페이서(109a)의 폭에 의해 정의되고, 스페이서(109a)의 폭은 제3 보조막의 증착 두께에 의해 정의된다. 따라서, 보조 패턴들(107b) 각각의 폭은 제3 보조막의 증착 두께에 의해 정의되므로 노광 해상도 한계보다 좁게 형성할 수 있다.
또한 스페이서(109a)와 제2 보조막이 서로 다른 물질로 형성되었으므로 제2 보조막을 식각할 때 스페이서(109a)에 대한 제2 보조막의 식각 선택비를 이용하여 제2 보조막 식각 시 스페이서(109a)가 제거되는 것이 방지된다. 따라서, 스페이서(109a)가 비대칭한 형태들 가지더라도 제2 보조막을 식각하여 보조 패턴들(107b)을 형성하는 과정에서 스페이서(109a)의 비대칭 형태가 보조 패턴들(107b)의 형태에 영향을 주지 않으므로 보조 패턴들(107b)이 대칭 형태를 가질 수 있다.
도 1f를 참조하면, 제1 보조막 및 스페이서를 제거하여 보조 패턴들(107b) 사이의 하드 마스크막(103)을 노출시킨다. 제1 보조막 및 스페이서는 에치-백 또는 스트립(strip) 공정으로 제거될 수 있다. 또한, 제1 보조막 및 스페이서가 동일한 물질로 형성된 경우 제1 보조막 및 스페이서를 동시에 제거할 수 있으므로 공정을 단순화할 수 있다.
도 1g를 참조하면, 보조 패턴들(107b)을 식각 마스크로 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들(103a)을 형성한다. 하드 마스크 패턴들(103a) 각각의 폭은 보조 패턴(107b)의 폭에 의해 정의되고, 보조 패턴(107b)의 폭은 스페이서의 폭을 결정하는 제3 보조막의 증착 두께에 의해 정의된다. 따라서, 하드 마스크 패턴들(109a) 각각의 폭은 제3 보조막의 증착 두께에 의해 정의되므로 노광 해상도 한계보다 좁게 형성할 수 있다.
그리고 본 발명의 실시 예에서는 대칭 형태를 가진 보조 패턴들(107b)을 식각 마스크로 하드 마스크막을 식각하므로 하드 마스크 패턴(103a)을 균일한 형태로 형성할 수 있으며, 대칭 형태를 가진 하드 마스크 패턴(103a)을 식각 마스크로 반도체 소자의 패턴을 균일하게 형성할 수 있다.
예를 들어, 본 발명의 실시 예에 따른 하드 마스크 패턴(103a)을 식각 마스크로 하여 반도체 소자의 게이트 패턴 또는 소자 분리 트렌치를 형성하는 경우 게이트 패턴은 또는 소자 분리 트렌치는 균일하게 형성할 수 있으며 대칭 형태로 형성할 수 있다. 따라서, 본 발명은 게이트 패턴 또는 소자 분리 트렌치가 불균일한 폭으로 형성되어 반도체 소자의 문턱 전압 분포 특성 등이 열화되는 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 하부막 103: 하드 마스크막
105: 제1 보조막 107: 제2 보조막
109a: 스페이서 103a: 하드 마스크 패턴

Claims (6)

  1. 하부막 상에 하드 마스크막 및 상기 하드 마스크막과 식각 선택비가 다른 물질로 이루어진 제1 보조막을 적층하는 단계;
    상기 하드 마스크막이 노출되도록 상기 제1 보조막을 패터닝하여 제1 보조 패턴들을 형성하는 단계;
    상기 제1 보조 패턴들 사이를 상기 제1 보조막과 식각 선택비가 다른 물질로 이루어진 제2 보조막으로 채우는 단계;
    상기 제2 보조막을 식각하여 상기 제2 보조막의 높이를 낮추는 단계;
    상기 제2 보조막의 식각을 통해 노출된 상기 제1 보조 패턴들의 측벽 상에 상기 제2 보조막과 식각 선택비가 다른 물질로 이루어진 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 상기 제2 보조막의 노출된 영역을 제거하여 제2 보조 패턴들을 형성하는 단계;
    상기 스페이서 및 상기 제1 보조 패턴들을 제거하여 상기 하드 마스크막을 노출시키는 단계; 및
    상기 제2 보조 패턴들을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 보조막은 폴리 실리콘 또는 질화막으로 형성된 미세 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 제2 보조막은 산화막 또는 스핀 온 카본막(SOC: Spin On Carbon)으로 형성된 미세 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 폴리 실리콘 또는 스핀 온 카본막(SOC: Spin On Carbon)으로 형성된 미세 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 보조막과 상기 스페이서는 동일한 물질 또는 서로 다른 물질로 형성된 미세 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 제2 보조막의 높이는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 방식, 건식 식각 방식, 및 습식 식각 방식 중 하나를 이용하거나, 2이상의 방식을 혼용하여 낮추는 미세 패턴 형성방법.
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