KR20100044541A - 반도체 소자의 패턴 형성 방법 - Google Patents

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Abstract

다양한 폭을 가지는 패턴들을 동시에 형성하면서 일부 영역에서는 더블 패터닝 기술에 의해 패턴 밀도를 배가시키는 반도체 소자의 패턴 형성 방법을 개시한다. 본 발명에서는 기판상의 듀얼 마스크층 위에 서로 다른 폭을 가지는 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 형성하고, 이들을 식각 마스크로 이용하여 듀얼 마스크층을 식각하여 서로 다른 폭을 가지는 제1 마스크 패턴 및 제2 마스크 패턴을 동시에 형성한다. 제1 식각 마스크 패턴을 제거한 후 제1 마스크 패턴의 양 측벽을 덮는 제1 스페이서와, 제2 마스크 패턴의 양 측벽을 덮는 제2 스페이서를 동시에 형성한다. 제1 마스크 패턴를 제거한 후, 제1 스페이서, 제2 마스크 패턴, 및 제2 스페이서를 식각 마스크로 이용하여 기판을 식각한다.
패턴 폭, 등방성 식각, 광폭 마스크 패턴, 듀얼 마스크층, 스페이서, 더블 패터닝

Description

반도체 소자의 패턴 형성 방법 {Method of forming patterns for semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 다양한 폭을 가지는 패턴들을 동시에 형성하기 위한 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계를 초월하는 미세한 폭을 가지는 미세 패턴들과 포토리소그래피 공정에 의해 구현 가능한 비교적 큰 폭의 패턴들을 동시에 형성하기 위하여, 포토리소그래피 공정의 적용 횟수를 줄이면서 다양한 폭을 가지는 패턴들을 동시에 형성할 수 있는 기술이 필요하다.
본 발명의 목적은 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 포토리소그래피 공정 추가가 필요 없는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 패턴 형성 방법에서는 기판상에 듀얼 마스크층을 형성한다. 상기 듀얼 마스크층 위에 서로 다른 폭을 가지는 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 형성한다. 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여 서로 다른 폭을 가지는 제1 마스크 패턴 및 제2 마스크 패턴을 동시에 형성한다. 상기 제1 식각 마스크 패턴을 제거한다. 상기 제1 마스크 패턴의 양 측벽을 덮는 제1 스페이서와, 상기 제2 마스크 패턴의 양 측벽을 덮는 제2 스페이서를 동시에 형성한다. 상기 제1 마스크 패턴를 제거한다. 상기 제1 스페이서, 상기 제2 마스크 패턴, 및 상기 제2 스페이서를 식각 마스크로 이용하여 상기 기판을 식각한다.
상기 제1 식각 마스크 패턴을 제거하는 단계에서는 상기 제1 마스크 패턴의 상면은 완전히 노출되고 상기 제2 마스크 패턴의 상면은 그 일부가 상기 제2 식각 마스크 패턴의 일부인 잔류 식각 마스크 패턴으로 덮이도록 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 등방성 식각하는 단계를 포함할 수 있다.
상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는 상기 제1 마스크 패턴의 노출 표면들과 상기 제2 마스크 패턴의 노출 표면들과 상기 잔류 식각 마스크 패턴의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계와, 상기 제1 마스크 패턴의 상면 및 상기 잔류 식각 마스크 패턴의 상면이 노출되고 상기 제1 스페이서 및 제2 스페이서가 남도록 상기 스페이서 마스크층을 식각하는 단계를 포함할 수 있다. 상기 스페이서 마스크층의 식각에 의해 상기 잔류 식각 마스크 패턴의 양 측벽 및 상기 제2 마스크 패턴의 상면을 덮는 제3 스페이서가 형성될 수 있다. 상기 제1 마스크 패턴을 제거하는 동안 상기 제2 마스크 패턴의 측벽은 상기 제2 스페이서에 의해 덮여 있고 상기 제2 마스크 패턴의 상면은 상기 잔류 식각 마스크 패턴 및 상기 제3 스페이서에 의해 덮여 있을 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 패턴 형성 방법에서는 제1 영역 및 제2 영역을 가지는 기판상에 하드마스크층을 형성한다. 상기 제1 영역 및 제2 영역에서 상기 하드마스크층 위에 듀얼 마스크층을 형성한다. 상기 제1 영역에 위치되고 제1 폭을 가지는 복수의 제1 식각 마스크 패턴과 상기 제2 영역에 위치되고 상기 제1 폭 보다 더 큰 제2 폭을 가지는 제2 식각 마스크 패턴을 상기 듀얼 마스크층 위에 동시에 형성한다. 상기 복수의 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여, 상기 제1 영역에 위치되는 복수의 제1 마스크 패턴과 상기 제2 영역에 위치되는 제2 마스크 패턴을 형성한다. 상기 복수의 제1 식각 마스크 패턴을 제거한다. 상기 복수의 제1 마스크 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서와, 상기 제2 마스크 패턴 각각의 양 측벽을 덮는 제2 스페이서를 동시에 형성한다. 상기 복수의 제1 마스크 패턴을 제거한다. 상기 복수의 제1 스페이서, 상기 제2 마스크 패턴 및 상기 제2 스페이서를 각각 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 상기 제1 영역 및 제2 영역에서 각각 서로 다른 폭을 가지는 복수의 하드마스크 패턴을 형성한다. 상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 깊이를 가지는 복수의 트렌치를 형성한다.
상기 복수의 하드 마스크 패턴이 형성된 후, 상기 복수의 트렌치를 형성하기 전에, 상기 제1 영역에서는 상기 복수의 하드마스크 패턴 및 이들 사이의 공간을 완전히 덮고 상기 제2 영역에서는 상기 하드마스크 패턴의 상면중 일부만을 노출시키는 광폭 트렌치 형성용 마스크 패턴을 형성할 수 있다. 그리고, 상기 광폭 트렌치 형성용 마스크 패턴을 식각 마스크로 이용하여 상기 하드마스크 패턴 및 상기 기판을 식각하여 상기 기판의 제2 영역에 광폭 트렌치를 형성할 수 있다.
상기 제1 영역 및 제2 영역에 복수의 트렌치를 형성하는 단계에서는 상기 광폭 트렌치 형성용 마스크 패턴을 제거한 후 상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 제1 영역에서는 제1 깊이를 가지는 복수의 제1 트렌치를 형성하고 상기 제2 영역에서는 상기 광폭 트렌치의 위치에 상기 광폭 트렌치보다 더 깊고 상기 제1 깊이보다 더 깊은 제2 깊이를 가지는 제2 트렌치를 형성할 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소 자의 패턴 형성 방법에서는 제1 영역 및 제2 영역을 가지는 기판상에 피식각막을 형성한다. 상기 피식각막 위에 하드마스크층을 형성한다. 상기 제1 영역 및 제2 영역에서 상기 하드마스크층 위에 듀얼 마스크층을 형성한다. 상기 제1 영역에 위치되고 제1 폭을 가지는 복수의 제1 식각 마스크 패턴과 상기 제2 영역에 위치되고 상기 제1 폭 보다 더 큰 제2 폭을 가지는 복수의 제2 식각 마스크 패턴을 상기 듀얼 마스크층 위에 동시에 형성한다. 상기 복수의 제1 식각 마스크 패턴 및 복수의 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여, 상기 제1 영역에 위치되는 복수의 제1 마스크 패턴과 상기 제2 영역에 위치되는 복수의 제2 마스크 패턴을 형성한다. 상기 복수의 제1 식각 마스크 패턴을 제거한다. 상기 복수의 제1 마스크 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서와, 상기 복수의 제2 마스크 패턴 각각의 양 측벽을 덮는 복수의 제2 스페이서를 동시에 형성한다. 상기 복수의 제1 마스크 패턴을 제거한다. 상기 복수의 제1 스페이서, 상기 복수의 제2 마스크 패턴 및 상기 복수의 제2 스페이서를 각각 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 상기 제1 영역 및 제2 영역에서 각각 서로 다른 폭을 가지는 복수의 하드마스크 패턴을 형성한다. 상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각한다.
상기 피식각막은 도전층으로 이루어지고, 상기 피식각막의 식각에 의해 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 폭을 가지는 복수의 워드 라인 또는 복수의 비트 라인이 형성될 수 있다.
또는, 상기 피식각막은 몰드층으로 이루어지고, 상기 피식각막의 식각에 의해 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 폭을 가지며 각각 공간을 사이에 두고 상호 이격되어 있는 복수의 몰드 패턴이 형성될 수 있다. 이 경우, 상기 복수의 몰드 패턴이 형성된 후 상기 복수의 몰드 패턴 각각의 사이에 있는 공간 내에 복수의 도전 라인을 형성할 수 있다.
본 발명에 따른 패턴 형성 방법에 따르면, 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인해 별도의 포토리소그래피 공정을 추가할 필요가 없다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면들에서, 층들 및 영역들 각각의 두께 및 폭은 명세서의 명확성을 위해 과장된 것이다. 첨부 도면에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 도면에서의 다양한 요소와 영역은 개략적으로 도시된 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명에 따른 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(100)을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 반도체 소자의 메모리 시스템(100)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비한다.
상기 메모리 콘트롤러(20)는 호스트(10)와 플래시 메모리(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(22)를 포함한다. 도시하지는 았았으나, 상기 메모리 콘트롤러(20)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(34), 페이지 버퍼(36), 비트 라인 선택 회로(38), 데이터 버퍼(42), 및 제어 유니트(44)를 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령 (write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령 (read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ..., WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1 개의 워드 라인(WL0, WL1, ..., WLn)을 선택하거나, 비트 라인(BL0, BL1, ..., BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ..., BLm)을 통해 셀 어레이(32)와 연결된다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자(200)의 일부 구성의 레이아웃이다.
도 2에서, 제1 영역(A)은 단위 기억 소자들이 형성되는 셀 어레이 영역일 수 있다. 예를 들면, 상기 제1 영역(A)에는 도 1에 예시된 셀 어레이(32)가 형성될 수 있다. 제2 영역(B)은 상기 제1 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 또는, 상기 제2 영역(B)은 셀 어레이 영역의 일부로서 비교적 큰 폭을 가지는 패턴이 형성되는 부분일 수 있다.
도 2에서, 상기 제1 영역(A)은 비교적 작은 치수의 제1 폭(W1)을 가지는 2 개의 제1 패턴(210)이 비교적 작은 치수의 제1 간격(D1)을 사이에 두고 서로 인접해 있는 패턴들을 포함한다. 상기 제1 영역(A)에서, 형성하고자 하는 단위 소자의 종류 및 원하는 특성에 따라 제1 폭(W1) 및 제1 간격(D1)은 임의로 설계될 수 있다. 예를 들면, 상기 제1 폭(W1) 및 제1 간격(D1)은 동일할 수 있다. 또는, 상기 제1 폭(W1)이 상기 제1 간격(D1) 보다 더 크거나 더 작을 수 있다.
상기 제2 영역(B)에는 비교적 큰 치수의 제2 폭(W2)을 가지는 제2 패턴(220)이 포함되어 있다.
예를 들면, 상기 제1 패턴(210)은 셀 어레이 영역의 활성 영역 또는 도전층 을 구성할 수 있다. 상기 제2 패턴(220)은 주변회로 영역의 활성 영역을 구성할 수 있다. 또는, 제2 패턴(220)은 주변회로 영역 또는 셀 어레이 영역의 도전 패턴을 구성할 수 있다. 또는, 상기 제2 패턴(220)은 얼라인 키 (align key)를 구성할 수 있다. 상기 제1 패턴(210) 및 제2 패턴(220)은 도 2에 예시된 바와 같이 상호 분리된 형상을 가질 수 있다. 또는, 도시하지는 않았으나, 상기 제1 패턴(210) 및 제2 패턴(220)이 이들 사이에 위치되는 연결부(도시 생략)를 통해 상호 연결되어 일체형 구조를 이룰 수도 있다.
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h에서, 제1 영역(A)에는 도 2의 IIIA - IIIA' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 2의 IIIB - IIIB' 선 단면에 대응하는 부분이 도시되어 있다.
도 3a를 참조하면, 기판(300)상의 제1 영역(A) 및 제2 영역(B)에 피식각막(310), 듀얼 마스크층(320), 및 식각 마스크층(330)을 차례로 형성한다. 그 후, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다. 상기 마스크 패턴(340)은 상기 제1 영역(A)에서 최종적으로 형성하고자 하는 복수의 패턴(210)(도 2 참조) 중 상호 인접한 2 개의 패턴 사이의 제1 간격(D1)에 대응하는 미세 폭(WD1)을 가지는 제1 마스크 부분(340A)과, 상기 제2 영역(B)에서 최종적으로 형성하고자 하는 제2 패턴(220)의 제2 폭(W2) 보다 작은 제3 폭(W3)을 가지는 제2 마스크 부분(340B)을 포함한다. 상기 제1 마스크 부분(340A) 및 제2 마스크 부 분(340B)은 1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 동시에 형성될 수 있다.
여기서, 상기 제3 폭(W3)과 상기 미세 폭(WD1)과의 차이는 도 3d를 참조하여 후술하는 바와 같은 결과가 얻어질 수 있는 정도이면 충분하다. 상기 제3 폭(W3)과 상기 미세 폭(WD1)과의 차이가 클수록 도 3d를 참조하여 후술하는 바와 같은 결과를 얻는 데 유리하다.
상기 기판(300)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 피식각막(310)은 도전막 또는 절연막일 수 있으며, 예를 들면 금속, 반도체, 또는 절연 물질로 이루어질 수 있다. 도 2에서 상기 제1 패턴(210) 및 제2 패턴(220)이 각각 기판(300)에 형성되는 활성 영역 패턴인 경우, 상기 피식각막(310)은 생략될 수 있다.
상기 듀얼 마스크층(320)은 상기 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 역할을 하게 된다. 상기 듀얼 마스크층(320) 중 제1 영역(A)에 형성되는 부분은 제1 영역(A)에서 패턴 밀도가 배가된 복수의 식각 마스크 패턴을 형성하기 위한 희생막으로 이용된다. 상기 듀얼 마스크층(320) 중 제2 영역(B)에 형성되는 부분은 제2 영역(B)에서 원하는 패턴을 형성하는 데 필요한 식각 마스크의 일부를 형성하게 된다.
상기 듀얼 마스크층(320)은 피식각막(310)의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(320)은 ACL (amorphous carbon layer) 또는 탄소함유막으로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.
상기 듀얼 마스크층(320)을 형성하기 위하여 스핀 코팅 (spin coating) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(320)을 탄소함유막으로 형성하기 위한 공정을 예시하면 다음과 같다. 먼저, 상기 피식각막(310) 위에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ∼ 350 ℃의 온도하에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60 초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30 ∼ 300 초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
상기 식각 마스크층(330)은 비교적 큰 폭을 가지는 패턴이 형성되는 제2 영 역(B)에서만 식각 마스크 역할을 하기 위하여 형성하는 것이다. 상기 식각 마스크층(330)은 상기 제1 영역(A) 및 제2 영역(B)에서 서로 동일한 두께를 가지도록 형성될 수 있다. 또는, 도시하지는 않았으나, 필요에 따라 상기 식각 마스크층(330)의 두께가 제2 영역(B)에서보다 제1 영역(A)에서 더 작게 되도록 상기 식각 마스크층(330)을 형성할 수도 있다. 상기 식각 마스크층(330)의 두께는 상기 식각 마스크층(330)을 구성하는 재료, 도 3c를 참조하여 후술하는 후속의 듀얼 마스크층(320) 식각 공정시의 식각 조건, 상기 제1 마스크 부분(340A)의 폭(WD1), 및 상기 제2 마스크 부분(340B)의 제3 폭(W3)을 고려하여, 도 3d를 참조하여 후술하는 바와 같은 등방성 식각 공정의 결과가 얻어지기에 충분한 조건으로 설정할 수 있다. 이에 대한 보다 상세한 설명은 도 3c 및 도 3d를 참조하여 후술한다.
상기 식각 마스크층(330)은 상기 듀얼 마스크층(320)에 대하여 식각 마스크로 이용될 수 있도록 상기 듀얼 마스크층(320)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 식각 마스크층(330)은 SiON, SiO2, Si3N4, SiCN, 폴리실리콘 등과 같은 실리콘 함유 물질 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 또는, 상기 식각 마스크층(330)은 금속 또는 유기물로 이루어질 수 있다. 예를 들면, 상기 듀얼 마스크층(320)은 폴리실리콘으로 이루어지고 상기 식각 마스크층(330)은 SiO2로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 탄소함유막으로 이루어지고 상기 식각 마스크층(330)은 SiO2로 이루어질 수 있다. 또는, 상기 듀얼 마스크층(320)은 탄소함유막으로 이루어지고 상기 식각 마스크층(330)은 SiON으로 이루어질 수 있다.
상기 마스크 패턴(340)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 상기 마스크 패턴(340)은 포토레지스트막으로 이루어질 수 있다. 또는, 상기 마스크 패턴(340)은 유기물 또는 무기물로 이루어지는 반사방지막과 포토레지스막의 적층 구조로 이루어질 수 있다.
상기 마스크 패턴(340)에서, 제1 영역(A)에 형성되는 제1 마스크 부분(340A)의 폭(WD1)은 형성하고자 하는 반도체 소자의 최소 피쳐사이즈 (feature size)에 대응하고, 제2 영역(B)에 형성되는 제2 마스크 부분(340B)의 제3 폭(W3)은 상기 최소 피쳐사이즈 보다 더 큰 폭을 가질 수 있다. 예를 들면, 상기 제1 마스크 부분(340A)의 폭(WD1)은 수 nm 내지 수 십 nm의 치수를 가질 수 있다.
도 3b를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 마스크 패턴(340)을 식각 마스크로 이용하여 상기 식각 마스크층(330)을 식각하여, 제1 영역(A)에는 희생막 식각 마스크 패턴(330A)을 형성하고, 상기 제2 영역(B)에는 상기 광폭 식각 마스크 패턴(330B)을 형성한다. 그 결과, 상기 식각 마스크층(330)에 상기 마스크 패턴(340)의 폭이 전사되어, 제1 영역(A)에 형성되는 희생막 식각 마스크 패턴(330A)은 상기 제1 마스크 패턴(340A)의 폭(WD1)에 대응하는 폭을 가지고, 제2 영역(B)에 형성되는 광폭 식각 마스크 패턴(330B)은 제2 마스크 부분(340B)의 제3 폭(W3)에 대응하는 폭을 가지게 된다.
상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 형성을 위한 식각 마스크층(330)의 식각이 이루어지는 동안, 상기 마스크 패턴(340)의 두께가 감소될 수 있다.
도 3c를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 마스크 패턴(340), 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 식각 마스크로 이용하여 피식각막(310)이 노출될 때까지 듀얼 마스크층(320)을 식각하여, 제1 영역(A)에는 제1 마스크 부분(340A)의 미세 폭(WD1)에 대응하는 폭을 가지는 제1 마스크 패턴(320A)을 형성하고, 제2 영역(B)에는 제2 마스크 부분(340B)의 제3 폭(W3)에 대응하는 폭을 가지는 제2 마스크 패턴(320B)을 형성한다. 상기 제1 마스크 패턴(320A)은 제1 영역(A)에서 미세 패턴 형성용 더블 패터닝을 위한 희생막으로 이용되고, 상기 제2 마스크 패턴(320B)은 제2 영역(B)에서 비교적 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 공정시 식각 마스크로 이용된다.
상기 듀얼 마스크층(320)이 식각되는 동안, 상기 마스크 패턴(340)은 소모되어 제거될 수 있다. 도시하지는 않았으나, 상기 듀얼 마스크층(320)이 식각된 후 제2 영역(B)에서는 상기 광폭 식각 마스크 패턴(330B) 위에 상기 제2 마스크 부분(340B)의 일부가 잔류할 수도 있다.
도시하지는 않았으나, 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A) 및 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 각각 상기 듀얼 마스크층(320)이 식각되는 동안 그들 각각의 노출 표면중 일부, 특히 상면 에지 부분이 식각 분위기에 의해 소모되어 그 단면 형상이 라운드형 프로파일을 가지게 될 수도 있다.
도 3c에서, 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)의 제1 두 께(TB1)는 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)의 폭(WD1)의 1/2 (즉, (WD1)/2)보다 더 크게 되도록 하기 위하여, 도 3a를 참조하여 설명한 공정에서 상기 식각 마스크층(330)의 두께를 결정할 수 있다.
도 3c에서, 상기 듀얼 마스크층(320)을 식각하기 위하여 건식 식각 공정을 이용할 수 있다. 예를 들면, 상기 듀얼 마스크층(320)이 도 3a를 참조하여 설명한 탄소함유막으로 이루어지는 경우, 상기 듀얼 마스크층(320)을 식각하기 위하여 O2 및 Ar의 혼합 가스를 이용하는 플라즈마 식각 공정을 행할 수 있다.
도 3d를 참조하면, 상기 제1 마스크 패턴(320A) 위에는 희생막 식각 마스크 패턴(330A)이 남아 있고 상기 제2 마스크 패턴(320B) 위에는 광폭 식각 마스크 패턴(330B)이 남아 있는 상태에서, 제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)을 제거한다. 이를 위하여, 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거될 때까지 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 만을 선택적으로 등방성 식각할 수 있다. 상기 등방성 식각은 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)이 이들 주변의 다른 막들에 대하여 높은 식각 선택비를 가지고 선택적으로 식각될 수 있는 조건하에서 행한다. 상기 등방성 식각을 위하여 습식 또는 건식 식각을 이용할 수 있다. 예를 들면, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)이 SiO2 또는 SiON으로 이루어진 경우, 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 만을 선택적으로 등방성 식각하기 위하여 HF 세정액을 사용할 수 있다.
제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거될 때까지 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 등방성 식각한 결과, 도 3d에서 점선들 및 화살표 R로 표시한 바와 같이, 제1 영역(A) 및 제2 영역(B)에서 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B) 각각의 상면 및 측벽으로부터 균일한 두께만큼 식각된다. 즉, 제1 영역(A)에 있는 상기 희생막 식각 마스크 패턴(330A)이 완전히 제거된 시점에서 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 그 노출 표면으로부터 소정 두께, 예를 들면 적어도 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)의 폭(WD1)의 1/2 (즉, (WD1)/2)에 해당하는 두께만큼 소모된다. 그 결과, 제2 영역(B)에서 상기 제2 마스크 패턴(320B) 위에는 광폭 식각 마스크 패턴(330B)중 등방성 식각에 의해 소모되고 남은 부분으로 이루어지는 잔류 식각 마스크 패턴(330C)이 남아 있게 된다. 상기 잔류 식각 마스크 패턴(330C)은 상기 광폭 식각 마스크 패턴(330B)의 제1 두께(TB1)보다 작은 제2 두께(TB2)를 가지게 된다.
도 3e를 참조하면, 제1 영역(A)에 있는 제1 마스크 패턴(320A)의 노출된 표면과, 제2 영역에 있는 제2 마스크 패턴(320B) 및 잔류 식각 마스크 패턴(330C)의 노출된 표면과, 상기 피식각막(310)의 노출된 표면을 덮는 스페이서 마스크층(350)을 형성한다. 상기 스페이서 마스크층(350)은 제1 영역(A) 및 제2 영역(B)에서 균일한 두께를 가질 수 있다.
상기 스페이서 마스크층(350)의 두께는 제1 영역(A)에서 형성하고자 하는 제 1 패턴(210) (도 2 참조)의 제1 폭(W1)에 따라 결정될 수 있다. 경우에 따라, 상기 스페이서 마스크층(350)의 두께는 상기 제1 폭(W1)과 동일한 두께로 형성될 수 있다. 또는, 상기 스페이서 마스크층(350)의 두께는 상기 제1 폭(W1) 보다 작거나 크게 형성될 수 있다.
상기 스페이서 마스크층(350)은 잔류 식각 마스크 패턴(330C), 제1 마스크 패턴(320A) 및 제2 마스크 패턴(320B), 그리고 피식각막(310)에 대하여 각각 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 스페이서 마스크층(350)은 산화막으로 이루어질 수 있다. 상기 기판(300)상에서 상기 스페이서 마스크층(350)이 균일한 두께로 형성되도록 하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다.
도 3f를 참조하면, 제1 영역(A)에서 상기 제1 마스크 패턴(320A)의 상면과 상기 피식각막(310)의 상면이 노출될 때까지 상기 스페이서 마스크층(350)을 식각하여, 제1 영역(A)에는 상기 제1 마스크 패턴(320A)의 측벽들을 덮는 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 제2 마스크 패턴(320B)의 측벽들을 덮는 제2 스페이서(350B)를 형성한다. 도 3f에 도시된 바와 같이, 상기 잔류 식각 마스크 패턴(330C)의 측벽에도 제3 스페이서(350C)가 형성될 수 있다.
상기 제1 스페이서(350A)는 제1 영역(A)에서 패턴 밀도를 배가시키기 위한 식각 마스크로 이용되고, 상기 제2 스페이서(350B)는 제2 영역(B)에 상기 제1 영역(A)에서의 패턴의 폭 보다 더 큰 폭을 가지는 광폭 패턴을 형성하기 위한 식각 마스크의 일부로 사용될 수 있다.
도 3f의 공정에서, 상기 스페이서 마스크층(350)을 식각하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스 (x 및 y는 각각 1 내지 10의 정수) 또는 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들면 CHF3 또는 CH2F2 를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 스페이서 마스크층(350)을 식각하는 데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 스페이서 마스크층(350)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
도 3g를 참조하면, 제1 영역(A)에서 노출되어 있는 상기 제1 마스크 패턴(320A)을 제거하여, 제1 영역(A)에서 상호 인접한 2 개의 제1 스페이서(350A) 사이의 공간을 통해 피식각막(310)을 노출시킨다.
제2 영역(B)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮혀 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있으므로, 제1 영역(A)에서 상기 제1 마스크 패턴(320A)을 제거하기 위한 식각 공정이 이루어지는 동안 제2 영역(B)에 있는 제2 마스크 패턴(320B)은 상기 잔류 식각 마스크 패턴(330C), 제2 스페이서(350B) 및 제3 스페이서(350B)에 의해 보호되어 식각 분위기에 의해 소모되는 것을 억제할 수 있다. 상기 제3 스페이서(350B)가 형성되지 않고 상기 제2 마스크 패턴(320B)의 측벽 및 상면이 제2 스페이서(350B) 및 잔류 식각 마스크 패턴(330C) 만으로 덮인 경우라도, 상기 제1 마스크 패턴(320A)의 등방성 식각 후 상기 제2 마스크 패턴(320B)은 후속 공정에서 하부 막 식각시 식각 마스크로 사용하기에 충분한 두께를 유지할 수 있다.
상기 제1 마스크 패턴(320A)의 제거 공정은 제1 영역(A)에 있는 상기 제1 스페이서(350A)와, 제2 영역(B)에 있는 상기 잔류 식각 마스크 패턴(330C) 및 제2 스페이서(350B)와, 상기 피식각막(310)의 식각이 억제되는 조건하에서 행할 수 있다.
상기 제1 마스크 패턴(320A)이 도 3a를 참조하여 설명한 탄소 함유막으로 이루어진 경우, 상기 제1 마스크 패턴(320A)을 제거하기 위하여, 예를 들면 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다. 또는, 상기 제1 마스크 패 턴(320A)의 구성 재료에 따라 상기 제1 마스크 패턴(320A)을 건식 또는 습식 식각 공정으로 제거할 수도 있다. 예를 들면, 상기 제1 마스크 패턴(320A)을 건식 식각 공정으로 제거하기 위하여, O2 및 Ar의 혼합 가스를 식각 가스로 이용할 수 있다. 일 예로서, O2 : Ar의 부피비가 약 1 : 4 ∼ 8로 되도록 O2 및 Ar을 공급하면서 약 1 ∼ 30 mT의 압력 및 약 -10 ∼ 40 ℃의 온도하에서 수 초 내지 수 십 초 동안 플라즈마 방식의 건식 식각 공정을 행할 수 있다. 이 경우, 약 400 W의 소스 파워 및 약 150 W의 바이어스 파워를 이용할 수 있다.
도 3h를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 피식각막(310)을 식각하여, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 제1 패턴(310A) 및 제2 패턴(310B)을 형성한다. 필요에 따라, 상기 제1 패턴(310A) 및 제2 패턴(310B) 위에 남아 있는 불필요한 막들을 제거한다. 상기 제1 패턴(310A) 및 제2 패턴(310B)은 각각 도 2의 레이아웃에 예시된 제1 패턴(210) 및 제2 패턴(220)을 구성할 수 있다.
도 3a 내지 도 3h를 참조하여 설명한 본 발명의 제1 실시예에 따른 패턴 형성 방법에 의하면, 패턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 (double patterning) 공정에 의해 패턴 밀도를 배가(倍加)시켜 협 폭(narrow width)의 제1 패턴(310A)을 형성하는 것이 가능하다. 또한, 제2 영역(B)에서는 제1 영역(A)에 형성되는 패턴들에 비해 큰 폭을 가지는 광폭의 패턴들을 형성하는 데 있어서, 상기 제1 마스크 패턴(320A)과 동시에 형성되는 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A)와 동시에 형성되는 제2 스페이서(350B)를 식각 마스크로 이용하여 광폭의 제2 패턴(310B)을 형성한다. 이 때, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 제1 영역(A)에서는 불필요한 희생막 식각 마스크 패턴(330A)을 제거하고 제2 영역(B)에서는 식각 마스크로 이용될 제2 마스크 패턴(320A)을 보호하기 위한 잔류 마스크 패턴(330C)을 남기기 위하여 상기 희생막 식각 마스크 패턴(330A) 및 광폭 식각 마스크 패턴(330B)을 등방식 식각하는 공정을 이용한다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않으므로, 공정 절차가 단순화되고 공정 단가를 낮출 수 있다.
도 4는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 다른 예에 따른 반도체 소자(400)의 일부 구성의 레이아웃이다.
도 4에는 반도체 메모리 소자의 활성 영역의 레이아웃이 예시되어 있다. 도 5에서, 제1 영역(A)은 단위 기억 소자들이 형성되는 메모리 셀 영역일 수 있다. 예를 들면, 상기 제1 영역(A)에는 도 1에 예시된 셀 어레이(32)가 형성될 수 있다. 제2 영역(B)은 상기 제1 영역(A)에 형성된 단위 기억 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다.
도 4에서, 상기 제1 영역(A)에는 비교적 작은 치수의 제1 폭(W5)을 가지는 복수의 제1 활성 영역(410)이 비교적 작은 치수의 제1 간격(D5)을 사이에 두고 상호 평행하게 반복 배치되어 있다. 상기 제1 영역(A)에서, 형성하고자 하는 소자의 종류 및 원하는 특성에 따라 제1 폭(W5) 및 제1 간격(D5)은 임의로 설계될 수 있다. 필요에 따라, 상기 제1 폭(W5) 및 제1 간격(D5)은 동일할 수도 있고 동일하지 않을 수도 있다. 예를 들면, 상기 제1 폭(W5) 및 제1 간격(D5)은 디자인룰 (design rule)에 의해 결정되는 사이즈를 가지는 1 개의 메모리 셀의 크기에 따라 결정될 수 있다. 상기 제1 폭(W5) 및 제1 간격(D5)은 각각 1F 내지 3F의 크기를 가질 수 있다. 여기서, F는 메모리 셀에서의 최소 피쳐사이즈 (minimum feature size)를 나타낸다.
상기 제2 영역(B)에는 비교적 큰 치수의 제2 폭(W6)을 가지는 제2 활성 영역(420)이 포함되어 있다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5f에서, 제1 영역(A)에는 도 4의 VA - VA' 선 단면에 대응하는 부분이 도시되어 있고, 제2 영역(B)에는 도 4의 VB - VB' 선 단면에 대응하는 부분이 도시되어 있다. 도 5a 내지 도 5f에 있어서, 도 3a 내지 도 3h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 기판(500)의 제1 영역(A) 및 제2 영역(B) 위에 패드 산화 막(502)을 형성한다. 그리고, 상기 패드 산화막(502) 위에 제1 하드마스크층(504), 제2 하드마스크층(506) 및 버퍼 마스크층(510)을 차례로 형성한다.
상기 기판(500)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 제1 하드마스크층(504) 및 제2 하드마스크층(506)은 각각 단일층으로 이루어질 수 있다. 또는, 상기 제1 하드마스크층(504) 및 제2 하드마스크층(506)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 예를 들면, 상기 제1 하드마스크층(504)은 실리콘 질화막으로 이루어지고, 상기 제2 하드마스크층(506)은 실리콘 산화막으로 이루어질 수 있다. 경우에 따라, 상기 버퍼 마스크층(510)은 생략 가능하다. 상기 버퍼 마스크층(510)을 형성하는 경우, 상기 버퍼 마스크층(510)은 실리콘 질화막 또는 폴리실리콘막으로 이루어질 수 있다.
그 후, 도 3a를 참조하여 설명한 바와 같은 방법으로, 상기 버퍼 마스크층(510) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성하고, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다.
예를 들면, 상기 버퍼 마스크층(510)이 실리콘 질화막으로 이루어진 경우, 상기 듀얼 마스크층(320)은 폴리실리콘막으로 이루어지고, 상기 식각 마스크층(330)은 실리콘 산화막으로 이루어질 수 있다. 또는, 상기 버퍼 마스크층(510)이 폴리실리콘막으로 이루어진 경우, 상기 듀얼 마스크층(320)은 도 3a를 참조하여 설명한 바와 같은 탄소함유막으로 이루어지고, 상기 식각 마스크층(330)은 실리콘 산 화막으로 이루어질 수 있다.
본 발명의 범위 내에서, 상기 제1 하드마스크층(504), 제2 하드마스크층(506) 버퍼 마스크층(510), 듀얼 마스크층(320) 및 식각 마스크층(330) 각각의 구성 재료는 상기 예시된 바에 한정되는 것은 아니다. 각각의 막들에서 상호 인접한 막 끼리 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어지면 충분하다.
상기 마스크 패턴(340)은 제1 영역(A)에서 제1 피치(2P)로 반복 형성된 복수의 제1 마스크 부분(340A)과, 제2 영역(B)에 형성된 제2 마스크 부분(340B)을 포함한다. 제1 영역(A)에서 상기 복수의 제1 마스크 부분(340A)은 기판(500)에 최종적으로 형성하고자 하는 소자분리용 트렌치들의 피치(P) 보다 2 배 큰 제1 피치(2P)를 가지도록 형성될 수 있다. 또한, 복수의 제1 마스크 부분(340A) 각각의 미세 폭(WD2)은 기판(500)에 형성하고자 하는 소자분리용 트렌치들의 폭과 동일하게 형성될 수 있다. 필요에 따라, 복수의 제1 마스크 부분(340A) 각각의 미세 폭(WD2)은 기판(500)에 형성하고자 하는 소자분리용 트렌치들의 폭 보다 더 크거나 작게 형성될 수도 있다. 제2 영역(B)에서 상기 제2 마스크 부분(340B)은 최종적으로 형성하고자 하는 제2 활성 영역(520)의 제2 폭(W6) 보다 작은 제3 폭(W7)을 가지도록 형성된다. 여기서, 상기 제3 폭(W7)과 상기 미세 폭(WD2)과의 차이는 도 3d를 참조하여 설명한 바와 같이 제1 영역(A)에 있는 희생막 식각 마스크 패턴(330A)이 등방성 식각 공정에 의해 완전히 제거되어도 제2 영역(B)에 있는 광폭 식각 마스크 패턴(330B)은 그 노출 표면으로부터 일부 두께만 소모되어 제2 영역(B)에서 제2 마스 크 패턴(320B) 위에 잔류 식각 마스크 패턴(330C)이 남게 되는 결과가 얻어질 수 있는 정도이면 충분하다. 상기 제3 폭(W7)과 상기 미세 폭(WD2)과의 차이가 클수록 도 3d를 참조하여 설명하는 바와 같이 패턴 폭 차이에 따른 식각 결과를 얻는 데 유리하다.
도 5b를 참조하면, 도 3b 내지 도 3g를 참조하여 설명한 바와 같은 방법으로, 제1 영역(A)에는 상기 버퍼 마스크층(510) 위에 복수의 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 버퍼 마스크층(510) 위에 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 형성한다.
제1 영역(A)에서, 상기 복수의 제1 스페이서(350A)는 상기 제1 피치(2P)(도 6a 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
제2 영역(B)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮혀 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있다.
도 5c를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 버퍼 마스크층(510)을 식각하여, 상기 제2 하드마스크층(506)을 노출시키는 복수의 버퍼 마스크 패턴(510A, 510B)을 형성한다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(510A, 510B)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(510A, 510B)의 위에는 상기 복수의 제1 스페이 서(350A)의 잔류층과, 상기 제2 마스크 패턴(320B) 및 제2 스페이서(350B)의 잔류층들이 남아 있을 수 있다.
도 5d를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 복수의 버퍼 마스크 패턴(510A, 510B)을 식각 마스크로 이용하여 상기 제2 하드마스크층(506) 및 제1 하드마스크층(504)을 차례로 식각하여, 복수의 제1 하드마스크 패턴(504A, 504B) 및 복수의 제2 하드마스크 패턴(506A, 506B)을 형성한다.
도시하지는 않았으나, 상기 복수의 제1 하드마스크 패턴(504A, 504B) 및 복수의 제2 하드마스크 패턴(506A, 506B)이 형성된 후, 상기 복수의 제2 하드마스크 패턴(506A, 506B)의 위에는 상기 복수의 버퍼 마스크 패턴(510A, 510B)의 잔류층들이 남아 있을 수 있다.
도 5e를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 복수의 제1 하드마스크 패턴(504A, 504B) 및 복수의 제2 하드마스크 패턴(506A, 506B)을 식각 마스크로 사용하여 상기 패드 산화막(502) 및 기판(500)을 식각하여 상기 기판(500)에 복수의 트렌치(570A, 570B)를 형성한다.
도 5f를 참조하면, 상기 복수의 트렌치(570A, 570B) 내부가 완전히 채워지기에 충분한 두께로 상기 기판(500)상에 절연 물질을 증착한 후, 상기 복수의 제1 하드마스크 패턴(504A, 504B)이 노출될 때 까지 CMP (chemical mechanical polishing) 공정에 의해 평탄화하는 공정을 이용하여 상기 복수의 트렌치(570A, 570B) 내에 절연막을 채워 복수의 소자분리막(572A, 572B)을 형성한다.
상기 소자분리막(572A, 572B)에 의해 상기 기판(500)의 제1 영역(A)에는 복 수의 제1 활성 영역(574A)이 정의되고, 제2 영역(B)에는 제2 활성 영역(574B)이 정의된다.
제1 영역(A)에 정의되는 제1 활성 영역(574A)은 도 4의 레이아웃에 예시된 제1 활성 영역(410)을 구성할 수 있으며, 상기 제1 피치(2P)(도 6a 참조)의 1/4인 제1 폭(W5)을 가질 수 있다. 상기 제1 활성 영역(574A)은 상기 제1 피치(2P)의 1/2인 미세한 피치(P)로 반복 형성되는 구조를 가진다. 제2 영역(B)에 정의되는 제2 활성 영역(574B)은 도 5의 레이아웃에 예시된 제2 활성 영역(420)을 구성할 수 있다.
도 5a 내지 도 5f를 참조하여 설명한 본 발명의 제2 실시예에서와 같이, 패턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 사이즈의 복수의 제1 활성 영역(574A)을 정의하는 것이 가능하다. 또한, 제2 영역(B)에서는 제1 영역(A)에 비해 큰 사이즈 또는 큰 폭을 가지는 광폭의 패턴들을 형성하는 데 있어서, 제1 마스크 패턴(320A)과 동시에 형성되는 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A)와 동시에 형성되는 제2 스페이서(350B)를 식각 마스크로 이용하여 기판(500)에 폭이 비교적 큰 제2 활성 영역(574B)을 정의할 수 있다. 이 때, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 제1 활성 영역(574A) 및 제2 활성 영역(574B)을 동시에 정의하는 데 있어서, 제1 영역(A)에서는 불필요한 희생막 식각 마스크 패턴(330A)을 제거하고 제2 영역(B)에서는 식각 마스크로 이용될 제2 마스크 패 턴(320A)을 보호하기 위한 잔류 마스크 패턴(330C)을 남기기 위하여 등방식 식각 공정을 이용한다. 따라서, 제1 영역(A) 및 제2 영역(B)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않으므로, 공정 절차가 단순화되고 공정 단가를 낮출 수 있다. 또한, 본 발명의 제2 실시예에 따른 패턴 형성 방법으로 기판(500)에 소자분리막을 형성함으로써, 기판(500)의 제1 영역(A), 예를 들면 셀 어레이 영역에서는 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 소자분리용 마스크 패턴을 형성하는 것이 가능하다. 따라서, 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 활성 영역을 용이하게 구현할 수 있다.
도 6a 내지 도 6h는 본 발명의 제3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 도면들이다.
도 6a 내지 도 6h에 있어서, 도 3a 내지 도 3h 및 도 5a 내지 도 5f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다. 도 6a 내지 도 6h를 참조하여 설명하는 본 발명의 제3 실시예에 따른 반도체 소자의 패턴 형성 방법에서는 제2 실시예에서와 유사하게 비교적 좁은 패턴이 형성되는 제1 영역(A)과 비교적 넓은 패턴이 형성되는 제2 영역(B)에 각각 활성 영역을 정의하는 방법에 대하여 설명한다. 단, 본 예에서는 도 4의 레이아웃과 같은 레이아웃을 가지는 활성 영역을 정의하는 데에만 한정되는 것은 아니며, 다양한 레이아웃을 가지는 활성 영역을 정의하는 데 적용될 수 있다.
도 6a를 참조하면, 도 5a를 참조하여 설명한 바와 유사하게 기판(500)의 제1 영역(A) 및 제2 영역(B) 위에 패드 산화막(502), 제1 하드마스크층(504), 제2 하드마스크층(506) 및 버퍼 마스크층(510)을 차례로 형성한다. 그 후, 상기 버퍼 마스크층(510) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성하고, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다. 상기 마스크 패턴(340)은 제1 영역(A)에서 제1 피치(2P)로 반복 형성된 복수의 제1 마스크 부분(340A)과, 제2 영역(B)에서 상기 제1 마스크 부분(340)의 폭(WD2) 보다 더 큰 폭으로 형성된 제2 마스크 부분(340B)을 포함한다. 제1 영역(A)에서 상기 복수의 제1 마스크 부분(340A)은 기판(500)에 최종적으로 형성하고자 하는 소자분리용 트렌치들의 피치(P) 보다 2 배 큰 제1 피치(2P)를 가지도록 형성될 수 있다. 또한, 복수의 제1 마스크 부분(340A) 각각의 미세 폭(WD2)은 기판(500)에 형성하고자 하는 소자분리용 트렌치들의 폭과 동일하게 형성될 수 있다. 제2 영역(B)에 형성된 상기 제2 마스크 부분(340B)은 제2 영역(B)에서 복수의 활성 영역이 정의될 각 영역들을 동시에 덮을 수 있도록 상기 제2 영역(B)의 에지측 일부를 제외한 모든 영역에 걸쳐서 연장되어 있다.
도 6b를 참조하면, 도 3b 내지 도 3g를 참조하여 설명한 바와 같은 방법으로, 제1 영역(A)에는 상기 버퍼 마스크층(510) 위에 복수의 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 버퍼 마스크층(510) 위에 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 형성한다.
제1 영역(A)에서, 상기 복수의 제1 스페이서(350A)는 상기 제1 피치(2P)(도 6a 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
제2 영역(B)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮여 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있다.
도 6c를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 버퍼 마스크층(510)을 식각하여, 상기 제2 하드마스크층(604)을 노출시키는 복수의 버퍼 마스크 패턴(510A, 510B)을 형성한다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(510A, 510B)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(510A, 510B)의 위에는 상기 복수의 제1 스페이서(350A)의 잔류층과, 상기 제2 마스크 패턴(320B) 및 제2 스페이서(350B)의 잔류층들이 남아 있을 수 있다.
도 6d를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 복수의 버퍼 마스크 패턴(510A, 510B)을 식각 마스크로 이용하여 상기 제2 하드마스크층(506) 및 제1 하드마스크층(504)을 차례로 식각하여, 복수의 제1 하드마스크 패턴(504A, 504B) 및 복수의 제2 하드마스크 패턴(506A, 506B)을 형성한다.
도 6d에 도시한 바와 같이, 상기 복수의 제1 하드마스크 패턴(504A, 504B) 및 복수의 제2 하드마스크 패턴(506A, 506B)이 형성된 후, 상기 복수의 제2 하드마스크 패턴(506A, 506B)의 위에는 상기 복수의 버퍼 마스크 패턴(510A, 510B)의 잔 류층들이 남아 있을 수 있다.
도 6e를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 제1 하드마스크 패턴(504A, 504B), 제2 하드마스크 패턴(506A, 506B), 및 버퍼 마스크 패턴(510A, 510B)이 형성된 기판(500) 위에 광폭 트렌치 형성용 마스크 패턴(620)을 형성한다. 그 결과, 상기 기판(500)의 제1 영역(A)에서는 상기 제1 하드마스크 패턴(504A), 제2 하드마스크 패턴(506A), 및 버퍼 마스크 패턴(510A)이 상기 광폭 트렌치 형성용 마스크 패턴(620)에 의해 완전히 덮이고, 제2 영역(B)에서는 소자분리용 트렌치가 형성될 영역에서 상기 광폭 트렌치 형성용 마스크 패턴(620)을 통해 상기 버퍼 마스크 패턴(510B)의 상면중 일부가 노출된다. 상기 광폭 트렌치 형성용 마스크 패턴(620)은 포토레지스트 패턴으로 이루어질 수 있다.
도 6f를 참조하면, 상기 광폭 트렌치 형성용 마스크 패턴(620)을 식각 마스크로 이용하여, 제2 영역(B)에서 노출되어 있는 버퍼 마스크 패턴(510B)을 식각하고, 이어서 상기 버퍼 마스크 패턴(510B)의 식각 결과로서 노출되는 상기 제2 하드 하드마스크층(506), 그 하부에 있는 제1 하드마스크층(504) 및 패드 산화막(502)을 차례로 식각한다. 그리고, 그 결과 노출되는 기판(500)을 식각하여, 제2 영역(B)에 제1 깊이(D1)을 가지는 트렌치(670B)를 형성한다.
도 6g를 참조하면, 상기 광폭 트렌치 형성용 마스크 패턴(620)을 제거하여, 제1 영역(A) 및 제2 영역(B)에서 복수의 제1 하드마스크 패턴(504A, 504B), 복수의 제2 하드마스크 패턴(506A, 506B), 및 복수의 버퍼 마스크 패턴(510A, 510B)을 노출시킨다.
도 6h를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 복수의 제1 하드마스크 패턴(504A, 504B), 복수의 제2 하드마스크 패턴(506A, 506B), 및 복수의 버퍼 마스크 패턴(510A, 510B)을 식각 마스크로 이용하여 이들을 통해 노출되어 있는 패드 산화막(502) 및 그 하부의 기판(500)을 식각한다. 그 결과, 상기 기판(500)의 제1 영역(A)에는 제2 깊이(D2)를 가지는 복수의 트렌치(670A)가 형성된다. 그리고, 제1 영역(A)에서 상기 복수의 트렌치(670A)가 형성되는 동안 제2 영역(B)에 형성되었던 상기 트렌치(670B)에서도 기판(500)의 식각이 이루어져서 제2 영역(B)에 있는 트렌치(670B)는 상기 제1 깊이(D1) 보다 더 깊고 상기 제2 깊이(D2) 보다 더 깊은 제3 깊이(D3)를 가지게 된다. 또한, 제2 영역(B)에서는 상기 복수의 제1 하드마스크 패턴(504A, 504B), 복수의 제2 하드마스크 패턴(506A, 506B), 및 복수의 버퍼 마스크 패턴(510A, 510B) 각각의 패턴 밀도에 따라 이들 패턴이 다양한 이격 거리를 두고 형성될 수 있으며, 상기 패턴들의 이격 거리에 따라 도 6h의 제2 영역(b)에 예시된 바와 같이 상기 트렌치(670A 또는 트렌치 670B)와는 다른 깊이를 가지는 트렌치(670C)가 형성될 수 있다.
도 6h에 예시한 바와 같이, 상기 트렌치(670A, 670B)가 형성되는 동안, 상기 복수의 버퍼 마스크 패턴(510A, 510B)은 소모되어 제거될 수 있다.
그 후, 도 5f를 참조하여 설명한 바와 같은 방법으로 상기 트렌치(670A, 670B, 670C) 내에 절연 물질을 채워 활성 영역(674A, 674B)을 한정하는 소자분리막(도시 생략)을 형성한다.
도 6a 내지 도 6h를 참조하여 설명한 본 발명의 제3 실시예에서와 같이, 패 턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 사이즈의 복수의 제1 활성 영역(674A)을 정의하는 것이 가능하다. 또한, 제2 영역(B)에서는 제1 영역(A)에 비해 깊이가 더 깊은 트렌치(670B)를 형성함으로써, 제2 영역(B)에서의 소자분리 특성을 강화시킬 수 있다. 따라서, 제2 영역(B)에 고전압 소자 등과 같이 우수한 소자 분리 특성이 요구되는 소자들을 형성하는 경우에 유리하게 적용될 수 있다.
도 7은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 또 다른 예에 따른 반도체 소자(700)의 일부 구성의 레이아웃이다.
도 7에는, NAND 플래시 메모리 소자의 메모리 셀 영역(700A)의 일부와, 상기 메모리 셀 영역(700A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 접속 영역(700B)의 일부와, 주변회로 영역(700C)의 일부의 레이아웃이 예시되어 있다.
도 7을 참조하면, 상기 메모리 셀 영역(700A)에는 복수의 메모리 셀 블록(740)이 형성되어 있다. 도 7에는 1 개의 메모리 셀 블록(740) 만 도시하였다. 상기 메모리 셀 블록(740)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)과의 사이에 1 개의 셀 스트링을 구성하는 데 필요한 복수의 도전 라인(701, 702, ..., 732)이 제1 방향 (도 8에서 "x" 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(701, 702, ..., 732)은 각각 상기 메모리 셀 영역(700A) 및 접속 영역(700B)에 걸쳐서 연장되어 있다.
도 7에는 접속 영역(700B)에서 상기 복수의 도전 라인(701, 702, ..., 732)의 말단 부분이 상기 제1 방향에 직교하는 제2 방향 (도 8에서 "y" 방향)을 따라 연장되어 있는 것으로 예시되어 있다. 접속 영역(700B)에서 상기 복수의 도전 라인(701, 702, ..., 732)의 말단 부분은 디코더와 같은 외부 회로(도시 생략)에 연결된다. 도 7에서, 접속 영역(700B)에는 상기 복수의 도전 라인(701, 702, ..., 732)의 말단 부분 근방에서 서로 인접한 2 개의 도전 라인 (701, 702, ..., 732) 사이의 공간에 교호적으로 더미 도전 라인(750)이 형성되어 있다. 그러나, 본 발명에 따른 패턴 형성 방법은 도 7에 예시된 구조를 형성하는 데에만 적용되는 것은 아니다. 본 발명의 사상의 범위 내에서 상기 복수의 도전 라인(701, 702, ..., 732)의 배치 및 형상에 대한 다양한 변형 및 변경이 가능하다.
주변회로 영역(700C)에는 주변회로용 도전 패턴(772)이 형성되어 있다.
도 8에서, 상기 복수의 도전 라인(701, 702, ..., 732), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 주변회로용 도전 패턴(772)은 모두 서로 동일한 물질로 이루어질 수 있다. 상기 복수의 도전 라인(701, 702, ..., 732)은 각각 상기 메모리 셀 영역(700A)에서 복수의 메모리 셀을 구성하는 워드 라인 (word line)일 수 있다. 이 경우, 상기 주변회로용 도전 패턴(772)은 주변회로용 트랜지스터의 게이트 전극을 구성할 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 각각 상기 복수의 도전 라인(701, 702, ..., 732)의 폭(W8) 보다 더 큰 폭(W9, W10)을 가질 수 있다.
다른 예로서, 상기 복수의 도전 라인(701, 702, ..., 732)은 메모리 셀 영역(700A)에서 메모리 셀을 구성하는 비트 라인 (bit line)일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다.
도 7에는 1 개의 메모리 셀 블록(740)에서 복수의 도전 라인(701, 702, ..., 732)이 32 개의 도전 라인을 포함하는 것으로 도시되어 있으나, 본 발명의 사상의 범위 내에서 1 개의 메모리 셀 블록(740)은 다양한 수의 도전 라인을 포함할 수 있다.
도 8a 및 도 8b 내지 도 14a 및 도 14b는 본 발명의 제4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 특히, 도 8a, 도 9a, ... 도 14a는 각각 도 7에서 "VIII_A" 및 "VIII_B"로 표시한 장방형 부분들의 평면도이고, 도 8b, 도 9b, ... 도 14b는 각각 도 7의 "VIII_A" 및 "VIII_B" 로 표시된 장방형 부분에서 8A - 8A' 선, 8B - 8B' 선, 8C - 8C' 선, 및 8D - 8D' 선 단면도들이다. 도 8a 및 도 8b 내지 도 14a 및 도 14b에 있어서, 도 3a 내지 도 3h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 8b, 도 9b, ... 도 14b에서, 8A - 8A' 선 단면도 및 8B - 8B' 선 단면도는 각각 메모리 셀 영역(700A) 및 접속 영역(700B)에서 도 3d를 참조하여 설명한 등방성 식각 효과를 얻기에 충분히 작은 폭을 가지는 패턴 (이하, "협폭 패턴"이라 함)으로 이루어지는 제1 마스크 패턴(320A) (도 3d 참조)을 희생막으로 이용하여 더블 패터닝 공정에 의해 패턴 밀도를 배가시켜 협폭의 미세 패턴들, 예를 들면, 복수의 도전 라인(701, 702, ..., 732)을 형성하게 될 제1 영역(AA)에 포함된다.
도 8b, 도 9b, ... 도 14b에서, 8C - 8C' 선 단면도 및 8D - 8D' 선 단면도는 각각 메모리 셀 영역(700A) 및 주변회로 영역(700C)에서 상기 제1 영역(AA)에 비해 큰 폭을 가지는 패턴 (이하, "광폭 패턴"이라 함)으로 이루어지는 제2 마스크 패턴(320B) (도 3d 참조)을 이용하여 비교적 큰 폭의 패턴들, 예를 들면 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 주변회로용 도전 패턴(772)을 형성하게 될 제2 영역(BB)에 포함된다.
도 8a 및 도 8b를 참조하면, 먼저 메모리 셀 영역(700A), 접속 영역(700B), 및 주변회로 영역(700C) (도 7 참조)을 가지는 기판(800)을 준비한다.
제1 영역(AA) 및 제2 영역(BB)에서 상기 기판(800) 위에 도전 라인들, 예를 들면 복수의 도전 라인(701, 702, ..., 732)을 형성하는 데 필요한 도전층(830)을 형성하고, 상기 도전층(830) 위에 하드마스크층(832) 및 버퍼 마스크층(834)을 차례로 형성한다.
상기 기판(800)은 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다.
상기 도전층(830)은 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(830)으로부터 워드 라인을 형성하는 경우, 상기 도전층(830)은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 도전층(830)으로부터 비트 라인을 형성하는 경우, 상기 도전층(830)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다.
상기 하드마스크층(832)은 단일 물질층으로 이루어지는 단일층으로 이루어질 수 있다. 또는, 상기 하드마스크층(832)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 2 층 이상의 복수의 하드마스크층이 적층된 다중층 구조를 가질 수도 있다. 상기 하드마스크층(832)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 하드마스크층(832)은 질화막 및 산화막의 조합으로 이루질 수 있다. 상기 버퍼 마스크층(834)은 상기 하드마스크층(832)에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 하드마스크층(832)의 상면이 산화막으로 이루어진 경우, 상기 버퍼 마스크층(834)은 폴리실리콘막 또는 질화막으로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 하드마스크층(832) 및 버퍼 마스크층(834)은 소정의 식각 조건에 대하여 서로 다른 식각 선택비를 가지는 물질로 이루어지면 충분하다. 경우에 따라, 상기 버퍼 마스크층(834)은 생략 가능하다. 상기 하드마스크층(832)은 약 1000 ∼ 3000 Å의 두께로 형성될 수 있다. 상기 버퍼 마스크층(834)은 약 300 ∼ 1000 Å의 두께로 형성될 수 있다.
도 3a를 참조하여 설명한 바와 같은 방법으로, 제1 영역(AA) 및 제2 영역(BB)에서 상기 버퍼 마스크층(834) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성하고, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다.
상기 마스크 패턴(340)은 메모리 셀 영역(700A) 및 접속 영역(700B)에서 제1 피치(2PC)로 반복 형성되는 복수의 제1 마스크 부분(340A)과, 메모리 셀 영역(700A) 및 주변회로 영역(700C)에 형성되는 제2 마스크 부분(340B)을 포함한다. 상기 복수의 제1 마스크 부분(340A)은 각각 상기 식각 마스크층(330) 위에서 메모리 셀 영역(700A) 및 접속 영역(700B)에 걸쳐서 연장되도록 형성될 수 있다.
메모리 셀 영역(700A) 및 접속 영역(700B)에서 상기 복수의 제1 마스크 부분(340A)은 최종적으로 형성하고자 하는 미세 패턴의 피치(PC) 보다 2 배 큰 제1 피치(2PC)를 가지도록 형성될 수 있다. 또한, 메모리 셀 영역(700A) 및 접속 영역(700B)에서 협폭 패턴으로 이루어지는 복수의 제1 마스크 부분(340A) 각각의 미세 폭(WD3)은 기판(800)상에 형성하고자 하는 패턴, 예들 들면 도 7의 복수의 도전 라인(701, 702, ..., 732) 각각의 폭(W8)과 동일하거나 더 크게 형성될 수 있다.
메모리 셀 영역(700A) 및 주변회로 영역(700C)에서 광폭 패턴으로 이루어지는 상기 제2 마스크 부분(340B)은 최종적으로 형성하고자 하는 패턴보다 더 작은 폭을 가지도록 형성된다. 예를 들면, 도 8의 접지 선택 라인(GSL)을 형성하고자 하는 경우, 도 9b의 8C - 8C' 선 단면도에서 예시한 바와 같이, 제2 마스크 부분(340B)은 최종적으로 형성하고자 하는 접지 선택 라인(GSL)의 폭(W10) 보다 작은 폭(W12)을 가지도록 형성한다. 그리고, 도 8의 주변회로용 도전 패턴(772)을 형성하고자 하는 경우, 도 9b의 8D - 8D' 선 단면도에서 예시한 바와 같이, 제2 마스크 부분(340B)은 최종적으로 형성하고자 하는 주변회로용 도전 패턴(772)의 폭(W11) 보다 작은 폭(W13)을 가지도록 형성한다.
제2 영역(BB)에 형성되는 제2 마스크 부분(340B)의 폭(W12, W13)과 제1 영 역(AA)에 형성되는 미세 폭(WD3)과의 차이는 도 3d를 참조하여 설명한 바와 같은 등방성 식각 효과에 따른 식각량 차이로 인한 결과가 얻어질 수 있는 정도이면 충분하다. 상기 폭(W12, W13)과 상기 미세 폭(WD3)과의 차이가 클수록 도 3d를 참조하여 설명한 바와 같은 등방성 식각 효과에 따른 식각량 차이로 인한 결과를 얻는 데 유리하다.
도 9a 및 도 9b를 참조하면, 도 3b 내지 도 3g를 참조하여 설명한 바와 같은 방법으로, 메모리 셀 영역(700A) 및 접속 영역(700B)에서 협폭 패턴이 형성되는 제1 영역(AA)에는 상기 버퍼 마스크층(834) 위에 복수의 제1 스페이서(350A)를 형성하고, 광폭 패턴이 형성되는 제2 영역(BB)에는 상기 버퍼 마스크층(834) 위에 제2 마스크 패턴(320B), 상기 제2 마스크 패턴(320B)의 상면을 덮고 있는 광폭 식각 마스크 패턴(330B), 그리고 상기 제2 마스크 패턴(320B) 및 광폭 식각 마스크 패턴(330B) 각각의 측벽들을 덮고 있는 복수의 제2 스페이서(350B) 및 복수의 제3 스페이서(350C)를 형성한다.
제1 영역(AA)에서, 상기 복수의 제1 스페이서(350A)는 상기 복수의 도전 라인(701, 702, ..., 732)의 폭(W8)(도 7 참조)과 동일한 폭(W8')을 가질 수 있고, 상기 제1 피치(2PC)(도 9a 및 도 9b 참조)의 1/2인 미세 피치(PC)로 반복 형성되는 구조를 가질 수 있다.
제2 영역(BB)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮여 있고, 그 상면은 광폭 식각 마스크 패턴(330B) 및 제3 스페이서(350C)에 의해 덮여 있다. 따라서, 제2 영역(BB)에서는 상기 제2 마스크 패 턴(320B)이 제2 스페이서(350B) 및 제3 스페이서(350C)와 광폭 식각 마스크 패턴(330B)에 의해 완전히 덮여 외부로 노출되지 않게 된다.
상기 제2 영역(BB)에서, 상기 제2 마스크 패턴(320B)의 폭과 그 양측을 덮고 있는 제2 스페이서(350B)의 폭의 합인 폭(W10') 및 폭 (W11')은 각각 도 7에 도시된 접지 선택 라인(GSL)의 폭(W10) 및 주변회로용 도전 패턴(772)의 폭(W11)과 동일하게 될 수 있다.
도 9a 및 도 9b에 도시된 복수의 제1 스페이서(350A) 및 제2 스페이서(350B) 및 제3 스페이서(350C)는 각각 상면에서 볼 때 루프(loop) 형상을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 제1 영역(AA)에 있는 복수의 제1 스페이서(350A)와, 제2 영역(BB)에서 제2 마스크 패턴(320B) 및 이들 덮고 있는 제2 스페이서(350B), 제3 스페이서(350C) 및 광폭 식각 마스크 패턴(330B) 각각의 위에 분리용 마스크 패턴(870)을 형성한다.
상기 분리용 마스크 패턴(870)이 형성된 후, 기판(800) 상의 접속 영역(700B)에서 복수의 제1 스페이서(350A)의 일부와, 그 아래에 있는 버퍼 마스크층(834)의 일부가 상기 분리용 마스크 패턴(870)을 통해 외부로 노출된다. 도시하지는 않았으나, 메모리 셀 영역(700A)에서 접속 영역(700B)의 반대측, 즉 도 8에서 복수의 도전 라인(701, 702, ..., 732)의 좌, 우 양측 단부 중 상기 접속 영역(700B)으로부터 먼 측의 단부 (도 7에는 도시 생략되어 있음)에서도 복수의 제1 스페이서(350A)의 일부와, 그 아래에 있는 버퍼 마스크층(834)의 일부가 상기 분리용 마스크 패턴(870)을 통해 외부로 노출될 수 있다.
상기 분리용 마스크 패턴(870)은 포토레지스트 패턴으로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 분리용 마스크 패턴(870)을 식각 마스크로 하여 상기 접속 영역(700B)에서 복수의 제1 스페이서(350A)의 노출된 부분들을 제거하는 트리밍(trimming) 공정을 행하여, 상기 기판(800)의 메모리 셀 영역(700A) 및 접속 영역(700B)에서 루프 형상의 복수의 제1 스페이서(350A)를 각각 2 개로 분리시킨다. 그 후, 상기 분리용 마스크 패턴(870)을 제거한다.
도 12a 및 도 12b를 참조하면, 제1 영역(AA)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(BB)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 제2 스페이서(350B)를 식각 마스크로 이용하여 상기 버퍼 마스크층(834)을 식각하여, 복수의 버퍼 마스크 패턴(834A, 834B)을 형성한다. 상기 복수의 버퍼 마스크 패턴(834A, 834B)을 통하여 상기 하드마스크층(832)이 노출된다.
도시하지는 않았으나, 상기 복수의 버퍼 마스크 패턴(834A, 834B)이 형성된 후, 상기 복수의 버퍼 마스크 패턴(834A, 834B)의 위에는 상기 복수의 제1 스페이서(350A)의 잔류층과, 상기 제2 마스크 패턴(320B) 및 제2 스페이서(350B)의 잔류층들이 남아 있을 수 있다.
도 13a 및 도 13b를 참조하면, 제1 영역(AA) 및 제2 영역(BB)에서 상기 복수의 버퍼 마스크 패턴(834A, 834B)을 식각 마스크로 이용하여 상기 하드마스크층(832)을 식각하여, 복수의 하드마스크 패턴(832A, 832B)을 형성한다. 상기 복수의 하드마스크 패턴(832A, 832B)을 통해 상기 도전층(830)이 노출된다.
도시하지는 않았으나, 상기 복수의 하드마스크 패턴(832A, 832B)이 형성된 후, 상기 복수의 하드마스크 패턴(832A, 832B)의 위에는 상기 복수의 버퍼 마스크 패턴(834A, 834B)의 잔류층들이 남아 있을 수 있다.
도 14a 및 도 14b를 참조하면, 제1 영역(AA) 및 제2 영역(BB)에서 상기 복수의 하드마스크 패턴(832A, 832B)을 식각 마스크로 사용하여 상기 도전층(830)을 식각한다.
그 결과, 상기 기판(800)의 제1 영역(AA)에서는 상기 복수의 제1 스페이서(350A) (도 11a 및 도 11b 참조)의 폭 및 피치가 전사된 복수의 제1 도전 패턴(830A)이 형성된다. 그리고, 상기 기판(800)의 제2 영역(BB)에서는 상기 제2 마스크 패턴(320B)의 폭과 그 양측을 덮고 있는 제2 스페이서(350B)의 폭의 합인 폭(W10') 및 폭 (W11')을 가지는 복수의 제2 도전 패턴(830B)이 형성된다.
도 14a 및 도 14b에는 도시하지 않았으나, 상기 복수의 제1 도전 패턴(830A) 및 복수의 제2 도전 패턴(830B)이 형성된 후, 상기 복수의 제1 도전 패턴(830A) 및 복수의 제2 도전 패턴(830B)의 위에는 상기 복수의 하드마스크 패턴(832A, 832B)의 잔류층들이 남아 있을 수 있다.
제1 영역(AA)에 형성된 제1 도전 패턴(830A)은 도 7의 레이아웃에 예시된 복수의 도전 라인(701, 702, ..., 732) 및 더미 도전 라인(750)을 구성할 수 있다. 상기 제1 도전 패턴(830A)은 메모리 셀 영역(700A)에서 제1 피치(2PC)(도 8a 및 도 8b 참조)의 1/4인 제1 폭(W8')을 가질 수 있다. 상기 제1 도전 패턴(830A)은 상기 제1 피치(2PC)의 1/2인 미세한 피치(PC)로 반복 형성되는 구조를 가진다. 메모리 셀 영역(700A) 및 주변회로 영역(700C)에서 제2 영역(BB)에 형성된 제2 도전 패턴(830B)은 도 7의 레이아웃에 예시된 접지 선택 라인(GSL) 및 주변회로용 도전 패턴(772)을 구성할 수 있다. 또한, 도 8a 및 도 8b 내지 도 14a 및 도 14b에는 예시하지 않았으나, 도 7의 레이아웃에 예시된 스트링 선택 라인(SSL)을 형성하기 위하여 도 14a 및 도 14b에서 메모리 셀 영역(700A) 예시된 제2 도전 패턴(830B) 형성 공정과 동일한 공정으로 스트링 선택 라인(SSL) 형성용 도전 패턴을 형성할 수 있다.
도 8a 및 도 8b 내지 도 14a 및 도 14b를 참조하여 설명한 본 발명의 제4 실시예에서와 같이, 기판(800)상에서 협폭 패턴이 형성되는 제1 영역(AA)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 폭을 가지는 복수의 제1 도전 패턴(830A)을 형성할 수 있다. 또한, 기판(800)상에서 제1 영역(AA)에 비해 큰 폭을 가지는 광폭 패턴이 형성되는 제2 영역(BB)에서는 상기 제1 마스크 패턴(320A)과 동시에 형성되는 제2 마스크 패턴(320B)과, 상기 제1 스페이서(350A)와 동시에 형성되는 제2 스페이서(350B)를 각각 식각 마스크로 이용하여 기판(800)에 비교적 폭이 큰 제2 도전 패턴(830B)을 형성할 수 있다. 이 때, 제1 영역(AA) 및 제2 영역(BB)에서 각각 서로 다른 폭을 가지는 제1 도전 패턴(830A) 및 제2 도전 패턴(830B)을 동시에 형성하는 데 있어서, 협폭 패턴인 제1 도전 패턴(830A)이 형성되는 제1 영역(AA)에서는 불필요한 희생막 식각 마스크 패턴(330A)을 제거하고 제2 영역(BB)에서는 식각 마스크로 이용될 제2 마스크 패턴(320A)을 보호하기 위한 잔류 마스크 패턴(330C)을 남기기 위하여 등방식 식각 공정을 이용한다. 따라서, 제1 영역(AA) 및 제2 영역(BB)에서 각각 서로 다른 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 별도의 포토리소그래피 공정이 추가되지 않으므로, 공정 절차가 단순화되고 공정 단가를 낮출 수 있다.
또한, 본 발명의 제4 실시예에 따른 패턴 형성 방법에 따라 기판(800)에 복수의 도전 패턴들을 형성함으로써, 기판(800)의 제1 영역(AA), 예를 들면 메모리 셀 영역(700A)에서는 통상의 포토리소그래피 공정에서 구현할 수 있는 피치의 약 1/2인 미세 피치로 반복적으로 형성되는 미세한 도전 패턴들을 형성하는 것이 가능하다. 따라서, 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 미세한 폭을 가지는 복수의 도전 패턴을 용이하게 구현할 수 있다.
도 15a 내지 도 15e는 본 발명의 제5 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15e를 참조하여 설명하는 본 발명의 제5 실시예에서는 본 발명에 다른 방법을 이용하여 기판(900)상에 다양한 폭을 가지고 다양한 간격으로 배치되는 복수의 다마신 배선 라인을 형성하는 공정에 대하여 설명한다. 본 예에 따른 방법에 의해 형성되는 다마신 배선 라인은 예를 들면 반도체 소자의 비트 라인 또는 금속 배선층들을 구성할 수 있다. 도 15a 내지 도 15e에 있어서, 도 3a 내지 도 3h에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명을 생략한다.
도 15a를 참조하면, 소정의 단위 소자들, 예를 들면 복수의 워드 라인 및 이 들을 덮는 층간절연막이 형성되어 있는 기판(900)의 제1 영역(A) 및 제2 영역(B) 위에 식각 정지층(902)을 형성한다. 그리고, 상기 식각 정지층(902) 위에 몰드층(910)을 형성한다.
예를 들면, 상기 식각 정지층(902)은 실리콘 질화막으로 이루어지고, 상기 몰드층(910)은 산화막으로 이루어질 수 있다.
그 후, 도 3a를 참조하여 설명한 바와 같은 방법으로, 상기 몰드층(910) 위에 듀얼 마스크층(320) 및 식각 마스크층(330)을 차례로 형성하고, 상기 식각 마스크층(330) 위에 마스크 패턴(340)을 형성한다.
상기 마스크 패턴(340)은 제1 영역(A)에서 제1 피치(2P)로 반복 형성된 복수의 제1 마스크 부분(340A)과, 제2 영역(B)에 형성된 제2 마스크 부분(340B)을 포함한다. 제1 영역(A)에 형성된 복수의 제1 마스크 부분(340A)은 각각 균일한 폭(BW1)을 가지도록 형성할 수 있다. 제2 영역(B)에 형성된 복수의 제2 마스크 부분(340B)은 필요에 따라 다양한 폭(BW2 또는 BW3)을 가지도록 형성될 수 있으며, 최종적으로 제2 영역(B)에 형성하고자 하는 다마신 배선 라인의 폭에 따라 다양한 간격으로 배치될 수 있다.
도 15b를 참조하면, 도 3b 내지 도 3g를 참조하여 설명한 바와 같은 방법으로, 제1 영역(A)에는 상기 몰드층(910) 위에 복수의 제1 스페이서(350A)를 형성하고, 제2 영역(B)에는 상기 몰드층(910) 위에 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 형성한다.
제1 영역(A)에서, 상기 복수의 제1 스페이서(350A)는 상기 제1 피치(2P)(도 6a 참조)의 1/2인 미세 피치(P)로 반복 형성되는 구조를 가질 수 있다.
제2 영역(B)에서, 상기 제2 마스크 패턴(320B)은 그 측벽들이 제2 스페이서(350B)에 의해 덮혀 있고, 그 상면은 잔류 식각 마스크 패턴(330C) 및 제3 스페이서(350C)에 의해 덮여 있다.
도 15c를 참조하면, 제1 영역(A)에서는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하고, 제2 영역(B)에서는 상기 제2 마스크 패턴(320B)과 그 측벽들을 덮고 있는 복수의 제2 스페이서(350B)를 식각 마스크로 이용하고, 상기 식각 정지층(902)을 식각 종료점으로 이용하여 상기 몰드층(910)을 식각하여 제1 영역(A) 및 제2 영역에 복수의 몰드 패턴(910A, 910B)을 형성한다. 그 결과, 상기 복수의 몰드 패턴(910A, 910B) 사이의 공간(S1, S2)을 통해 기판(900)의 상면이 노출된다.
도시하지는 않았으나, 상기 복수의 몰드 패턴(910A, 910B)이 형성된 후, 상기 복수의 몰드 패턴(910A, 910B)의 위에는 상기 복수의 제1 스페이서(350A)의 잔류층과, 상기 제2 마스크 패턴(320B) 및 제2 스페이서(350B)의 잔류층들이 남아 있을 수 있다.
도 15d를 참조하면, 제1 영역(A) 및 제2 영역(B)에서 상기 복수의 몰드 패턴(910A, 910B) 사이의 공간(S1, S2)을 채우도록 상기 기판(900) 위에 다마신 배선층(930)을 형성한다.
상기 다마신 배선층(930)을 형성하는 공정을 보다 상세히 설명하면 다음과 같다. 먼저, 상기 공간(S1, S2)의 내벽 및 상기 몰드 패턴(910A, 910B)의 표면에 배리어막(932)을 형성한다. 그 후, 상기 배리어막(932) 위에 상기 공간(S1, S2)을 완전히 채우는 금속막(934)을 형성한다.
상기 배리어막(932)은 예를 들면 상기 공간(S1, S2)의 내부를 채우는 상기 금속막(934)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 배리어막(932)은 상기 공간(S1, S2)의 폭 및 깊이에 따라 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 배리어막(932)은 약 5 ∼ 150 Å의 두께를 가지도록 형성될 수 있다. 상기 배리어막(932)은 Ta, TaN, TiN, TaSiN, TiSiN, 또는 이들의 조합으로 이루어질 수 있으며, CVD (chemical vapor deposition) 공정 또는 스퍼터링 (sputtering) 공정을 이용하여 형성될 수 있다. 상기 배리어막(932)을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니며, 경우에 따라 상기 배리어막(932)의 형성 공정은 생략될 수 있다.
상기 금속막(934)은 예를 들면 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 바람직하게는, 상기 금속막(934)은 비교적 작은 비저항을 가지는 Cu로 이루어진다. 상기 금속막(934)을 형성하기 위하여 PVD (physical vapor deposition) 공정 또는 전기도금 공정을 이용할 수 있다.
상기 금속막(934)을 형성하기 위하여 PVD 공정을 이용하는 상기 제1 공정 및 전기도금 공정을 이용하는 제2 공정을 거칠 수 있다. 예를 들면, 상기 금속막(934)을 Cu로 형성하는 경우, 상기 금속막(934)을 형성하기 위하여 먼저 상기 배리어막(932) 위에 제1 Cu막을 PVD 공정에 의해 형성한 후, 상기 제1 Cu막을 씨드층(seed layer)으로 하여 Cu 전기도금 공정을 행하여 제2 Cu막을 형성할 수 있다. 이와 같은 공정을 이용하는 경우, 상기 제1 Cu막이 후속의 전기도금 공정에서의 초 기 핵 생성 자리를 제공하는 역할을 하여, 상기 제1 Cu막 위에 전기도금 공정에 의해 형성되는 제2 Cu막의 균일성이 향상될 수 있다. 상기 제1 Cu막은 예를 들면 약 100 ∼ 500 Å의 두께로 형성될 수 있다. 상기 제2 Cu막은 상기 공간(S1, S2)을 완전히 채우기에 충분한 두께로 형성된다. 예를 들면, 상기 제2 Cu막은 약 1000 ∼ 10000 Å의 두께로 형성될 수 있다.
도 15e를 참조하면, 상기 몰드 패턴(910A, 910B)의 상면이 노출될 때까지 상기 금속막(934)의 일부 및 상기 배리어막(932)의 일부를 제거하여, 상기 복수의 몰드 패턴(910A, 910B) 사이의 공간(S1, S2) 내에 배리어막(932) 및 금속막(934)으로 이루어지는 다마신 배선 패턴(930A, 930B)을 형성한다. 상기 금속막(934)의 일부 및 상기 배리어막(932)의 일부를 제거하기 위하여 CMP 공정을 이용할 수 있다.
제1 영역(A)에서, 상기 다마신 배선 패턴(930A)은 상기 제1 피치(2P) (도 15a 참조)의 1/2인 피치(P)로 배치되는 구조를 가지게 된다. 제2 영역(B)에서, 상기 다마신 배선 패턴(930B)은 상호간 비교적 넓은 간격을 두고 배치되며, 다양한 폭을 가지도록 형성될 수 있다.
도 15a 내지 도 15e를 참조하여 설명한 본 발명의 제5 실시예에서와 같이, 패턴의 폭이 비교적 작은 영역인 제1 영역(A)에서는 제1 마스크 패턴(320A)의 측벽들에 형성되는 복수의 제1 스페이서(350A)를 식각 마스크로 이용하는 더블 패터닝 공정에 의해 패턴 밀도가 배가된 미세한 사이즈의 다마신 배선 패턴(930A)을 형성할 수 있다. 또한, 제2 영역(B)에서는 제1 영역(A)과는 달리 다양한 폭을 가지는 복수의 다마신 배선 패턴(930B)을 형성할 수 있으며, 제1 영역(A)에서의 다마신 배 선 패턴(930A)의 폭 및 피치와 무관하게 제2 영역(B)에 형성되는 다마신 배선 패턴(930B) 각각의 간격 및 폭을 다양하게 설계할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명에 따른 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 2는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 일부 구성의 레이아웃이다.
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 다른 예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6h는 본 발명의 제3 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7은 본 발명에 따른 반도체 소자의 패턴 형성 방법을 적용하여 구현할 수 있는 또 다른 예에 따른 반도체 소자의 일부 구성의 레이아웃이다.
도 8a 및 도 8b 내지 도 14a 및 도 14b는 본 발명의 제4 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 8a, 도 9a, ... 도 14a는 각각 도 7에서 "VIII_A" 및 "VIII_B"로 표시한 장방형 부분들의 평면도이고, 도 8b, 도 9b, ... 도 14b는 각각 도 7의 "VIII_A" 및 "VIII_B" 로 표시된 장방형 부분에서 8A - 8A' 선, 8B - 8B' 선, 8C - 8C' 선, 및 8D - 8D' 선 단면도들이다.
도 15a 내지 도 15e는 본 발명의 제5 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 반도체 소자, 210: 제1 패턴, 220: 제2 패턴, 300: 기판, 310: 피식각막, 310A: 제1 패턴, 310B: 제2 패턴, 320: 듀얼 마스크층, 320A: 제1 마스크 패턴, 320B: 제2 마스크 패턴, 330: 식각 마스크층, 330A: 희생막 식각 마스크 패턴, 330B: 광폭 식각 마스크 패턴, 330C: 잔류 식각 마스크 패턴, 340: 마스크 패턴, 340A: 제1 마스크 부분, 340B: 제2 마스크 부분, 350: 스페이서 마스크층, 350A: 제1 스페이서, 350B: 제2 스페이서, 350C: 제3 스페이서, 400: 반도체 소자, 410: 제1 활성 영역, 420: 제2 활성 영역, 500: 기판, 502: 패드 산화막, 504: 제1 하드마스크층, 504A: 제1 하드마스크 패턴, 504B: 제1 하드마스크 패턴, 506: 제2 하드마스크층, 506A: 제2 하드마스크 패턴, 506B: 제2 하드마스크 패턴, 510: 버퍼 마스크층, 510A, 510B: 버퍼 마스크 패턴, 570A, 570B: 트렌치, 572A, 572B: 소자분리막, 574A: 제1 활성 영역, 574B: 제2 활성 영역, 620: 광폭 트렌치 형성용 마스크 패턴, 670A, 670B, 670C: 트렌치, 674A: 제1 활성 영역, 674B: 제2 활성 영역, 700: 반도체 소자, 700A: 메모리 셀 영역, 700B: 접속 영역, 700C: 주변회로 영역, 701, 702, ..., 732: 도전 라인, 740: 메모리 셀 블록, 750: 더미 도전 라인, 752: 콘택 패드, 772: 주변회로용 도전 패턴, 800: 기판, 830: 도전층, 830A: 제1 도전 패턴, 830B: 제2 도전 패턴, 832: 하드마스크층, 832A, 832B: 하드마스크 패턴, 834: 버퍼 마스크층, 834A, 834B: 버퍼 마스크 패턴, 870: 분리용 마스크 패턴, 900: 기판, 902; 식각 정지층, 910: 몰드층, 910A, 910B: 몰드 패턴, 930: 다마신 배선층, 930A, 930B: 다마신 배선 패턴, 932: 배리어막, 934: 금속막.

Claims (30)

  1. 기판상에 듀얼 마스크층을 형성하는 단계와,
    상기 듀얼 마스크층 위에 서로 다른 폭을 가지는 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 형성하는 단계와,
    상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여 서로 다른 폭을 가지는 제1 마스크 패턴 및 제2 마스크 패턴을 동시에 형성하는 단계와,
    상기 제1 식각 마스크 패턴을 제거하는 단계와,
    상기 제1 마스크 패턴의 양 측벽을 덮는 제1 스페이서와, 상기 제2 마스크 패턴의 양 측벽을 덮는 제2 스페이서를 동시에 형성하는 단계와,
    상기 제1 마스크 패턴를 제거하는 단계와,
    상기 제1 스페이서, 상기 제2 마스크 패턴, 및 상기 제2 스페이서를 식각 마스크로 이용하여 상기 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 형성하는 단계는
    상기 듀얼 마스크층 위에 식각 마스크층을 형성하는 단계와,
    1 개의 포토마스크를 이용하는 1 회의 포토리소그래피 공정을 이용하여 상기 식각 마스크층을 패터닝하여 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제1 식각 마스크 패턴은 제1 폭을 가지고, 상기 제2 식각 마스크 패턴은 상기 제1 폭 보다 큰 제2 폭을 가지고,
    상기 제1 마스크 패턴과 제2 마스크 패턴을 동시에 형성하는 단계에서 상기 듀얼 마스크층의 식각에 의해 상기 제1 식각 마스크 패턴의 하부에는 상기 제1 마스크 패턴이 형성되고, 상기 제2 식각 마스크 패턴의 하부에는 상기 제1 마스크 패턴 보다 더 큰 폭을 가지는 상기 제2 마스크 패턴이 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제1 식각 마스크 패턴을 제거하는 단계에서는 상기 제1 마스크 패턴의 상면은 완전히 노출되고 상기 제2 마스크 패턴의 상면은 그 일부가 상기 제2 식각 마스크 패턴의 일부인 잔류 식각 마스크 패턴으로 덮이도록 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제4항에 있어서,
    상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는
    상기 제1 마스크 패턴의 노출 표면들과 상기 제2 마스크 패턴의 노출 표면들과 상기 잔류 식각 마스크 패턴의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계와,
    상기 제1 마스크 패턴의 상면 및 상기 잔류 식각 마스크 패턴의 상면이 노출되고 상기 제1 스페이서 및 제2 스페이서가 남도록 상기 스페이서 마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 스페이서 마스크층의 식각에 의해 상기 잔류 식각 마스크 패턴의 양 측벽 및 상기 제2 마스크 패턴의 상면을 덮는 제3 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제6항에 있어서,
    상기 제1 마스크 패턴을 제거하는 동안 상기 제2 마스크 패턴의 측벽은 상기 제2 스페이서에 의해 덮여 있고 상기 제2 마스크 패턴의 상면은 상기 잔류 식각 마스크 패턴 및 상기 제3 스페이서에 의해 덮여 있는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 제1항에 있어서,
    상기 듀얼 마스크층은 폴리실리콘 및 탄소 함유막 중에서 선택되는 어느 하나의 막으로 이루어지고,
    상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴은 각각 산화막 및 산화질화막 중에서 선택되는 어느 하나의 막으로 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 제1 스페이서 및 제2 스페이서는 각각 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제1 스페이서 및 제2 스페이서는 각각 상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴과는 서로 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제2 식각 마스크 패턴은 상기 제1 식각 마스크 패턴의 폭의 1/2 보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  12. 제1 영역 및 제2 영역을 가지는 기판상에 하드마스크층을 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 하드마스크층 위에 듀얼 마스크층을 형성하는 단계와,
    상기 제1 영역에 위치되고 제1 폭을 가지는 복수의 제1 식각 마스크 패턴과 상기 제2 영역에 위치되고 상기 제1 폭 보다 더 큰 제2 폭을 가지는 제2 식각 마스크 패턴을 상기 듀얼 마스크층 위에 동시에 형성하는 단계와,
    상기 복수의 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여, 상기 제1 영역에 위치되는 복수의 제1 마스크 패턴과 상기 제2 영역에 위치되는 제2 마스크 패턴을 형성하는 단계와,
    상기 복수의 제1 식각 마스크 패턴을 제거하는 단계와,
    상기 복수의 제1 마스크 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서와, 상기 제2 마스크 패턴 각각의 양 측벽을 덮는 제2 스페이서를 동시에 형성하는 단계와,
    상기 복수의 제1 마스크 패턴을 제거하는 단계와,
    상기 복수의 제1 스페이서, 상기 제2 마스크 패턴 및 상기 제2 스페이서를 각각 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 상기 제1 영역 및 제2 영역에서 각각 서로 다른 폭을 가지는 복수의 하드마스크 패턴을 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 기판의 제1 영역 및 제2 영역에서 서로 다 른 깊이를 가지는 복수의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 제1 영역은 반도체 소자의 메모리 셀 영역이고, 상기 제2 영역은 상기 메모리 셀 영역의 주위에 있는 주변회로 영역 또는 코어 영역인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  14. 제12항에 있어서,
    상기 제1 영역 및 제2 영역에서 상기 복수의 트렌치 내에 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  15. 제12항에 있어서,
    상기 복수의 제1 식각 마스크 패턴을 제거하기 위하여 등방성 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  16. 제15항에 있어서,
    상기 제1 영역에서 상기 복수의 제1 식각 마스크 패턴이 완전히 제거된 후, 상기 제1 영역에서는 상기 복수의 제1 마스크 패턴의 상면이 완전히 노출되고 상기 제2 영역에서는 상기 제2 마스크 패턴의 상면이 상기 제2 식각 마스크 패턴의 일부 인 복수의 잔류 식각 마스크 패턴으로 덮이는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는
    상기 제1 마스크 패턴의 노출 표면들과 상기 제2 마스크 패턴의 노출 표면들과 상기 잔류 식각 마스크 패턴의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계와,
    상기 제1 마스크 패턴의 상면 및 상기 잔류 식각 마스크 패턴의 상면이 노출되고 상기 제1 스페이서 및 제2 스페이서가 남도록 상기 스페이서 마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  18. 제17항에 있어서,
    상기 스페이서 마스크층의 식각에 의해 상기 잔류 식각 마스크 패턴의 양 측벽 및 상기 제2 마스크 패턴의 상면을 덮는 제3 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  19. 제12항에 있어서,
    상기 복수의 하드 마스크 패턴이 형성된 후, 상기 복수의 트렌치를 형성하기 전에, 상기 제1 영역에서는 상기 복수의 하드마스크 패턴 및 이들 사이의 공간을 완전히 덮고 상기 제2 영역에서는 상기 하드마스크 패턴의 상면중 일부만을 노출시키는 광폭 트렌치 형성용 마스크 패턴을 형성하는 단계와,
    상기 광폭 트렌치 형성용 마스크 패턴을 식각 마스크로 이용하여 상기 하드마스크 패턴 및 상기 기판을 식각하여 상기 기판의 제2 영역에 광폭 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  20. 제19항에 있어서,
    상기 제1 영역 및 제2 영역에 복수의 트렌치를 형성하는 단계에서는 상기 광폭 트렌치 형성용 마스크 패턴을 제거한 후 상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 기판을 식각하여 상기 제1 영역에서는 제1 깊이를 가지는 복수의 제1 트렌치를 형성하고 상기 제2 영역에서는 상기 광폭 트렌치의 위치에 상기 광폭 트렌치보다 더 깊고 상기 제1 깊이보다 더 깊은 제2 깊이를 가지는 제2 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  21. 제1 영역 및 제2 영역을 가지는 기판상에 피식각막을 형성하는 단계와,
    상기 피식각막 위에 하드마스크층을 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 하드마스크층 위에 듀얼 마스크층을 형성하는 단계와,
    상기 제1 영역에 위치되고 제1 폭을 가지는 복수의 제1 식각 마스크 패턴과 상기 제2 영역에 위치되고 상기 제1 폭 보다 더 큰 제2 폭을 가지는 복수의 제2 식각 마스크 패턴을 상기 듀얼 마스크층 위에 동시에 형성하는 단계와,
    상기 복수의 제1 식각 마스크 패턴 및 복수의 제2 식각 마스크 패턴을 식각 마스크로 이용하여 상기 듀얼 마스크층을 식각하여, 상기 제1 영역에 위치되는 복수의 제1 마스크 패턴과 상기 제2 영역에 위치되는 복수의 제2 마스크 패턴을 형성하는 단계와,
    상기 복수의 제1 식각 마스크 패턴을 제거하는 단계와,
    상기 복수의 제1 마스크 패턴 각각의 양 측벽을 덮는 복수의 제1 스페이서와, 상기 복수의 제2 마스크 패턴 각각의 양 측벽을 덮는 복수의 제2 스페이서를 동시에 형성하는 단계와,
    상기 복수의 제1 마스크 패턴을 제거하는 단계와,
    상기 복수의 제1 스페이서, 상기 복수의 제2 마스크 패턴 및 상기 복수의 제2 스페이서를 각각 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 상기 제1 영역 및 제2 영역에서 각각 서로 다른 폭을 가지는 복수의 하드마스크 패턴을 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 복수의 하드마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  22. 제21항 있어서,
    상기 복수의 제1 식각 마스크 패턴을 제거하기 위하여 등방성 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  23. 제22항에 있어서,
    상기 제1 영역에서 상기 복수의 제1 식각 마스크 패턴이 완전히 제거된 후 상기 제1 영역에서는 상기 복수의 제1 마스크 패턴의 상면이 완전히 노출되고 상기 제2 영역에서는 상기 복수의 제2 마스크 패턴의 상면이 상기 복수의 제2 식각 마스크 패턴의 일부인 복수의 잔류 식각 마스크 패턴으로 덮이는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  24. 제23항에 있어서,
    상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는
    상기 제1 마스크 패턴의 노출 표면들과 상기 제2 마스크 패턴의 노출 표면들과 상기 잔류 식각 마스크 패턴의 노출 표면들을 덮는 스페이서 마스크층을 형성하는 단계와,
    상기 제1 마스크 패턴의 상면 및 상기 잔류 식각 마스크 패턴의 상면이 노출되고 상기 제1 스페이서 및 제2 스페이서가 남도록 상기 스페이서 마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  25. 제24항에 있어서,
    상기 스페이서 마스크층의 식각에 의해 상기 잔류 식각 마스크 패턴의 양 측벽 및 상기 제2 마스크 패턴의 상면을 덮는 제3 스페이서가 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  26. 제21항에 있어서,
    상기 피식각막은 도전층으로 이루어지고,
    상기 피식각막의 식각에 의해 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 폭을 가지는 복수의 워드 라인이 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  27. 제21항에 있어서,
    상기 피식각막은 도전층으로 이루어지고,
    상기 피식각막의 식각에 의해 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 폭을 가지는 복수의 비트 라인이 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  28. 제21항에 있어서,
    상기 피식각막은 몰드층으로 이루어지고,
    상기 피식각막의 식각에 의해 상기 기판의 제1 영역 및 제2 영역에서 서로 다른 폭을 가지며 각각 공간을 사이에 두고 상호 이격되어 있는 복수의 몰드 패턴 이 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  29. 제28항에 있어서,
    상기 복수의 몰드 패턴이 형성된 후 상기 복수의 몰드 패턴 각각의 사이에 있는 공간 내에 복수의 도전 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  30. 제29항에 있어서,
    상기 복수의 도전 라인을 형성하기 위하여 전기 도금 공정을 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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