KR101732936B1 - 반도체 소자의 미세 패턴 형성 방법 - Google Patents

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Abstract

반도체 소자의 미세 패턴 형성 방법이 제공된다. 반도체 소자의 미세 패턴 형성 방법은 제 1 영역 및 제 2 영역을 포함하는 하부막 상에 하부 마스크층을 형성하는 것, 하부 마스크층 상에 상부 마스크 패턴들을 형성하되, 상부 마스크 패턴들 간의 간격이 제 1 영역에서보다 제 2 영역에서 큰 것, 상부 마스크 패턴들의 양 측벽들에 스페이서들을 형성하는 것, 인접하는 스페이서들 사이를 채우는 갭필 패턴들을 형성하되, 갭필 패턴들의 폭이 제 1 영역에서보다 제 2 영역에서 큰 것, 제 2 영역 상에서 적어도 하나의 갭필 패턴을 노출시키는 트리밍 마스크 패턴을 형성하는 것, 트리밍 마스크 패턴에 노출된 갭필 패턴과, 이에 인접한 한 쌍의 상부 마스크 패턴들을 제거하는 트리밍 공정을 수행하는 것, 트리밍 마스크 패턴 및 스페이서들을 제거하고, 하부 마스크층 상에 잔류하는 상부 마스크 패턴들과 갭필 패턴들을 식각 마스크로 이용하여, 하부 마스크층을 패터닝함으로써 제 1 영역과 제 2 영역에서 서로 다른 폭을 갖는 하부 마스크 패턴들을 형성하는 것, 및 하부 마스크 패턴들을 이용하여 하부막을 패터닝함으로써 폭이 서로 다른 협폭 패턴들과 광폭 패턴들을 동시에 형성하는 것을 포함한다.

Description

반도체 소자의 미세 패턴 형성 방법{Method for forming fine patterns of a semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 폭이 서로 다른 패턴들을 동시에 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
반도체 소자는 반도체 집적회로(IC)를 구현하는 패턴들을 포함한다. 반도체 소자를 구성하는 패턴들은, 패턴을 형성하기 위한 소정의 하부막 상에 포토리소그래피(Photolithography) 기술을 이용하여 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하부막을 식각함으로써 형성될 수 있다.
이와 같이 형성되는 반도체 소자의 패턴들의 선폭은 반도체 집적회로의 고집적화에 따라, 급격히 감소하고 있다. 그러나, 패턴들(예를 들어 라인 앤드 스페이스(line and space) 패턴)을 형성하기 위해, 필수적으로 진행되는 포토리소그래피 공정에서의 해상도 한계로 인하여, 한계 해상도(resolution)보다 작은 선폭을 갖는 미세 패턴들을 형성하는데 어려움이 있다.
또한, 반도체 소자는 고밀도의 미세 패턴들과 함께 미세 패턴보다 폭이 큰 패턴들을 함께 구비한다. 이에 따라, 공정을 단순화하기 위해 미세 패턴들과 함께 일반 패턴들을 동시에 형성할 수 있는 방법이 요구된다.
본원 발명이 해결하고자 하는 과제는 고집적도의 미세 패턴들을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 제 1 영역 및 제 2 영역을 포함하는 하부막 상에 하부 마스크층을 형성하는 것, 하부 마스크층 상에 상부 마스크 패턴들을 형성하되, 상부 마스크 패턴들 간의 간격이 제 1 영역에서보다 제 2 영역에서 큰 것, 상부 마스크 패턴들의 양 측벽들에 스페이서들을 형성하는 것, 인접하는 스페이서들 사이를 채우는 갭필 패턴들을 형성하되, 갭필 패턴들의 폭이 제 1 영역에서보다 제 2 영역에서 큰 것, 제 2 영역 상에서 적어도 하나의 갭필 패턴을 노출시키는 트리밍 마스크 패턴을 형성하는 것, 트리밍 마스크 패턴에 노출된 갭필 패턴과, 이에 인접한 한 쌍의 상부 마스크 패턴들을 제거하는 트리밍 공정을 수행하는 것, 트리밍 마스크 패턴 및 스페이서들을 제거하고, 하부 마스크층 상에 잔류하는 상부 마스크 패턴들과 갭필 패턴들을 식각 마스크로 이용하여, 하부 마스크층을 패터닝함으로써 제 1 영역과 제 2 영역에서 서로 다른 폭을 갖는 하부 마스크 패턴들을 형성하는 것, 및 하부 마스크 패턴들을 이용하여 하부막을 패터닝함으로써 폭이 서로 다른 협폭 패턴들과 광폭 패턴들을 동시에 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 소자의 미세 패턴 형성 방법에 따르면, 포토리소그래피 공정을 증가시키지 않고, 포토리소그래피 공정의 한계 해상도 이하의 선폭을 갖는 협폭narrow-width) 패턴들과, 협폭 패턴보다 넓은 폭을 갖는 광폭(wide-width) 패턴들을 동시에 형성할 수 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순서대로 나타내는 도면들이다.
도 13은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 낸드(NAND) 플래시 메모리 장치의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 낸드 플래시 메모리 장치의 단면도로서, 도 12의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 15는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
반도체 소자는 포토리소그래피 공정의 한계 해상도 이하의 선폭을 갖는 미세 패턴들을 구비한다. 또한, 반도체 소자는 고밀도의 미세 패턴들과 함께, 미세 패턴보다 폭이 큰 패턴들을 함께 구비한다. 그리고, 포토리소그래피 공정의 한계 해상도 이하의 선폭을 갖는 미세 패턴들을 형성하기 위해서, 마스크 패턴들의 측벽에 스페이서를 형성하여 패터닝하는 이중 패터닝 기술(double patterning technology)이 이용될 수 있다. 그러나, 반도체 소자의 모든 영역에 미세 패턴들이 형성되지 않으며, 소정 영역들에서는 포토리소그래피 공정의의 해상도에 의해 구현되는 일반적인 패턴들이 형성될 수 있다. 따라서, 공정을 단순화하기 위해 미세 패턴들과 함께 일반적인 패턴들을 동시에 형성할 수 있는 방법이 요구된다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 1을 참조하면, 제 1 영역(10) 및 제 2 영역(20)을 포함하는 반도체 기판(100)이 제공된다. 구체적으로, 반도체 기판(100)은 미세한 폭을 가지며 패턴들의 밀도가 높은 제 1 영역(10)과, 패턴들의 폭이 크고 패턴들의 밀도가 낮은 제 2 영역(20)을 포함한다. 즉, 반도체 기판(100) 상에서 소정 영역들 별로 폭이 서로 다른 패턴들이 형성될 수 있다. 일 실시예에 따르면, 제 1 영역(10)에는 협폭(narrow-width) 패턴들이 형성될 수 있으며, 제 2 영역(20)에는 광폭(wide-width) 패턴들이 형성될 수 있다. 또한, 일 실시예에서, 제 1 영역(10)은 단위 메모리 소자들이 형성되는 셀 어레이 영역일 수 있으며, 제 2 영역(20)은 제 1 영역(10)에 형성된 단위 메모리 소자들을 구동시키기 위한 주변회로들이 형성되는 주변회로 영역 또는 코어 영역일 수 있다. 이와 달리, 제 1 영역(10)은 셀 어레이 영역의 일부로서 비교적 좁은 폭을 갖는 협폭 패턴들이 형성되는 영역일 수 있으며, 제 2 영역(20)은 셀 어레이 영역의 일부로서 비교적 큰 폭을 가지는 광폭 패턴들이 형성되는 영역일 수 있다.
이와 같은 반도체 기판(100) 상에는 패턴들을 형성하기 위한 하부막(110)이 형성된다. 하부막(110)은 반도체 소자를 구성하는 게이트 라인(gate line), 비트 라인(bit line) 또는 활성 패턴(active pattern) 등과 같은 패턴을 형성하기 위한 막일 수 있다. 예를 들어, 하부막(110)은 도전막, 반도체막, 절연막 또는 이들이 조합된 적층막일 수 있다.
일 실시예에서, 하부막(110)을 패터닝하여 게이트 라인들 또는 비트 라인들을 형성하는 경우, 도전성 폴리실리콘(polysilicon)막, 금속막 또는 금속 실리사이드막과 같은 도전막일 수 있다. 다른 실시예에서, 하부막(110)을 패터닝하여 반도체 소자의 활성 패턴을 형성하는 경우, 하부막(110)은 반도체 기판(100) 자체일 수 있다. 또 다른 실시예로, 하부막(110)은 반도체 소자를 구성하는 패턴들을 패터닝하기 위한 마스크 패턴을 형성하기 위한 막일 수도 있다. 예컨대, 열산화막(thermal oxide layer), 화학기상증착(CVD: Chemical Vapor Deposition) 산화막, 고밀도 플라즈마(HDP) 산화막, 또는, USG(Undoped Silicate Glass), SOG(Spin On Glass), 및 TEOS(TetraEthylOrthoSilicate) 등과 같은 산화막일 수 있다. 또는, SiON, SiN, SiBN, BN 등과 같은 질화물의 층일 수 있다. 또한, 하부막(110)은 고유전 상수(high-k) 물질막일 수 있다.
이와 같은 하부막(110) 상에는 캡핑층(120), 제 1 하드 마스크층(130) 및 제 2 하드 마스크층(140)이 차례로 형성될 수 있다. 캡핑층(120)은 하부막(110)의 일부분일 수도 있으며, 캡핑층(120)은 하부막(110)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 그리고, 캡핑층(120), 제 1 하드 마스크층(130) 및 제 2 하드 마스크층(140)은 각각 소정의 식각 조건 하에서 서로 다른 식각 특성을 가지는 물질로 형성될 수 있다. 또한, 제 1 및 제 2 하드 마스크층들(130, 140)은 단일층이거나 2개 이상의 층이 적층된 적층막일 수도 있다.
예를 들어, 캡핑층(120)은 실리콘 질화막 또는 실리콘 산질화막일 수 있으며, 제 1 하드 마스크층(130)은 CVD 산화막, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)과 같은 실리콘 산화막일 수 있다. 제 2 하드 마스크층(140)은 실리콘 질화막, 실리콘 산질화막 폴리실리콘막, 탄소함유막 또는 이들의 조합으로 이루어진 적층막일 수 있다. 여기서, 탄소 함유막은 비정질 탄소층(ACL; amorphous carbon layer)일 수 있다.
반도체 기판(100) 상에 하부막(110), 캡핑층(120), 제 1 및 제 2 하드 마스크층들(130, 140)들 차례로 적층한 후, 제 2 하드 마스크층(140) 상에 복수의 제 1 및 제 2 포토레지스트 패턴들(151, 153)을 형성한다. 이 때, 제 1 및 제 2 포토레지스트 패턴들(151, 153)은 포토리소그래피 공정에 의해 구현되는 폭을 가질 수 있다.
일 실시예에 따르면, 제 1 영역(10) 상에 제 1 포토레지스트 패턴들(151)이 형성되고, 제 2 영역(20) 상에 제 2 포토레지스트 패턴들(153)이 형성될 수 있다. 여기서, 제 1 포토레지스트 패턴들(151)의 폭(W1)이 제 2 포토레지스트 패턴들(153)의 폭(W2)보다 작을 수 있다. 그리고, 제 1 포토레지스트 패턴들(151) 간의 간격(D1) 또한 제 2 포토레지스트 패턴들(153) 간의 간격(D2)보다 작을 수 있다. 또한, 일 실시예에 따르면, 제 1 포토레지스트 패턴들(151)의 폭(W1)은 제 1 영역(10)에 형성될 협폭 패턴들의 선폭의 3배 이상일 수 있다. 그리고, 제 2 포토레지스트 패턴들(153)의 폭(W2) 또한, 제 2 영역(20)에 형성될 광폭 패턴의 폭보다 클 수 있다.
이러한 제 1 및 제 2 포토레지스트 패턴들(151, 153)은, 제 2 하드 마스크층(140) 상에 레지스트 물질을 도포하여 포토레지스트층을 형성하고, 포토레지스트층에 대해 노광(Exposure) 및 현상(development) 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 포토레지스트층에 라인 앤 스페이스(line and space) 패턴을 형성하기 위한 포토리소그래피 공정이 수행될 수 있다. 또한, 포토리소그래피 공정시, 불화크립톤(KrF) 레이저, 불화아르곤(ArF) 레이저, 불소(F2) 레이저 또는 EUV(extreme ultraviolet)를 이용하는 노광 공정이 수행될 수 있다. 한편, 포토레지스트 패턴들은 라인 형태 대신 개구를 갖는 폐곡선 형태일 수도 있다.
나아가, 제 2 하드 마스크층(140)과 제 1 및 제 2 포토레지스트 패턴들(151, 153) 사이에는 반사 방지 패턴(미도시)이 형성될 수 있다. 반사 방지 패턴은, 제 2 하드 마스크층(140)에 대해 식각 선택비를 가지며, 노광 공정시 빛을 흡수하여 광반사를 방지하는 물질로 형성될 수 있다. 반사 방지 패턴은 유기 화합물 또는 무기 화합물로 이루어질 수 있다. 일 실시예에 따르면, 반사 방지 패턴은 포토레지스트와 그 식각 특성이 유사한 유기 물질로 형성될 수 있다. 예를 들어, 반사 방지 패턴은 실리콘 산질화막으로 형성될 수 있다. 이와 같이, 제 2 하드 마스크층(140)과 제 1 및 제 2 포토레지스트 패턴들(151, 153) 사이에 반사 방지 패턴들을 형성함으로써, 제 1 및 제 2 포토레지스트 패턴들(151, 153)을 형성하는 포토리소그래피 공정시 포토레지스트층에 조사되는 빛의 반사 및 산란에 의해 의해 포토레지스트 패턴의 선폭이 변동되는 것을 방지할 수 있다.
도 2를 참조하면, 제 1 및 제 2 포토레지스트 패턴들(151, 153)의 측벽에 제 1 스페이서들(155)을 형성한다.
제 1 스페이서들(155)을 형성하는 것은, 제 1 및 제 2 포토레지스트 패턴들(151, 153)이 형성된 제 2 하드 마스크층(140) 상에 제 1 및 제 2 포토레지스트 패턴들(151, 153)의 상면 및 측벽을 균일한 두께로 덮는 제 1 스페이서막을 형성하는 것과, 제 2 하드 마스크층(140)이 노출되도록 제 1 스페이서막을 이방성 식각하는 것을 포함한다. 여기서, 제 1 스페이서막의 두께는 하부막(110)에 형성될 협폭 패턴의 선폭과 동일할 수 있다. 그리고, 제 1 스페이서막은 제 2 하드 마스크층(140)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 1 스페이서막은 ALD 산화막, CVD 산화막, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)과 같은 실리콘 산화막일 수 있다. 또한, 제 1 스페이서막은 폴리실리콘막, 실리콘 질화막 또는 실리콘 산질화막일 수도 있다.
제 1 스페이서들(155)을 형성한 후에는 제 1 및 제 2 포토레지스트 패턴들(151, 153)을 제거하여 제 1 스페이서들(155) 사이의 제 2 하드 마스크층(140)을 노출시킨다.
도 3을 참조하면, 제 1 스페이서들(155)을 식각 마스크로 이용하여 제 2 하드 마스크층(140)을 패터닝함으로써, 상부 마스크 패턴들(141, 143)을 형성한다. 상부 마스크 패턴들(141, 143)을 형성한 후, 상부 마스크 패턴들(141, 143) 상에 잔류하는 제 1 스페이서들(155)은 제거될 수 있다.
상부 마스크 패턴들(141, 143)은 제 1 스페이서들(155)을 식각 마스크로 이용하기 때문에, 제 1 및 제 2 영역들(10, 20)에서 동일한 폭을 갖되, 제 1 영역(10)에서 상부 마스크 패턴들(141) 간의 간격이 제 2 영역(20)에서 상부 마스크 패턴들(143) 간의 간격보다 작을 수 있다. 즉, 제 1 영역(10)에서 상부 마스크 패턴들(141) 간의 간격은 도 1에서 형성된 제 1 포토레지스트 패턴(151)의 폭(W1)과 동일할 수 있으며, 제 2 영역(20)에서 상부 마스크 패턴들(143) 간의 간격은 도 1에서 형성된 제 2 포토레지스트 패턴(153)의 폭(W2)과 동일할 수 있다.
도 4를 참조하면, 상부 마스크 패턴들(141, 143)이 형성된 제 1 하드 마스크층(130) 상에 제 2 스페이서막(160)을 형성한다. 제 2 스페이서막(160)은 제 1 하드 마스크층(130) 상에 형성된 상부 마스크 패턴들(141, 143)의 상면 및 측벽을 균일한 두께로 덮을 수 있다. 여기서, 제 2 스페이서막(160)의 두께는 하부막(110)에 형성될 협폭 패턴의 선폭과 동일할 수 있다. 그리고, 제 2 스페이서막(160)은 제 1 하드 마스크층(130) 및 상부 마스크 패턴들(141, 143)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 제 2 스페이서막(160)은 ALD 산화막, CVD 산화막, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate)과 같은 실리콘 산화막일 수 있다.
도 5를 참조하면, 제 2 스페이서막(160)을 이방성 식각하여, 상부 마스크 패턴들(141, 143)의 양측벽들에 제 2 스페이서(161)들을 형성한다. 일 실시예에 따르면, 제 1 영역(10)과 제 2 영역(20)에서 상부 마스크 패턴들(141, 143) 간의 간격들이 다르므로, 제 1 영역(10)에서 인접하는 제 2 스페이서(161)들의 간격과 제 2 영역(20)에서 인접하는 제 2 스페이서들(161)의 간격이 서로 다를 수 있다. 그리고, 제 1 영역(10)에서 인접하는 제 2 스페이서(161)들의 간격은 상부 마스크 패턴(141)의 폭과 실질적으로 동일할 수 있다. 또한, 제 2 스페이서(161)의 폭은 제 1 스페이서(155)의 폭과 실질적으로 동일할 수 있다.
도 6을 참조하면, 제 1 하드 마스크층(130) 상에 제 2 스페이서들(161) 사이를 채우는 갭필(gap filling) 패턴들(171, 173)을 형성한다. 제 2 스페이서들(161)의 간격이 제 1 영역(10)과 제 2 영역(20)에서 서로 다르므로, 제 1 영역(10)에 폭이 좁은 제 1 갭필 패턴들(171)이 형성될 수 있으며, 제 2 영역(20)에 폭이 넓은 제 2 갭필 패턴들(173)이 형성될 수 있다.
제 1 및 제 2 갭필 패턴들(171, 173)을 형성하는 것은, 제 2 스페이서(161)들 사이에 노출된 제 1 하드 마스크층(130) 상에 갭필막을 형성하는 것과, 상부 마스크 패턴들(141, 143)의 상면이 노출되도록 갭필막을 평탄화하는 것을 포함한다. 여기서, 갭필막은 제 2 스페이서(161)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 또한, 갭필막은 상부 마스크 패턴들(141, 143)과 동일한 물질로 형성될 수 있다. 예를 들어, 갭필막은 폴리실리콘막, 실리콘 질화막, 실리콘 산질화막 또는 탄소함유막일 수 있다.
이와 같이, 제 1 및 제 2 갭필 패턴들(171, 173)을 형성함에 따라 제 1 하드 마스크층(130) 상에 상부 마스크 패턴들(141, 143), 제 2 스페이서(161)들 및 제 1 및 제 2 갭필 패턴들(171, 173)을 포함하는 마스크 구조체가 형성될 수 있다. 그리고, 마스크 구조체는 제 1 및 제 2 갭필 패턴들(171, 173)을 형성하기 위한 평탄화 공정에 의해 평탄화된 상면을 가질 수 있다.
도 7을 참조하면, 마스크 구조체 상에 제 2 영역(20)에서 패턴들이 형성되지 않을 영역(즉, 패턴들 사이)을 노출시키는 트리밍(trimming) 마스크 패턴(180)을 형성한다. 즉, 트리밍 마스크 패턴(180)은 제 2 갭필 패턴들(173) 중 제거하고자 하는 부분 만을 노출시키도록 형성된다. 다시 말해, 제 2 영역(20)에서 적어도 하나의 제 2 갭필 패턴(173)의 상면이 노출되도록 트리밍 마스크 패턴(180)을 형성한다. 보다 구체적으로, 트리밍 마스크 패턴(180)에 의해 적어도 하나의 제 2 갭필 패턴(173)의 상면과, 이에 인접한 양측의 제 2 스페이서들(161)의 상면이 노출될 수 있다. 이 때, 트리밍 마스크 패턴(180)에 의해 제 2 스페이서(161)들의 상면은 일부 또는 전체가 노출될 수 있다. 예를 들어, 트리밍 마스크 패턴(180)에 형성되는 개구의 최대 폭은 도 1에서 형성된 제 2 포토레지스트 패턴들(153) 간의 간격(D2)일 수 있다. 이러한 트리밍 마스크 패턴(180)은 포토레지스트막을 도포하고, 노광 및 현상 공정을 수행하여 형성될 수 있다.
도 8을 참조하면, 트리밍 마스크 패턴(180)에 의해 노출된 제 2 스페이서들(161)을 선택적으로 제거한다. 예를 들어, 등방성 식각 공정을 수행하여 트리밍 마스크 패턴(180)에 노출된 제 2 스페이서들(161)이 선택적으로 제거될 수 있다. 제 2 스페이서들(161)은 상부 마스크 패턴들(143) 및 제 2 갭필 패턴들(173)에 대해 식각 선택성을 갖는 물질로 형성되므로, 등방성 식각 공정에 의해 트리밍 마스크 패턴(180)에 의해 노출된 제 2 스페이서들(161)이 선택적으로 제거될 수 있다.
일 실시예에서, 제 2 스페이서(161)들이 실리콘 산화막으로 형성된 경우, DHF (diluted HF), NH4F, 또는 이들의 조합으로 이루어진 식각액을 사용하여 제 2 스페이서(161)들을 습식 식각할 수 있다. 보다 구체적으로, 순수와 HF가 50:1의 부피비로 혼합된 DHF가 식각액으로 사용될 수 있다. 이와 달리, 실리콘 산화막으로 이루어진 제 2 스페이서(161)들은 건식 식각 공정을 통해 제거될 수도 있다. 건식 식각 공정을 이용하는 경우, CxFy (x 및 y는 각각 1 내지 10의 정수) 가스를 식각 가스로 이용할 수 있다. 또는, 상기 식각 가스로서 CxFy 및 O2의 혼합 가스, 또는 CxFy, O2 및 Ar의 혼합 가스를 사용할 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌(ion bombarding)이 이루어지도록 하는 역할을 한다.
이어서, 도 9를 참조하면, 트리밍 마스크 패턴(180)에 의해 노출된 상부 마스크 패턴들(143)과 제 2 갭필 패턴(173)을 제거한다. 일 실시예에서, 상부 마스크 패턴들(143)과 제 2 갭필 패턴(173)이 동일한 물질로 형성된 경우, 등방성 식각 공정에 의해 상부 마스크 패턴들(143)과 제 2 갭필 패턴(173)이 동시에 제거될 수 있다.
상부 마스크 패턴(143), 제 2 스페이서(161), 제 2 갭필 패턴(173)이 각각 식각 선택성을 갖는 물질들로 형성되는 경우, 서로 다른 식각 레서피를 갖는 등방성 식각 공정을 수행하여 제 2 갭필 패턴(173), 제 2 스페이서(161), 및 상부 마스크 패턴(143)이 차례로 제거될 수 있다. 이러한 등방성 식각 공정들을 수행할 때 인접하는 막들이 식각 정지막 역할을 할 수 있다.
한편, 다른 실시예에 따르면, 도 10에 도시된 것처럼, 트리밍 마스크 패턴(180)을 형성한 후, 트리밍 마스크 패턴(180)에 노출된 상부 마스크 패턴들(143)과 제 2 갭필 패턴(173)을 제거하는 등방성 식각 공정이 진행될 수 있다. 이에 따라, 도시된 것처럼, 상부 마스크 패턴들(143)과 제 2 갭필 패턴(173) 사이의 제 2 스페이서(161)가 잔류할 수 있다.
이후, 트리밍 마스크 패턴(180)을 제거하는 공정 및 제 2 스페이서들(161)을 제거하는 공정들을 차례로 수행한다. 일 실시예에서, 제 2 스페이서들(161)이 실리콘 산화막으로 형성된 경우, 불소(F)를 함유하는 식각액을 사용하여 제 2 스페이서들(161)을 제거할 수 있다. 예를 들어, 순수(DO)와 HF가 50:1의 부피비로 혼합된 DHF가 식각액으로 사용될 수 있다.
이에 따라, 도 11에 도시된 것처럼, 제 1 영역(10) 상에는 미세 선폭을 갖는 제 1 갭필 패턴들(171) 및 상부 마스크 패턴들(141)이 번갈아 형성되며, 제 2 영역(20)에는 제 2 갭필 패턴들(173)이 소정 간격 이격되어 형성될 수 있다. 제 1 영역(10)에서 인접하는 제 1 갭필 패턴과 상부 마스크 패턴(141) 간의 간격은 제거된 제 2 스페이서들(161)들의 폭일 수 있다.
도 12를 참조하면, 제 1 하드 마스크층(130)에 형성된 제 1 및 제 2 갭필 패턴들(171, 173) 및 상부 마스크 패턴들(141)을 제 1 하드 마스크층(130)에 전사시켜 하부 마스크 패턴들(131, 133)을 형성한다. 이에 따라, 캡핑층(120) 상에 제 1 영역(10)에서의 폭과, 제 2 영역(20)에서의 폭이 서로 다른 하부 마스크 패턴들(131, 133)이 동시에 형성될 수 있다.
이후, 하부 마스크 패턴들(131, 133)을 이용하여 반도체 기판(100) 상의 하부막(110) 및 캡핑층(120)을 패터닝함으로써, 도 13에 도시된 것처럼, 도전 패턴(111, 113)과 캡핑 패턴(121, 123)이 적층된 형태의 패턴들이 반도체 기판(100) 상에 형성될 수 있다.
즉, 제 1 영역(10)에는 포토리소그래피 공정의 한계 분해능(resolution limit)보다 작은 치수(dimension)의 제 1 선폭(W3)을 갖는 협폭(narrow width) 패턴들(111)이 형성될 수 있다. 예를 들어, 제 1 선폭은 약 10nm 내지 40nm의 폭을 가질 수 있다. 그리고, 제 2 영역(20)에는 협폭 패턴들(111)의 제 1 선폭(W3)보다 큰 제 2 선폭(W4)을 갖는 광폭(wide width) 패턴들(113)이 형성될 수 있다.
일 실시예에서, 제 1 영역(10)에 형성되는 협폭 패턴들(111)의 제 1 선폭(W3)은 도 1에서 제 1 영역(10)에 형성된 제 1 포토레지스트 패턴(151)의 폭(W1)의 1/3의 폭일 수 있다. 그리고, 제 2 영역(20)에 형성되는 광폭 패턴들(113)은 도 1에서 제 2 영역(20)에 형성된 제 2 포토레지스트 패턴(153)의 폭(W2)에서 협폭 패턴들(111)의 피치(W3+D3)만큼 감소된 wp 2 선폭(W4)을 가질 수 있다. 그리고, 광폭 패턴들(113)의 제 2 선폭(W4)은 협폭 패턴들(111)의 제 1 선폭(W3)의 약 3배 내지 5배일 수 있다.
또한, 제 1 영역(10)에서 협폭 패턴들(111)은 제 1 선폭(W3)과 동일한 제 1 간격(D3)으로 배열될 수 있으며, 제 2 영역(20)에서 광폭 패턴들(113)은 제 2 선폭(W4)과 동일하거나 큰 제 2 간격(D4)으로 배열될 수 있다.
일 실시예에서, 협폭 패턴들(111)은 두 번의 스페이서 형성 공정과, 한번의 제 1 및 제 2 갭필 패턴들 형성 공정으로 형성되므로, 협폭 패턴들(111) 간의 간격(D3)은 도 1에서 제 1 영역(10)에 형성된 제 1 포토레지스트 패턴들(151)의 간격(D1)의 1/5의 간격일 수 있다. 그리고, 광폭 패턴들(113) 간의 간격(D4)은 도 1에서 제 2 영역(20)에 형성된 제 2 포토레지스터 패턴들(153) 간의 간격(D2)에 따라 달라질 수 있다.
도 14는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 낸드(NAND) 플래시 메모리 장치의 평면도이다.
도 15는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 낸드(NAND) 플래시 메모리 장치의 단면도로서, 도 12의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 14 및 도 15를 참조하면, 낸드(NAND) 플래시 메모리 장치는 복수의 셀 스트링들을 포함하는 셀 어레이 영역(10, 20)을 구비한다.
각각의 셀 스트링들은 소오스 영역(CSL)과 드레인 영역(D) 사이에 직렬로 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와, 접지 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 직렬로 연결된 복수의 셀 트랜지스터들로 구성된다. 이를 위해 셀 어레이 영역(10, 20)에는 접지 선택 게이트 라인(GSL1) 및 스트링 선택 게이트 라인(SSL1)과, 스트링 선택 게이트 라인(SSL1) 및 접지 선택 게이트 라인(GSL1) 사이에 배치된 복수개의 워드 라인들(WL1~WLn)이 형성된다. 각 셀 스트링들의 드레인 영역들(D)은 비트라인 콘택(DC)을 통해 비트 라인들(BL1~BL5)과 연결되며, 비트 라인들(BL1~BL5)은 워드 라인들(WL1~WL5)을 가로질러 배치된다. 또한, 셀 스트링들의 소오스 영역들(CSL)은 게이트 라인 방향으로 연결되어 공통 소오스 라인을 형성한다.
이와 같은 낸드 플래시 메모리 장치에서 워드 라인들(WL1~WLn), 접지 및 스트링 선택 트랜지스터들(GSL1, SSL1)은 도 1 내지 도 13을 참조하여 설명된 미세 패턴 형성 방법에 의해 형성될 수 있다. 즉, 워드 라인들(WL1~WLn)은 도 1 내지 도 13에서 제 1 영역(10)에 형성된 협폭 패턴들(111)이고, 접지 및 스트링 선택 트랜지스터들(GSL1, SSL1)은 제 2 영역(20)에 형성된 광폭 패턴들(113)일 수 있다.
도 16은 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 이용하여 형성된 반도체 메모리 장치의 단면도이다.
도 16에 도시된 반도체 메모리 장치는 메모리 셀들이 집적된 셀 영역(CELL; 10)과, 메모리 셀들을 제어하는 주변 회로들이 집적된 주변회로 영역(PERI; 20)을 포함한다.
셀 어레이 영역(10)에는 상에는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), PRAM(Phase change RAM), RRAM(Resistance RAM), MRAM(Magnetic RAM), 및 FRAM(Ferroelectric RAM) 등의 고집적 반도체 메모리 소자가 형성될 수 있다. 다른 실시예에 따르면, 반도체 기판(100) 상에 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU 또는 DSP 등의 프로세서가 형성될 수도 있다.
셀 어레이 영역(10)의 반도체 기판(100)에는 워드 라인들(111)이 형성될 수 있으며, 워드 라인(111)을 게이트 전극으로 이용하는 모스 트랜지스터들이 형성될 수 있다. 이와 같이 셀 어레이 영역(10)에 형성된 워드 라인들(111)은 도 1 내지 도 13에서 제 1 영역(10)에 형성된 협폭 패턴들(111)일 수 있다. 그리고, 주변 회로 영역(20)의 반도체 기판(100) 상에는 게이트 전극들(113) 및 게이트 전극(113) 양측의 소오스 및 드레인 전극들(S/D)로 구성된 모스 트랜지스터들이 형성될 수 있다. 주변 회로 영역(20)에 형성되는 모스 트랜지스터들의 게이트 전극들(113)은 도 1 내지 도 13에서 제 2 영역(20)에 형성된 광폭 패턴들(113)일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 영역 및 제 2 영역을 포함하는 하부막 상에 하부 마스크층을 형성하는 단계;
    상기 하부 마스크층 상에 상부 마스크 패턴들을 형성하는 단계로서, 상기 상부 마스크 패턴들 간의 간격이 상기 제 1 영역에서보다 상기 제 2 영역에서 크고;
    상기 상부 마스크 패턴들의 양 측벽들에 스페이서들을 형성하는 단계;
    인접하는 상기 스페이서들 사이를 채우는 갭필 패턴들을 형성하는 단계로서, 상기 갭필 패턴들의 폭이 상기 제 1 영역에서보다 상기 제 2 영역에서 크고;
    상기 제 2 영역 상에서 적어도 하나의 상기 갭필 패턴을 노출시키는 트리밍 마스크 패턴을 형성하는 단계;
    상기 트리밍 마스크 패턴에 노출된 상기 갭필 패턴과, 이에 인접한 한 쌍의 상기 상부 마스크 패턴들을 제거하는 트리밍 공정을 수행하는 단계;
    상기 트리밍 마스크 패턴 및 상기 스페이서들을 제거하고, 상기 하부 마스크층 상에 잔류하는 상기 상부 마스크 패턴들과 상기 갭필 패턴들을 식각 마스크로 이용하여, 상기 하부 마스크층을 패터닝함으로써 상기 제 1 영역과 상기 제 2 영역에서 서로 다른 폭을 갖는 하부 마스크 패턴들을 형성하는 단계; 및
    상기 하부 마스크 패턴들을 이용하여 상기 하부막을 패터닝함으로써, 폭이 서로 다른 협폭 패턴들과 광폭 패턴들을 동시에 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 트리밍 마스크 패턴은 상기 트리밍 마스크 패턴에 노출된 상기 갭필 패턴과, 이에 인접한 한 쌍의 상기 스페이서들의 상면을 노출시키는 반도체 소자의 미세 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 스페이서들은 상기 갭필 패턴들 및 상기 상부 마스크 패턴들에 대해 식각 선택성을 갖는 물질로 형성되되,
    상기 트리밍 공정을 수행하는 단계는,
    상기 트리밍 마스크 패턴에 노출된 상기 갭필 패턴과 인접한 상기 스페이서들을 등방성 식각하여 상기 상부 마스크 패턴과 상기 갭필 패턴의 측벽들을 노출시키는 단계; 및
    상기 측벽들이 노출된 상기 상부 마스크 패턴과 상기 갭필 패턴을 동시에 등방성 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 스페이서의 폭은 상기 협폭 패턴의 폭과 실질적으로 동일한 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 영역 상에서 상기 갭필 패턴의 폭은 상기 스페이서의 폭과 동일한 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 상부 마스크 패턴들을 형성하는 단계는,
    상기 하부 마스크층 상에 상부 하드 마스크층을 형성하는 단계;
    상기 상부 하드 마스크층 상에 포토레지스트 패턴들을 형성하는 단계로서, 상기 포토레지스트 패턴들의 폭이 상기 제 1 영역에서보다 상기 제 2 영역에서 크고;
    상기 포토레지스트 패턴들의 양 측벽들에 희생 스페이서들을 형성하는 단계; 및
    상기 희생 스페이서들을 식각 마스크로 이용하여 상기 상부 하드 마스크층을 패터닝하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 상부 하드 마스크층 및 상기 희생 스페이서들은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 폴리실리콘막 및 탄소함유막 중에서 선택된 적어도 어느 하나로 형성되되,
    상기 희생 스페이서들은 상기 상기 상부 하드 마스크층에 대해 식각 선택성을 갖는 물질로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 6 항에 있어서,
    상기 광폭 패턴의 폭은 상기 제 2 영역 상의 상기 포토레지스트 패턴의 폭보다 작은 반도체 소자의 미세 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 협폭 패턴들 및 상기 광폭 패턴들은 메모리 셀 어레이를 구성하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 협폭 패턴들은 메모리 셀 어레이들을 구성하고, 상기 광폭 패턴들은 상기 메모리 셀 어레이와 연결되는 주변 회로를 구성하는 반도체 소자의 미세 패턴 형성 방법.
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