KR102400361B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법으로, 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 상에, 상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성한다. 상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성한다. 그리고, 상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성한다. 상기 제1 폴리실리콘막에 보이드가 제거됨으로써, 우수한 전기적 특성을 갖는 반도체 소자가 제조될 수 있다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에는, 고성능의 핀 전계효과 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다.
본 발명의 과제는 고성능의 핀 전계효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 상에, 상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성한다. 상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성하다. 그리고, 상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정은 100 ℃ 내지 700℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정에서 이온 주입 에너지는 10KeV 내지 50KeV일 수 있다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정에서 이온의 도즈량은 1E13/㎠ 내지 1E16/㎠ 일 수 있다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정에서 상기 도펀트는 실리콘, 탄소 또는 게르마늄 이온을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 폴리실리콘막은 상기 액티브 패턴들 사이의 제1 폭의 1/2보다 두껍게 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 폴리실리콘막을 형성한 이 후에, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극을 게이트 구조물로 치환하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 것을 더 포함할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성한다. 상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성한다. 상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성한다. 상기 더미 게이트 전극 사이 부위를 채우는 제1 층간 절연막을 형성한다. 상기 더미 게이트 전극을 제거하여 개구부를 형성한다. 상기 개구부 내부에 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정에서 상기 도펀트는 실리콘, 탄소 또는 게르마늄 이온을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 폴리실리콘막을 형성한 이 후에, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극의 측벽에 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서,상기 게이트 구조물은, 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층되고, 상기 게이트 전극은 금속을 포함할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성한다. 상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성한다. 상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도선성을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성한다. 상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성한다. 그리고, 상기 더미 게이트 전극을 게이트 구조물로 치환한다.
예시적인 실시예들에 있어서, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행되는 반도체 소자의 제조 방법.
예시적인 실시예들에 있어서, 상기 이온 주입 공정에서, 상기 도펀트는 실리콘, 탄소 또는 게르마늄 이온을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 전극을 게이트 구조물로 치환하기 위하여, 상기 더미 게이트 전극 사이 부위를 채우는 제1 층간 절연막을 형성한다. 상기 더미 게이트 전극을 제거하여 개구부를 형성한다. 그리고, 상기 개구부 내부에 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층되는 게이트 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 소스/드레인 영역을 형성하기 위하여, 상기 더미 게이트 전극 양측의 액티브 패턴을 일부 식각하여 리세스를 형성한다. 상기 리세스 내부에 불순물이 도핑된 에피택시얼 패턴을 형성한다.
예시적인 실시예들에 따르면, 우수한 전기적 특성을 갖는 핀 전계효과 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
도 1 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 37 내지 도 43은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 36은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 5, 9, 12, 15, 16, 19, 20, 26, 33은 상기 반도체 소자를 설명하기 위한 평면도들이고, 도 2, 4, 6-8, 10-11, 13-15, 17-19, 21-25, 27, 29-32 및 34-36은 상기 반도체 장치를 설명하기 위한 단면도들이다.
여기서, 도 2, 4, 6, 10, 13, 17, 27, 30 및 34는 평면도의 A-A'선을 따라 절단한 단면도들이고, 도 7, 14, 18, 21, 23-25, 28, 31 및 35는 평면도의 B-B'선을 따라 절단한 단면도들이며, 도 8, 11, 15, 19, 22, 29, 32 및 36은 평면도의 C-C'선을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판의 상부를 일부 식각하여 트렌치를 형성한다. 상기 기판(100) 상에 상기 트렌치(110)가 형성됨에 따라, 상기 기판에는 액티브 핀들(105)이 형성될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 단결정 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
상기 기판(100)이 단결정 반도체 물질을 포함하고 있으므로, 상기 기판의 일부를 식각하여 형성된 상기 액티브 핀(105)의 물질은 단결정성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(105)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(100) 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(105)은 상부에서 하부로 갈수록 일정한 폭을 가질 수 있다. 다른 예로, 상기 액티브 핀(105)은 상부에서 하부로 갈수록 점차 증가하는 폭을 가질 수 있다. 따라서, 상기 액티브 핀들(105)의 상기 제2 방향의 사이는 일정한 폭을 갖거나 또는 하부로 갈수록 점차 감소하는 폭을 가질 수 있다.
도 3 및 도 4를 참조하면, 상기 트렌치(110)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리 패턴(120)은 상기 트렌치를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한다. 이 후, 상기 액티브 핀(105)의 상부 측벽이 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(105)은 상기 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b)과 상기 소자 분리 패턴 위로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다. 상기 상부 액티브 패턴(105a)은 액티브 영역으로 제공될 수 있다. 상기 소자 분리 패턴(120) 부위는 필드 영역으로 제공될 수 있다. 이하에서는, 상기 상부 액티브 패턴들(105a)의 상기 제2 방향의 사이의 최대 폭은 제1 폭이라 하면서 설명한다.
한편, 상기 소자 분리 패턴(120)은 복합막 구조를 가질 수도 있다. 즉, 상기 소자 분리 패턴(120)은 상기 트렌치(110)의 내벽 상에 컨포멀하게 절연 라이너들을 형성하고, 상기 절연 라이너 상에 상기 트렌치의 내부를 일부 채우는 절연막 패턴을 포함하도록 형성될 수 있다. 상기 절연 라이너는 예를들어, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
도 5 내지 8을 참조하면, 상기 상부 액티브 패턴(105a) 표면 상에 더미 게이트 절연막(130)을 형성한다. 상기 더미 게이트 절연막(130) 상에, 상기 상부 액티브 패턴(105a) 사이의 갭을 완전하게 채우는 예비 제1 폴리실리콘막(140)을 형성한다.
예시적인 실시예에서, 상기 더미 게이트 절연막(130)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 게이트 절연막(130)은 열산화 공정을 통해 형성될 수 있다. 이 경우, 상기 더미 게이트 절연막(130)은 노출된 상부 액티브 패턴(105a)의 표면 상에만 형성될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 절연막(130)은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 이 경우, 상기 더미 게이트 절연막(130)은 상기 상부 액티브 패턴(105a) 및 소자 분리 패턴(120) 상에 컨포멀하게 형성될 수 있다.
상기 예비 제1 폴리실리콘막(140)은 상기 더미 게이트 절연막(130) 상에 컨포멀하게 증착될 수 있다. 그러므로, 상기 예비 제1 폴리실리콘막(140)은 상기 제1 폭의 1/2과 실질적으로 동일하거나, 상기 제1 폭의 1/2보다 더 두껍게 형성함으로써, 상기 상부 액티브 패턴들(105a) 사이의 갭을 완전하게 채울 수 있다.
한편, 상기 상부 액티브 패턴(105a) 상부면 위로 형성되는 예비 제1 폴리실리콘막(140)의 두께가 과도하게 두꺼우면, 후속 공정에서 보이드 제거 효과가 감소될 수 있다. 상기 예비 제1 폴리실리콘막(140)은 목표한 게이트 구조물의 두께보다는 얇은 두께를 갖도록 형성할 수 있다.
예시적인 실시예에서, 상기 예비 제1 폴리실리콘막(140)은 상기 제1 폭의 1/2 내지 1배의 두께를 갖도록 형성할 수 있다. 예시적인 실시예에서, 상기 예비 제1 폴리실리콘막(140)은 100Å 내지 500Å 두께를 가지도록 형성할 수 있다. 그러나, 상기 예비 제1 폴리실리콘막(140)의 두께는 이에 한정되지는 않는다.
예시적인 실시예에서, 상기 예비 제1 폴리실리콘막(140)은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 예비 제1 폴리실리콘막(140)은 300 내지 700도의 온도에서 형성될 수 있다.
상기 상부 액티브 패턴(105a) 사이의 갭 내부에 위치하는 상기 예비 제1 폴리실리콘막(140) 내에는 보이드(141)가 생성될 수 있다. 상기 보이드는 상기 예비 제1 폴리실리콘막(140)이 상기 상부 액티브 패턴(105a)의 측벽 및 소자 분리 패턴(120)의 상부면 상에 컨포멀하게 증착되면서 형성되기 때문에, 상기 상부 액티브 패턴(105a) 사이의 상기 제2 방향으로 중심 부위에 생성될 수 있다. 또한, 상기 보이드(141)는 상기 제1 방향으로 연장되는 터널 형상을 가질 수 있다.
그러므로, 상기 보이드(141) 부위를 상기 제1 방향으로 절단하면, 도 8에 도시된 것과 같은 형상을 나타낼 수 있다.
도 9 내지 11을 참조하면, 상기 액티브 핀들(105)의 결정성을 유지하면서, 상기 예비 제1 폴리실리콘막(140)의 상부로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 제1 폴리실리콘막(140a)을 형성한다. 상기 도펀트를 이온 주입하는 경우, 상기 예비 제1 폴리실리콘막(140) 부위의 실리콘 격자들이 재배열되면서 상기 보이드(141)가 제거될 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정에서 상기 도펀트는 실리콘 이온을 포함할 수 있다. 상기 실리콘 이온을 도핑하는 경우, 상기 보이드(141) 내부에 실리콘 이온이 채워지게되어 상기 보이드가 효과적으로 제거될 수 있다.
일부 예시적인 실시예에서, 상기 이온 주입 공정에서 실리콘 이온 및 도전형을 갖지 않은 다른 도펀트를 함께 사용할 수 있다. 예를들어, 상기 다른 도펀트는 탄소 이온 또는 게르마늄 이온을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 이온 주입 공정에서, 상기 탄소 이온 또는 게르마늄 이온을 도펀트로 사용하여 이온 주입 공정을 수행할 수도 있다. 이 경우에도, 상기 예비 제1 폴리실리콘막(140) 부위의 격자들이 재배열되면서, 상기 보이드(141)가 상기 실리콘 및/또는 상기 도펀트들로 채워지게 되어 상기 보이드(141)가 제거될 수 있다.
상기 이온 주입 공정을 수행할 때, 상기 상부 액티브 패턴(105a)이 비정질 상태로 변화하지 않고 단결정 상태를 유지하여야 한다. 또한, 상기 상부 액티브 패턴(105a)에서 결정 결함 또는 파티클이 발생되지 않도록 하여야 한다. 이를 위하여, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행될 수 있다. 바람직하게는, 상기 이온 주입 공정은 300℃ 내지 600℃의 온도에서 수행될 수 있다.
상기 이온 주입 공정이 100℃ 이하에서 수행되면, 상기 이온 주입 공정에서 상기 상부 액티브 패턴(105a)이 손상되어 비정질 상태가 될 수 있다. 이 후, 상기 상부 액티브 패턴(105a)에 대해 어닐링 공정과 같은 후속 공정을 통해 상기 상부 액티브 패턴(105a)을 단결정 상태로 재결정화하더라도 상기 상부 액티브 패턴(105a)에는 격자 결함들이 발생될 수 있다. 한편, 상기 이온 주입하는 공정이 700℃이상에서 수행되면, 상기 상부 액티브 패턴(105a) 및 상기 예비 제1 폴리실리콘막(140)의 열적 손상이 발생될 수 있다.
한편, 상기 이온 주입하는 공정에서, 이온 주입 에너지 및 도즈량을 조절하여 상기 보이드를 제거할 수 있다.
예시적인 실시예에서, 상기 실리콘 이온을 주입하는 이온 주입 공정에서, 상기 이온 주입 에너지가 10keV보다 낮으면 보이드의 제거 효과가 감소될 수 있으며, 50keV보다 높으면 상기 예비 제1 폴리실리콘막(140) 및 상부 액티브 패턴(105a)의 손상이 발생될 수 있다. 그러므로, 상기 실리콘을 이온 주입하는 공정에서, 상기 이온 주입 에너지는 10keV 내지 50keV 범위인 것이 바람직할 수 있다. 또한, 상기 실리콘의 도즈량이 1E13/㎠ 보다 작으면 보이드 제거 효과가 감소될 수 있으며, 1E16/㎠ 높으면 상기 예비 제1 폴리실리콘막(140) 및 상부 액티브 패턴(105a)의 손상이 발생될 수 있다. 따라서, 상기 실리콘의 도즈량은 1E13/㎠ 내지 1E16/㎠ 인 것이 바람직할 수 있다.
한편, 상기 탄소 이온 또는 게르마늄 이온을 도펀트로 사용하거나 또는 실리콘 이온 및 상기 도펀트를 사용하는 이온 주입 공정에서도 상기 이온 주입 에너지는 10keV 내지 50keV 범위이고, 도펀트의 도즈량은 1E13/㎠ 내지 1E16/㎠ 인 것이 바람직할 수 있다.
일부 예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 상기 예비 제1 폴리실리콘막을 형성하는 공정과 인시튜로 수행될 수 있다.
상기 공정을 수행하면, 상기 액티브 핀(105)이 단결정성을 유지하면서도 상기 예비 제1 폴리실리콘막(140) 내의 보이드가 제거되어 제1 폴리실리콘막(140a)이 형성될 수 있다.
도 12 내지 15를 참조하면, 상기 제1 폴리실리콘막(140a) 상에 제2 폴리실리콘막(142)을 형성한다. 상기 제1 및 제2 폴리실리콘막(140a, 142)은 병합되어 하나의 폴리실리콘막(144)이 될 수 있으며, 상기 폴리실리콘막(144)은 게이트 구조물을 형성하기 위한 몰드막으로 제공될 수 있다. 따라서, 상기 폴리실리콘막(144)은 목표한 게이트 구조물의 두께와 실질적으로 동일한 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제2 폴리실리콘막(142)은 500Å 내지 2000 Å 두께를 가질 수 있다. 그러나, 상기 제2 폴리실리콘막(142)의 두께는 이에 한정되지 않지 않으며, 목표한 게이트 구조물의 두께에 따라 조절될 수 있다.
예시적인 실시예에서, 상기 제2 폴리실리콘막(142)은 상기 예비 제1 폴리실리콘막(140)과 실질적으로 동일한 공정을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 제2 폴리실리콘막(142)은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 제2 폴리실리콘막(142)은 300 내지 700도의 온도에서 형성될 수 있다.
도 16 내지 19를 참조하면, 상기 제2 폴리실리콘막(142) 상에 제1 하드 마스크(150)를 형성하고, 상기 제1 하드 마스크(150)를 이용하여 상기 제2 및 제1 폴리실리콘막들(142, 140a) 및 더미 게이트 절연막(130)을 패터닝함으로써, 더미 게이트 구조물(152)을 형성한다. 상기 더미 게이트 구조물(152)의 양측으로는 상기 상부 액티브 패턴(105a)이 노출될 수 있다.
구체적으로, 상기 제2 폴리실리콘막(142) 상에 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시안됨)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 상기 제1 하드 마스크(150)를 형성한다. 상기 제1 하드 마스크(150)를 식각 마스크로 사용하여 상기 제2 및 제1 폴리실리콘막들(142, 140a) 및 더미 게이트 절연막(130)을 순차적으로 식각한다. 이에 따라, 더미 게이트 절연막 패턴(130a), 제1 및 제2 폴리실리콘 패턴들(140b, 142a) 및 제1 하드 마스크(150)가 순차적으로 적층된 더미 게이트 구조물(152)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물(152)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
만일, 상기 제1 폴리실리콘막에 보이드가 포함되어 있으면, 상기 제1 폴리실리콘막의 보이드 부위는 상기 제1 폴리실리콘막 다른 부위에 비해 더 빠르게 식각됨으로써 상기 제1 및 제2 폴리실리콘 패턴의 측벽이 수직 프로파일을 갖지 못할 수 있다. 또한, 상기 제1 및 제2 폴리실리콘막의 보이드 부위가 과도하게 식각됨으로써, 상부 액티브 패턴의 측벽이 손상될 수 있으며, 이에 따라 상기 상부 액티브 패턴의 하부 측벽에 언더 컷이 발생될 수 있다. 또한, 상기 제1 폴리실리콘 패턴의 측벽 부위에 보이드가 노출될 수 있다.
그러나, 본 실시예의 경우, 상기 제1 폴리실리콘막(140a)에는 보이드가 포함되지 않기 때문에, 상기 제1 폴리실리콘막(140a)은 식각 공정을 통해 균일하게 식각될 수 있다. 따라서, 상기 제1 및 제2 폴리실리콘 패턴들(140b, 142a)의 측벽은 실질적으로 수직 프로파일을 가질 수 있으며, 보이드가 노출되지 않을 수 있다. 또한, 상기 상부 액티브 패턴(105a)의 측벽이 손상이 감소될 수 있다.
도 20 내지 22를 참조하면, 상기 더미 게이트 구조물(152), 소자 분리 패턴(120) 및 상부 액티브 패턴(105a)의 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 더미 게이트 구조물(152)의 측벽 상에 스페이서(160)를 형성한다.
상기 스페이서막은 실리콘 질화물(SiN), 실리콘 탄 질화물(SiCN) 또는 실리콘 탄 산 질화물(SiOCN)을 포함할 수 있다. 일 예로, 상기 스페이서막은 저 유전물질을 사용하여 형성할 수 있으며, SiOCN을 포함하는 스페이서를 형성할 수 있다. 예시적인 실시예에서, 상기 스페이서막은 원자층 적층법 또는 화학기상 증착법으로 형성할 수 있다.
만일, 상기 제1 폴리실리콘 패턴의 측벽 부위에 보이드가 노출되어 있는 경우에는 상기 스페이서막이 상기 보이드 내부를 채우면서 형성될 수 있다. 따라서, 상기 제1 폴리실리콘 패턴 내부에 상기 스페이서막이 형성됨으로써, 후속 공정에서 불량이 유발될 수 있다. 또한, 상기 스페이서는 상기 보이드 부위에서 정상적인 형태를 갖지 못할 수 있다.
그러나, 상기 제1 및 제2 폴리실리콘 패턴들(140b, 142a)의 측벽이 실질적으로 수직 프로파일을 가지고 보이드를 포함하지 않으므로, 상기 스페이서(160)는 상기 더미 게이트 구조물의 측벽에 정상적으로 형성될 수 있다.
도시하지는 않았으나, 상기 액티브 핀(105)의 노출된 측벽에도 일부 두께로 상기 스페이서가 형성될 수 있다.
도 20 내지 22에서는 상기 더미 게이트 구조물의 측벽 상에 하나의 스페이서가 형성되는 것만을 도시하였지만, 이에 한정되지는 않는다.
예시적인 실시예에서, 상기 더미 게이트 구조물의 측벽 상에는 복수의 스페이서들이 적층될 수 있다. 구체적으로, 상기 더미 게이트 구조물(152), 소자 분리 패턴(120) 및 상부 액티브 패턴(105a)의 표면 상에 복수의 스페이서막을 차례로 적층한 다음 이를 이방성 식각하여 상기 복수의 스페이서들을 형성할 수 있다. 예를들어, 상기 더미 구조물의 측벽 상에 오프셋 스페이서, 제1 스페이서 및 제2 스페이서가 순차적으로 적층될 수 있다. 상기 오프셋 스페이서는 실리콘 산화물을 포함할 수 있고, 상기 제1 및 제2 스페이서는 각각 실리콘 질화물, 실리콘 탄 질화물 또는 실리콘 탄 산 질화물을 포함할 수 있다. 일 예로, 상기 제1 스페이서는 등방성 식각 공정에서의 높은 식각 내성을 가질 수 있고, 상기 제2 스페이서는 이방성 식각 공정에서의 높은 식각 내성을 가질 수 있다. 예시적인 실시예에서, 상기 각각의 스페이서들은 상기 더미 게이트 측벽을 따라 수직으로 연장되는 형상 및/또는 상기 더미 게이트 측벽 및 기판 표면으로 연장되어 L자 형상을 가질 수 있다.
도 23을 참조하면, 상기 스페이서(160) 사이의 액티브 핀(105)의 상부를 식각하여 리세스(162)를 형성한다.
구체적으로, 상기 더미 게이트 구조물(152) 및 이의 측벽에 형성된 스페이서(160)를 식각 마스크로 사용하여 건식 식각 공정을 통해 액티브 핀(105)의 상부를 제거함으로써 리세스(162)를 형성할 수 있다.
한편, 상기 리세스(162)를 형성하는 공정에서, 상기 액티브 핀(105) 측벽에 형성된 스페이서는 대부분 제거될 수 있다.
예시적인 실시예에서, 상기 액티브 핀(105) 중에서 상부 액티브 패턴(105a)의 일부만이 식각되어 상기 리세스(162)가 형성될 수 있다. 그러나, 상기 리세스(162)의 저면의 위치는 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 상기 리세스(162)를 형성하는 식각 공정은 상기 스페이서(160)를 형성하기 위한 식각 공정과 인-시튜로 수행될 수 있다.
도 24를 참조하면, 상기 리세스(162) 내부에 소스/드레인 영역으로 제공되는 에피택시얼 패턴(170)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 나란하게 배치되는 복수의 에피택시얼 패턴들(170)은 측벽이 서로 접촉될 수 있다.
구체적으로, 상기 리세스(162) 저면에 위치하는 액티브 핀(105)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 상기 에피택시얼 패턴(170)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장 공정은 실리콘 소스가스, 게르마늄 소스 가스, 식각 가스 및 캐리어 가스를 공급하여 수행될 수 있다. 상기 선택적 에피택시얼 성장 공정은 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 게르마늄 소스 가스로서 예를 들어, 저메인(GeH4) 가스를 사용할 수 있으며, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 이에 따라, 상기 에피택시얼 패턴(170)은 단결정의 실리콘-게르마늄으로 형성될 수 있다.
예시적인 실시예에서, 상기 선택적 에피택시얼 성장 공정에서, p형 불순물 소스 가스를 인-시튜로 도핑할 수 있다. 이에 따라서, 상기 에피택시얼 패턴(170)은 P형 핀 펫의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예에서, 상기 에피택시얼 패턴(170)을 형성한 다음에, 소스/드레인 형성을 위한 P형 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
일부 실시예에서, 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 사용하여 수행될 수도 있으며, 이에 따라 상기 에피택시얼 패턴은 단결정 실리콘으로 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장 공정에서 n형 불순물 소스 가스를 인-시튜로 도핑할 수 있다. 이에 따라서, 상기 에피택시얼 패턴(170)은 N형 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
일부 예시적인 실시예에서, 상기 리세스(162)를 형성하는 공정 및 에피택시얼 패턴(170)의 형성 공정이 수행되지 않을 수도 있다. 이 경우, 상기 더미 게이트 구조물(152) 양 측의 상부 액티브 패턴(105a)의 표면 상에 불순물을 이온 주입하여 상기 소스/드레인 영역을 형성할 수 있다.
일부 예시적인 실시예에서, 상기 더미 게이트 구조물(152)을 실재 게이트 구조물로 사용할 수도 있다. 이 경우, 이 후에 설명되는 후속 공정들이 수행되지 않을 수 있으며, 현 단계에서 게이트 구조물 및 소스/ 드레인 영역을 포함하는 트랜지스터가 형성될 수 있다.
도 25를 참조하면, 상기 더미 게이트 구조물(152), 스페이서(160) 및 에피택시얼 패턴(170) 및 소자 분리 패턴(120) 상에 제1 층간 절연막(180)을 형성하고, 상기 더미 게이트 구조물(152)에 포함된 제2 폴리실리콘 패턴(142a)의 상면이 노출될 때까지 제1 층간 절연막(180)을 평탄화한다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다. 상기 평탄화 공정에서, 상기 제1 하드 마스크(150)가 제거될 수 있다.
상기 제1 층간 절연막(180)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(180)은 화학기상 증착공정, 스핀온 글라스(SOG) 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 26 내지 29를 참조하면, 상기 더미 게이트 구조물(152)을 등방성 식각 공정을 통해 제거하여 개구부(182)를 각각 형성한다. 상기 개구부(182)의 저면에는 상기 액티브 핀(105)의 표면이 노출될 수 있다.
상기 개구부(182)를 형성하는 공정에서, 상기 스페이서(160)는 거의 식각되지 않을 수 있다. 상기 개구부(182)는 게이트 구조물을 형성하기 위한 몰드로 제공될 수 있다. 그러므로, 상기 개구부(182) 내부의 형상 및 내부에 잔류하는 막들은 상기 게이트 구조물의 형성에 영향을 주게 된다.
설명한 것과 같이, 상기 더미 게이트 구조물(152)은 실질적으로 수직한 측벽 프로파일을 가질 수 있다. 따라서, 상기 더미 게이트 구조물(152)의 제거에 의해 형성되는 상기 개구부(182)는 실질적으로 수직한 측벽 프로파일을 가질 수 있다.
또한, 상기 제1 폴리실리콘 패턴(140b)에 보이드를 포함하고 있지 않기 때문에, 상기 더미 게이트 구조물(152) 내부에는 상기 스페이서를 이루는 물질이 형성되지 않을 수 있다. 그러므로, 상기 개구부를 형성한 이 후에, 상기 더미 게이트 구조물(152) 내부의 스페이서를 이루는 물질이 남아서 상기 개구부의 내측으로 돌출되는 등의 불량이 발생되지 않을 수 있다. 따라서, 후속 공정을 통해 상기 개구부(182) 내부에 정상적인 게이트 구조물을 형성할 수 있다.
도 30 내지 32를 참조하면, 상기 개구부(182)의 내부에 예비 게이트 구조물(193)을 형성할 수 있다.
구체적으로, 상기 개구부(182)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 계면막(도시안됨)을 형성할 수 있다. 상기 계면막, 소자 분리 패턴(120), 스페이서(160) 및 제1 층간 절연막(180) 상에 컨포멀하게 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 개구부(182)를 완전하게 채우도록 게이트 전극막을 형성한다. 이 후, 상기 제1 층간 절연막(180)의 상부면이 노출되도록 평탄화할 수 있다. 상기 공정을 통해, 예비 게이트 절연 패턴(190) 및 예비 게이트 전극(192)이 적층되는 예비 게이트 구조물(193)을 형성할 수 있다.
상기 게이트 절연막은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 절연막은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다
상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이의 질화물을 포함하도록 형성될 수 있다. 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
일부 실시예에서, 상기 게이트 절연막 상에 문턱전압 조절막(도시안됨)을 더 형성할 수 있다. 상기 문턱전압 조절막은 상기 P형 핀 펫의 문턱 전압을 조절하기 위하여 제공될 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금 등을 포함할 수 있다. 상기 문턱전압 조절막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 34 내지 36을 참조하면, 상기 개구부(182)의 상부에 위치하는 상기 예비 게이트 절연 패턴(190) 및 예비 게이트 전극(192)을 일부 식각하여 리세스를 형성한다. 이 후, 상기 리세스를 채우는 하드 마스크막을 형성하고, 상기 제1 층간 절연막(180)의 상부면이 노출되도록 상기 하드 마스크막을 평탄화하여 제2 하드 마스크(194)를 각각 형성한다.
따라서, 상기 개구부(182) 내부에 게이트 절연막 패턴(190a), 게이트 전극(192a) 및 제2 하드 마스크(194)가 적층되는 게이트 구조물(198)을 형성할 수 있다. 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이 후, 도시하지는 않았으나, 상기 게이트 구조물(198) 및 제1 층간 절연막(180) 상에 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 및 제1 층간 절연막을 관통하여 에피택시얼 패턴(170)과 전기적으로 연결되는 배선들 및 상기 제2 층간 절연막 및 제2 하드 마스크(194)를 관통하여 상기 게이트 전극(192a)과 전기적으로 연결되는 배선들을 더 형성할 수 있다.
상기 설명한 것과 같이, 예시적인 실시예에 따르면, 상기 더미 게이트 구조물로 제공되는 제1 폴리실리콘막에 보이드를 제거할 수 있다. 따라서, 상기 제1 폴리실리콘막에 보이드를 포함하는 경우에 발생될 수 있는 상부 액티브 패턴의 언더 컷 불량 또는 상기 게이트 구조물 내에 스페이서 물질이 남아있는 불량이 등이 감소될 수 있다. 따라서, 우수한 전기적 특성을 갖는 반도체 소자를 제조할 수 있다.
상기 반도체 소자는 핀 펫에 한해 설명하였지만, 다른 구조의 트랜지스터를 포함하는 반도체 소자를 형성할 때에도 동일하게 적용할 수 있다. 즉, 폴리실리콘막을 포함하는 게이트 구조물을 형성하는 공정 또는 게이트 리플레이스 공정을 수행하여 게이트 구조물을 형성하는 공정에 동일하게 적용할 수 있다. 예를들어, 플레너형 트랜지스터, 리세스 채널 트랜지스터, 나노 와이어(nano wire) 소자, 나노 벨트(nano-belt) 소자, 나노 시트(nano-sheet) 소자, 3-5족 소자, GAA(Gate All around)소자 등에도 적용할 수 있다.
도 37 내지 도 43은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도37은 상기 반도체 소자를 설명하기 위한 평면도이고, 도 38 내지 43은 상기 반도체 소자를 설명하기 위한 단면도들이다.
이때, 도 38 및 41은 평면도의 A-A'선을 따라 절단한 단면도들이고, 도 39 및 42는 평면도의 B-B'선을 따라 절단한 단면도들이며, 도 40 및 43은 대응하는 평면도의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 소자 제조 방법은 도 1 내지 도 36을 참조로 설명한 제조 공정들과 실질적으로 동일하거나 유사한 공정들을 포함한다.
도 37 및 도 39를 참조하면, 먼저 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 액티브 핀(105) 및 소자 분리 패턴(120)을 형성한다. 상기 액티브 핀(105)은 상기 소자 분리 패턴(120)으로부터 돌출되는 상부 액티브 패턴(105a) 및 상기 소자 분리 패턴(120)에 의해 덮혀있는 하부 액티브 패턴(105b)으로 구분될 수 있다.
상기 상부 액티브 패턴(105a) 표면 상에 컨포멀하게 더미 게이트 절연막(130)을 형성한다. 상기 더미 게이트 절연막(130) 상에, 상기 상부 액티브 패턴(105a) 사이의 갭을 완전하게 채우는 예비 폴리실리콘막(240)을 형성한다.
상기 예비 폴리실리콘막(240)은 상기 더미 게이트 절연막(130) 상에 컨포멀하게 증착될 수 있다. 그러므로, 상기 예비 폴리실리콘막(240)은 상기 상부 액티브 패턴들(105a) 사이의 제1 폭의 1/2과 동일하거나, 상기 제1 폭의 1/2보다 더 두껍게 형성함으로써, 상기 상부 액티브 패턴들(105a) 사이의 갭을 완전하게 채울 수 있다.
상기 예비 폴리실리콘막(240)은 게이트 구조물을 형성하기 위한 몰드막으로 제공될 수 있다. 그러므로, 상기 예비 폴리실리콘막(240)은 목표한 게이트 구조물의 두께와 실질적으로 동일하거나 상기 게이트 구조물보다 두껍게 형성할 수 있다.
예시적인 실시예에서, 상기 예비 폴리실리콘막(240)은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 예비 폴리실리콘막(240)은 300 내지 700도의 온도에서 형성될 수 있다.
상기 상부 액티브 패턴들(105a) 사이의 갭에 형성되는 상기 예비 폴리실리콘막(240) 내에는 보이드(241)가 생성될 수 있다.
도 40 및 도 43을 참조하면, 상기 예비 폴리실리콘막(240)에 고온에서 도전형을 갖지 않는 도펀트를 이온 주입하여 상기 보이드가 제거된 폴리실리콘막(244)을 형성한다. 상기 이온 주입 공정은 상기 액티브 핀(105)의 단결정성이 유지되도록 하면서 수행할 수 있다.
상기 도펀트를 이온 주입하는 경우, 상기 예비 폴리실리콘막(240)의 실리콘 격자들이 재배열되면서 상기 보이드가 실리콘으로 채워지게 되어 상기 보이드가 제거될 수 있다. 예시적인 실시예에서, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행될 수 있다.
상기 이온 주입 공정은 도 9 내지 도 11을 참조로 설명한 것과 실질적으로 동일할 수 있다.
계속하여, 상기 폴리실리콘막(244) 상에 제1 하드 마스크를 형성하고, 상기 제1 하드 마스크를 이용하여 상기 폴리실리콘막(244) 및 더미 게이트 절연막(130)을 패터닝함으로써, 더미 게이트 구조물을 형성한다.
즉, 상기 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 공정은 생략하고, 도 16 내지 도 19를 참조로 설명한 것과 실질적으로 동일한 공정을 수행함으로써, 상기 더미 게이트 구조물을 형성할 수 있다.
이 후, 도 20 내지 도 36을 참조로 설명한 공정들을 실질적으로 동일하게 수행함으로써, 도 36과 실질적으로 동일한 구조의 반도체 소자를 제조할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 트렌치
120 : 소자 분리 패턴 130 : 더미 게이트 절연막
140 :　예비 제1 폴리실리콘막 140a : 제1 폴리실리콘막
140b : 제1 폴리실리콘 패턴 142 : 제2 폴리실리콘막
142a : 제2 폴리실리콘 패턴 141 : 보이드
150 :　제1 하드 마스크 152 : 더미 게이트 구조물
160 : 스페이서 162 :　리세스
170: 에피택시얼 패턴 180 : 제1 층간 절연막
182 :　개구부 190a : 게이트 절연막 패턴
192a : 게이트 전극 194 : 제2 하드 마스크
198 : 게이트 구조물

Claims (10)

  1. 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 상에, 상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성하고;
    상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 제1 폴리실리콘막을 형성하고;
    상기 제1 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성하고; 그리고,
    상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 이온 주입 공정에서 이온 주입 에너지는 10KeV 내지 50KeV이고, 이온의 도즈량은 1E13/㎠ 내지 1E16/㎠ 인 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 이온 주입 공정에서 상기 도펀트는 실리콘, 탄소 또는 게르마늄 이온을 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 폴리실리콘막을 형성한 이 후에, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 더미 게이트 전극을 게이트 구조물로 치환하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 더미 게이트 전극의 측벽에 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 기판 상에 소자 분리 패턴 및 상기 소자 분리 패턴으로부터 돌출되는 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 사이를 채우도록 예비 폴리실리콘막을 형성하고;
    상기 액티브 패턴들의 결정성을 유지하면서, 상기 예비 폴리실리콘막으로 도전형을 갖지 않는 도펀트를 이온 주입하여 보이드가 제거된 폴리실리콘막을 형성하고;
    상기 폴리실리콘막을 패터닝하여 더미 게이트 전극을 형성하고;
    상기 더미 게이트 전극 양측에 소스/드레인 영역을 형성하고;
    상기 더미 게이트 전극 사이 부위를 채우는 제1 층간 절연막을 형성하고;
    상기 더미 게이트 전극을 제거하여 개구부를 형성하고;
    상기 개구부 내부에 게이트 구조물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 이온 주입 공정은 100℃ 내지 700℃의 온도에서 수행되는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 게이트 구조물은, 게이트 절연막 패턴, 게이트 전극 및 하드 마스크가 적층되고, 상기 게이트 전극은 금속을 포함하는 반도체 소자의 제조 방법.
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