TWI390708B - 積體電路 - Google Patents

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Yi Ming Hsu
Anson Wang
Harry Chuang
Kong Beng Thei
Sheng Chen Chung
Hao Yi Tsai
Hsien Wei Chen
Shin Puu Jeng
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Taiwan Semiconductor Mfg
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Description

積體電路
本發明係有關於一種積體電路，特別是有關於一種可增加通道應力之積體電路。
當例如金氧半場效電晶體(MOSFET)的半導體元件以不同製程技術進行微縮時，係選擇高介電質材料與金屬作為閘極堆疊層。此外，經拉伸的磊晶矽鍺基板可提升載子遷移率。然而，並無與電路設計最適化相關的拉伸製程，特別對磊晶矽鍺基板來說。因此，在磊晶矽鍺基板的主動區邊緣會產生失配(mismatch)的問題，致元件性能下降。此外，在電流元件結構中，主動區邊緣為一多面形輪廓，致減少通道應力，便元件性能下降。
本發明之一實施例，提供一種積體電路，包括：一主動區，形成於一半導體基板；至少一操作元件，形成於該主動區，其中該操作元件包括一拉伸通道；以及一第一偽閘極，設置於該主動區，位於該操作元件之一側。
本發明積體電路更包括一偽主動區，形成於該半導體基板，鄰近該主動區，一淺溝槽隔離物，形成於該半導體基板，設置於該主動區與該偽主動區之間，以及一第二偽閘極，設置於該偽主動區。本發明積體電路更包括一第三偽閘極，設置於該淺溝槽隔離物上，位於該操作元件之另一側。該第一偽閘極部分位於該主動區。
在本發明揭露之積體電路中，該第一偽閘極部分位於該主動區。在一實施例中，該第一偽閘極部分位於該主動區。本發明積體電路更包括一第三偽閘極，設置於該主動區，位於該操作元件之另一側。該操作元件包括一磊晶鍺化矽源/汲極，在此實施例中，該操作元件為一p-型金氧半場效電晶體。在一實施例中，該操作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一矽源/汲極，該p-型金氧半場效電晶體具有一磊晶鍺化矽源/汲極。在一實施例中，該操作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一磊晶碳化矽源/汲極，該p-型金氧半場效電晶體具有一磊晶鍺化矽源/汲極。在一實施例中，該操作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一磊晶碳化矽源/汲極，該p-型金氧半場效電晶體具有一矽源/汲極。該操作元件更包括一金屬閘極堆疊層，該金屬閘極堆疊層包括一高介電質材料層與一金屬層，該金屬層設置於該高介電質材料層上。該偽閘極包括一第二金屬閘極堆疊層，該第二金屬閘極堆疊層包括一高介電質材料層與一金屬層，該金屬層設置於該高介電質材料層上。在一實施例中，本發明積體電路更包括一封圈區，形成於該半導體基板，以及一第二偽閘極，設置於該封圈區。
本發明之一實施例，提供一種積體電路，包括：一矽基板，具有一主動區與一偽主動區；一淺溝槽隔離物，設置於該主動區與該偽主動區之間；複數個n-型金氧半電晶體與複數個p-型金氧半電晶體，形成於該主動區，其中該等n-型金氧半電晶體包括一第一型源/汲極，該等p-型金氧半電晶體包括一第二型源/汲極，其中該第一型源/汲極係由一第一半導體材料所構成，該第二型源/汲極係由一第二半導體材料所構成，該第一半導體材料不同於該第二半導體材料；一第一偽閘極與一第二偽閘極，設置於該淺溝槽隔離物上，包圍該等n-型金氧半電晶體與該等p-型金氧半電晶體；以及一第三偽閘極，設置於該偽主動區。
在本發明揭露之積體電路中，該第一偽閘極與該第二偽閘極其中之一鄰接該主動區邊緣。在一實施例中，該第一偽閘極與該第二偽閘極其中之一部分位於該主動區。該第一型源/汲極包括矽，該第二型源/汲極包括鍺化矽。在一實施例中，該第一型源/汲極包括碳化矽，該第二型源/汲極包括鍺化矽。在一實施例中，該第一型源/汲極包括碳化矽，該第二型源/汲極包括矽。在一實施例中，該第二型源/汲極藉由一磊晶製程而形成。
本發明之一實施例，提供一種積體電路，包括：一矽基板，具有一主動區與一偽主動區；一淺溝槽隔離物，形成於該矽基板，包圍該主動區且設置於該主動區與該偽主動區之間；複數個場效電晶體，形成於該主動區，其中每一場效電晶體包括一金屬閘極堆疊層，一源/汲極，由一不同於矽之磊晶半導體材料所構成，設置於該金屬閘極堆疊層兩側，以及一拉伸通道，位於該金屬閘極堆疊層下方。本發明積體電路更包括一第一偽金屬閘極堆疊層，設置於該主動區，位於該等場效電晶體之一第一側；一第二偽金屬閘極堆疊層，設置於該主動區，位於該等場效電晶體之一第二側，以使該第一偽金屬閘極堆疊層與該第二偽金屬閘極堆疊層包圍該等場效電晶體；以及一第三偽金屬閘極堆疊層，設置於該偽主動區。
在本發明揭露之積體電路中，該等場效電晶體為p-型金氧半場效電晶體，該磊晶半導體材料包括鍺化矽。在一實施例中，該等場效電晶體為n-型金氧半場效電晶體，該磊晶半導體材料包括碳化矽。該金屬閘極堆疊層包括一高介電質材料層與一金屬層，該金屬層設置於該高介電質材料層上。該金屬閘極堆疊層更包括一蓋層，設置於該高介電質材料層與該金屬層之間。該第一偽金屬閘極堆疊層與該第二偽金屬閘極堆疊層其中之一部分位於該淺溝槽隔離物上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
第1~2圖為習知半導體結構的上視圖。請參閱第1圖，一半導體元件100包括一主動區102，定義於一半導體基板中。主動區102為隔離區所包圍，例如淺溝槽隔離物(STI)。主動區102的長度為L1，如第1圖所示。一或多個操作元件104，例如元件1、元件2...至元件n，形成於主動區102中。閘極104可電性連接延伸出主動區。此外，一或多個偽閘極106，設置於隔離區中，鄰近主動區，並以類似的間距P與操作元件陣列排列，如第1圖所示。然而，此結構的源/汲極不對稱，淺溝槽隔離物(STI)邊緣易漏電，元件效能低。
請參閱第2圖，一半導體元件150包括一主動區152，定義於一半導體基板中。主動區152為隔離區所包圍，例如淺溝槽隔離物(STI)。主動區152的長度為L2，如第2圖所示。一或多個操作元件154，例如元件1、元件2...至元件n，形成於主動區152中。閘極154可電性連接延伸出主動區。此外，一或多個偽閘極156，設置於隔離區中，鄰近主動區，並以類似的間距P與操作元件陣列排列，如第2圖所示。然而，此結構的偽多晶矽易剝離，多晶矽光聚焦深度淺，淺溝槽隔離物(STI)邊緣及間隙壁易漏電。
第3圖為本發明之一實施例，一半導體結構200的上視圖。一半導體結構200包括一主動區202，定義於一半導體基板(未圖示)中。半導體基板為一矽基板。不同的淺溝槽隔離物(STI)結構形成於半導體基板中，以定義出不同主動區。在第3圖所示的實施例中，主動區202定義於半導體基板中，且為隔離物所包圍。主動區202的長度為L3，如第3圖所示。
一或多個操作元件204，例如元件1、元件2...至元件n，形成於主動區202中。操作元件204為場效電晶體(FET)。在一實施例中，場效電晶體(FET)為金氧半場效電晶體(MOSFET)。每一金氧半場效電晶體(MOSFET)包括一源極與一汲極，形成於半導體基板中，一閘極堆疊層，形成於半導體基板上，且水平設置於源極與汲極之間，以及一通道，定義於基板中，且形成於源/汲極之間，位於閘極堆疊層下方。其藉由拉伸通道以使元件載子遷移並提升元件效能。源/汲極藉由一摻雜不同於矽的半導體的磊晶製程而形成，以達到拉伸通道的目的。在一實施例中，藉由一磊晶製程沈積鍺化矽於矽基板上，以形成源/汲極，此實施例的場效電晶體(FET)為p-型金氧半場效電晶體(PMOSFET)，而p-型金氧半場效電晶體(PMOSFET)的源/汲極為磊晶鍺化矽。在一實施例中，藉由一磊晶製程沈積碳化矽於矽基板上，以形成源/汲極，此實施例的場效電晶體(FET)為n-型金氧半場效電晶體(NMOSFET)，而n-型金氧半場效電晶體(NMOSFET)的源/汲極為磊晶碳化矽。在一實施例中，場效電晶體(FET)包括源/汲極為磊晶鍺化矽的p-型金氧半電晶體(PMOS)與源/汲極為磊晶碳化矽的n-型金氧半電晶體(NMOS)。在一實施例中，閘極堆疊層包括一高介電質材料層，設置於基板上，以及一金屬層，設置於高介電質材料層上。此外，一邊界層，例如氧化矽，可設置於高介電質材料層與金屬層之間。
操作元件204以一陣列方式排列於主動區202內，如第3圖所示。第3圖中，元件陣列的間距標示為P。於元件陣列204的一側，一或多個偽閘極堆疊層206位於相同主動區202，且以相同間距與元件陣列對齊排列至元件陣列204的相鄰元件，相同地，於元件陣列204的另一側，一或多個偽閘極堆疊層206位於相同主動區202，且以相同間距與元件陣列對齊排列至元件陣列204的相鄰操作元件。因此，主動區202內的元件陣列204為偽閘極堆疊層206所包圍，也就是元件陣列204位於偽閘極堆疊層206之間。偽閘極堆疊層與操作元件的閘極堆疊層在形成方式、組成與結構上實質上為相同。
上述所揭露結構可克服前述習知問題並提高元件效能。當其他參數相同時，半導體結構200主動區的長度L3大於結構100的長度L1與結構150的長度L2。當主動區進一步延伸使得偽閘極位於主動區內而非隔離區，則可降低溝槽隔離物(STI)的相關應力及使磊晶源/汲極的相關應力對於操作元件204更趨一致。
以下提供本發明所揭露結構的優點。由於電路設計參照所揭露結構拉伸電晶體的製程，遂可改善具有磊晶矽鍺源/汲極p-型金氧半(PMOS)電晶體的電路設計。其他優點亦出現在不同應用，例如微小化p-型金氧半(PMOS)元件的佈局退化效應(layout degradation effect,LDE)，解決不對稱矽鍺源/汲極的問題，降低淺溝槽隔離物(STI)邊緣的漏電，以及提升元件效能。此外，由於電路設計佈局係根據所揭露結構作設計，遂不須改變製造流程。因此，不須增加額外光罩及晶片製造的成本。本發明不同實施例提供不同優點，且無特定優點為所有實施例所必要。
第4圖為本發明之一實施例，一半導體結構(積體電路)220的上視圖。一半導體結構220包括一主動區202，定義於一半導體基板(未圖示)中。半導體基板為一矽基板。不同的淺溝槽隔離物(STI)結構形成於半導體基板中，以定義出不同主動區。在第4圖所示的實施例中，主動區202定義於半導體基板中，且為淺溝槽隔離物(STI)所包圍。主動區202的長度為L4，如第4圖所示。
一或多個操作元件204，例如元件1、元件2...至元件n，形成於主動區202中。操作元件204為場效電晶體(FET)，類似第3圖所示結構，其藉由拉伸通道以使元件載子遷移並提升元件效能。源/汲極藉由一摻雜不同於矽的半導體的磊晶製程而形成，以達到拉伸通道的目的。在一實施例中，藉由一磊晶製程沈積鍺化矽於矽基板上，以形成源/汲極，此實施例的場效電晶體(FET)為p-型金氧半場效電晶體(PMOSFET)，而p-型金氧半場效電晶體(PMOSFET)的源/汲極為磊晶鍺化矽。在一實施例中，藉由一磊晶製程沈積碳化矽於矽基板上，以形成源/汲極，此實施例的場效電晶體(FET)為n-型金氧半場效電晶體(NMOSFET)，而n-型金氧半場效電晶體(NMOSFET)的源/汲極為磊晶碳化矽。在一實施例中，場效電晶體(FET)包括源/汲極為磊晶鍺化矽的p-型金氧半電晶體(PMOS)與源/汲極為磊晶碳化矽的n-型金氧半電晶體(NMOS)。在一實施例中，閘極堆疊層包括一高介電質材料層，設置於基板上，以及一金屬層，設置於高介電質材料層上。此外，一邊界層，例如氧化矽，可設置於高介電質材料層與金屬層之間。
操作元件204以一陣列方式排列於主動區202內，如第4圖所示。第4圖中，元件陣列的間距標示為P。於元件陣列204的一側，一或多個偽閘極堆疊層206至少一部分位於相同主動區202，且以相同間距與元件陣列204對齊排列至元件陣列204的相鄰元件，相同地，於元件陣列204的另一側，一或多個偽閘極堆疊層206至少一部分位於相同主動區202，且以相同間距與元件陣列對齊排列至元件陣列204的相鄰操作元件。因此，主動區202內的元件陣列204為偽閘極堆疊層206所包圍。偽閘極堆疊層與操作元件的閘極堆疊層在形成方式、組成與結構上實質上為相同。在一實施例中，偽閘極鄰近於主動區202邊緣。
半導體結構220更包括一或多個偽主動區208，鄰近於主動區202。主動區202與偽主動區208彼此以一淺溝槽隔離物(STI)結構分隔。根據對基板所設計以增加遷移率的拉伸效應，偽主動區208可調整基板應力。一或多個偽主動區208包圍主動區202，使得基板上主動區(包括偽主動區與操作主動區)的密度實質均一。在一實施例中，當對基板實施一化學機械研磨(chemical mechanical polishing,CMP)製程，以形成淺溝槽隔離物(STI)結構的過程中，適當的偽主動區208可提升化學機械研磨(CMP)製程效應。在一實施例中，偽主動區208的尺寸大小與主動區202類似。在一實施例中，偽主動區208可以一適當距離包圍主動區202。
一或多個額外偽閘極210，設置於偽主動區208，且可額外地設置於淺溝槽隔離物(STI)上。設置於偽主動區208與淺溝槽隔離物(STI)上的偽閘極210與主動區202的偽閘極206及元件的操作閘極204在形成方式、組成與尺寸上實質性類似。偽閘極206、210與操作元件204排列設置，使得基板上閘極的密度實質均一，致降低主動區的邊界效應及實質性維持拉伸基板的基板應力。偽閘極210以相同間距與元件陣列204對齊排列至元件陣列204的相鄰操作元件。
上述所揭露半導體結構220可克服前述習知問題並提高元件效能。當其他參數相同時，半導體結構220主動區的長度L4大於結構100的長度L1，當偽閘極206至少一部分位於主動區202時，L4大於結構150的長度L2。而當主動區進一步延伸使得至少一部分偽閘極位於主動區時，則可降低溝槽隔離物(STI)的相關應力及使磊晶源/汲極的相關應力對於操作元件204更趨一致。此外，偽主動區208與設置於偽主動區208及溝槽隔離物(STI)上的偽閘極210進一步排列設置於半導體結構220上，以克服前述習知問題，提高元件效能。
第5~8圖為本發明不同實施例，半導體結構的上視圖。請參閱第5圖，一半導體結構250包括一主動區202、一偽主動區208、操作閘極204及偽閘極206、210。在半導體結構250中，偽閘極206鄰近於主動區202。偽主動區208與主動區202對齊排列。偽主動區208與偽閘極210的排列設置與主動區202、偽閘極206及操作閘極204的排列設置類似。因此，半導體結構250為一對稱結構。在一實施例中，僅揭露一操作閘極204，而於操作閘極204每一側設置一偽閘極206，然而，上述所揭示操作閘極204與偽閘極206的數目僅為舉例，並不以此為限。
請參閱第6圖，一半導體結構260包括一主動區202、一偽主動區208、操作閘極204及偽閘極206、210。在半導體結構260中，偽閘極206鄰近於主動區202。超過一個以上的偽主動區208與主動區202對齊排列，且每一偽主動區208具有個別尺寸。因此，半導體結構260為一不對稱結構。在一實施例中，偽主動區的設置，使得主動區的圖案密度實質均一。在一實施例中，偽閘極210以一相同間距與偽閘極206及操作閘極204對齊排列。
請參閱第7圖，一半導體結構270包括一主動區202、一偽主動區208、操作閘極204及偽閘極206、210。在半導體結構270中，偽閘極206一部分位於主動區202。偽主動區208與主動區202對齊排列。相同地，偽閘極210一部分位於偽主動區208。偽主動區208與主動區202對齊排列。偽主動區208與偽閘極210的排列設置與主動區202、偽閘極206及操作閘極204的排列設置類似，使得所有閘極以一相同間距對齊排列。因此，半導體結構270為一對稱結構。
請參閱第8圖，一半導體結構280包括一主動區202、一偽主動區208、操作閘極204及偽閘極206、210。在半導體結構280中，偽閘極206一部分位於主動區202。超過一個以上的偽主動區208與主動區202對齊排列，且每一偽主動區208具有個別尺寸。因此，半導體結構280為一不對稱結構。在一實施例中，偽主動區的設置，使得主動區的圖案密度實質均一。在一實施例中，偽閘極210以一相同間距與偽閘極206及操作閘極204對齊排列，且一部分位於偽主動區208。一部分偽閘極可設置於溝槽隔離物(STI)上，以達到閘極陣列(包括操作閘極與偽閘極)的均一圖案密度。
以下提供本發明所揭露結構的優點。由於電路設計參照所揭露結構拉伸電晶體的製程，遂可改善具有磊晶矽鍺源/汲極p-型金氧半(PMOS)電晶體的電路設計。在一實施例中，偽閘極鄰近於主動區(或偽閘極至少一部分位於主動區)與偽主動區的設置，可避免多面形輪廓，增加通道應力。其他優點亦出現在不同應用，例如微小化p-型金氧半(PMOS)元件的佈局退化效應(layout degradation effect,LDE)，降低淺溝槽隔離物(STI)邊緣的漏電，及提升元件效能。此外，由於電路設計佈局係根據所揭露結構作設計，遂不須改變製造流程。因此，不須增加額外光罩及晶片製造的成本。
在一實施例中，不同偽閘極設置於一封圈區(seal ring area)。因此，閘極層不但於電路區進行圖案化外，亦於封圈區進行圖案化，以達到電路區與封圈區閘極層均勻的圖案密度。於封圈區的偽閘極可藉由與形成操作閘極及其他偽閘極相同的製程而形成。在一實施例中，偽閘極的密度介於20~40%。半導體結構200、220的不同元件特徵及其製造方法揭露於如下更多實施例中。在一實施例中，一半導體基板可選擇性地包括其他半導體材料，例如鑽石、碳化矽或砷化鎵。
在一實施例中，半導體基板可包括一磊晶層(epitaxial layer)，例如基板可具有一覆蓋於一主體半導體的磊晶層。再者，基板可包括一絕緣層上覆半導體(semiconductor-on-insulator,SOI)結構，例如一埋入介電層。基板可選擇性地包括一埋入介電層，例如一埋入氧化(buried oxide,BOX)層，其可藉由例如氧離子佈植隔離(separation by implantation of oxygen,SIMOX)技術、晶片接合(wafer bonding)、選擇性磊晶成長(selective epitaxial growth,SEG)或其他適當方法而形成。
溝槽隔離物(STI)的形成可包括蝕刻一溝槽於一基板以及填入例如氧化矽、氮化矽或氮氧化矽的絕缘材料於溝槽。填滿的溝槽可為一多層結構，例如一氮化矽的熱氧化墊層填入溝槽。在一實施例中，溝槽隔離物(STI)結構可藉由如下的製程順序而形成，例如成長一墊氧化物，形成一低壓化學氣相沈積(low pressure chemical vapor deposition,LPCVD)氮化層，利用光阻及罩幕圖案化一溝槽隔離物(STI)開口，蝕刻一溝槽於基板，選擇性成長一熱氧化溝槽襯墊，以改善溝槽界面，填入化學氣相沈積(CVD)氧化物於溝槽，利用化學機械平坦化(chemical mechanical planarization,CMP)製程進行回蝕刻，以及進行氮化物剝離，以留下溝槽隔離物(STI)結構。
操作元件與偽閘極的金屬閘極堆疊層在組成、尺寸、形成方式與結構上類似。該等閘極堆疊層可藉由一單一步驟而形成。在一實施例中，一高介電質材料層形成於半導體基板上。一金屬閘極層形成於高介電質材料層上。一蓋層(capping layer)進一步設置於高介電質材料層與金屬閘極層之間。高介電質材料層藉由一例如原子層沈積(atomic layer deposition,ALD)的適當製程而形成。其他形成高介電質材料層的方法包括金屬有機化學氣相沈積(metal organic chemical vapor deposition,MOCVD)、物理氣相沈積(physical vapor deposition,PVD)、紫外光-臭氧氧化及分子束磊晶(molecular beam epitaxy,MBE)。在一實施例中，高介電質材料層包括二氧化鉿。在一實施例中，高介電質材料層包括三氧化二鋁。高介電質材料層可選擇性地包括金屬氮化物、金屬矽化物或其他金屬氧化物。金屬閘極層藉由物理氣相沈積(PVD)或其他適當製程而形成。金屬閘極層包括氮化鈦。在一實施例中，金屬閘極層包括氮化鉭、氮化鉬或氮化鋁鈦。蓋層設置於高介電質材料層與金屬閘極層之間。蓋層包括氧化鑭。蓋層可選擇性地包括其他適當材料。
在一實施例中，於沈積高介電質材料層前，形成一例如氧化矽的邊界層於基板上。氧化矽可藉由一熱氧化或原子層沈積(ALD)而形成。氧化矽層形成於矽基板上。一高介電質材料層藉由原子層沈積(ALD)或其他適當製程形成於氧化矽層上。高介電質材料層包括二氧化鉿或其他適當材料。一蓋層形成於高介電質材料層上。蓋層包括氧化鑭或其他適當材料。一金屬閘極層藉由物理氣相沈積(PVD)或其他適當製程形成於蓋層上。金屬閘極層包括氮化鈦或前述其他適當材料。一多晶矽層或例如鎢或鋁的金屬層進一步藉由化學氣相沈積(CVD)、電鍍、物理氣相沈積(PVD)或其他適當方法形成於金屬閘極層上。之後，對金屬閘極堆疊層進行圖案化，以形成操作金屬閘極堆疊層及偽閘極堆疊層。
之後，對閘極材料層進行圖案化，以形成操作元件與偽閘極的閘極堆疊層。圖案化閘極材料層的方法包括以一定義不同開口的圖案化罩幕，實施不同乾蝕刻及濕蝕刻步驟。以蝕刻步驟移除位於圖案化罩幕開口內的閘極層。在一實施例中，以利用含氟電漿的第一乾蝕刻步驟移除多晶矽或金屬閘極層。圖案化罩幕形成於多層金屬閘極堆疊層上。在一實施例中，圖案化罩幕為一藉由一光微影步驟所形成的圖案化光阻層。光微影步驟可包括光阻覆蓋的加工步驟、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影及硬烤。光微影曝光步驟可以其他例如無光罩光微影(maskless photolithography)、電子束直寫(electron-beam writing)、離子束直寫(ion-beam writing)及分子壓印(molecular imprint)的適當方法代替之。在一實施例中，圖案化罩幕層包括一圖案化硬罩幕層。在一實施例中，圖案化硬罩幕層包括氮化矽。形成圖案化氮化矽硬罩幕的步驟包括藉由一低壓化學氣相沈積(low pressure chemical vapor deposition,LPCVD)步驟沈積一氮化矽層於多晶矽層上，以一光微影步驟對氮化矽層進行圖案化，以形成一圖案化光阻層，以及利用一蝕刻步驟蝕刻位於圖案化光阻層開口內的氮化矽。其他介電材料可選擇性地作為圖案化硬罩幕，例如氮氧化矽可使用作為硬罩幕。
於形成閘極堆疊層後，以一選擇性磊晶成長(selective epitaxial growth,SEG)成長一或多種磊晶半導體材料。磊晶半導體材料層以源/汲極進行自對準。在一實施例中，鍺化矽磊晶成長於p-型金氧半(PMOS)電晶體的源/汲極。在一實施例中，碳化矽磊晶成長於n-型金氧半(NMOS)電晶體的源/汲極。形成於矽基板上位於源/汲極的磊晶層可誘導應力至通道，以調整載子遷移率，提高元件效能。
進一步實施一或多個離子佈植(ion implantation)步驟，以形成不同摻雜區，例如摻雜源/汲極及/或輕摻雜汲極(LDD)。在一實施例中，於形成閘極堆疊層及/或磊晶源/汲極後，形成與閘極堆疊層對準的輕摻雜汲極(LDD)區。一閘極間隙壁可形成於金屬閘極堆疊層側壁。之後，進行重摻雜步驟，以形成與間隙壁外緣實質對準的重摻雜源/汲極。閘極間隙壁可為一多層結構，包括氧化矽、氮化矽、氮氧化矽或其他介電材料。摻雜n-型摻質或p-型摻質的摻雜源/汲極與輕摻雜汲極(LDD)區可藉由例如離子佈植的傳統摻雜步驟而形成。使用的n-型摻質可包括磷、砷及/或其他材料，p-型摻質可包括硼、銦及/或其他材料。金屬矽化物可形成於源/汲極上，以降低接觸電阻。金屬矽化物可藉由包括沈積一金屬層以及對金屬層進行回火的步驟形成於源/汲極上，以使金屬層與矽反應形成金屬矽化物，之後，移除未反應的金屬層。
之後，形成一層間介電層(inter-level dielectric,ILD)於基板上，並對基板進一步實施一化學機械研磨(CMP)步驟，以平坦化基板。在一實施例中，於形成層間介電層(ILD)前，形成一蝕刻終止層(ESL)於閘極堆疊層上。在一實施例中，上述形成的閘極堆疊層為最終金屬閘極結構，保留於最後電路中。在一實施例中，移除部分閘極堆疊層，以重新填入不同製程考量的適當材料，例如考量熱預算的適當材料。在此實施例中，持續進行化學機械研磨(CMP)步驟，直至露出多晶矽表面為止。在一實施例中，將化學機械研磨(CMP)步驟停止於硬罩幕層，並以一濕蝕刻步驟移除硬罩幕。
形成一多層內連線(MLI)於基板上，以電性連接不同元件，形成一功能性電路。多層內連線(MLI)包括例如傳統栓塞或接觸窗的垂直內連線及例如金屬線的水平內連線。不同內連線可由不同導電材料所構成，包括銅、鎢及金屬矽化物。在一實施例中，以一雙鑲嵌製程形成一銅相關的多層內連線結構。在一實施例中，以鎢於接觸洞中形成鎢栓塞。
半導體結構200可應用於不同領域，例如數位電路、影像感測元件、異質半導體元件、動態隨機存取記憶體元件、單電子電晶體(SET)及/或其他微電子元件。本發明半導體結構亦可應用於其他種類電晶體，例如單閘極電晶體、雙閘極電晶體及其他多閘極電晶體。此外，本發明半導體結構亦可應用於感測元件、記憶元件、邏輯元件及其他元件。
在一實施例中，本發明所揭露結構應用於一p-型金氧半場效電晶體(PMOSFET)。在一實施例中，拉伸通道與金屬閘極堆疊層與本發明於相同主動區具有操作元件陣列與偽閘極的揭露結構結合，使得相同主動區操作元件的元件效能一致、均一。在一實施例中，n-型金氧半(NMOS)電晶體、p-型金氧半(PMOS)電晶體與偽閘極堆疊層排列設置於相同主動區，以形成具有理想元件效能的互補式金氧半(MOS)電晶體。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 [習知第1~2圖]
100、150．．．半導體元件
102、152．．．主動區
104、154．．．操作元件(閘極)
106、156．．．偽閘極
L1、L2．．．主動區長度
P．．．操作元件間距
[本發明第3~8圖]
200、220、250、260、270、280．．．半導體結構
202．．．主動區
204．．．操作(閘極)元件(陣列)
206、210．．．偽閘極(堆疊層)
208．．．偽主動層
L3、L4．．．主動區長度
P．．．操作元件間距
第1~2圖為傳統半導體結構之上視圖。
第3圖係根據本發明之一實施例，一種半導體結構之上視圖。
第4圖係根據本發明之一實施例，一種半導體結構之上視圖。
第5~8圖係根據本發明不同實施例，半導體結構之上視圖。
200．．．半導體結構
202．．．主動區
204．．．操作(閘極)元件(陣列)
206．．．偽閘極(堆疊層)
L3．．．主動區長度
P．．．操作元件間距

Claims (17)

  1. 一種積體電路，包括：一主動區，形成於一半導體基板；至少一操作元件，形成於該主動區，其中該操作元件包括一拉伸通道；以及一第一偽閘極，設置於該主動區內，位於該操作元件之一側。
  2. 如申請專利範圍第1項所述之積體電路，更包括一偽主動區，形成於該半導體基板，鄰近該主動區，一淺溝槽隔離物，設置於該主動區與該偽主動區之間，以及一第二偽閘極，設置於該偽主動區。
  3. 如申請專利範圍第2項所述之積體電路，更包括一第三偽閘極，設置於該淺溝槽隔離物上。
  4. 如申請專利範圍第1項所述之積體電路，更包括一第二偽閘極，設置於該主動區，位於該操作元件之另一側。
  5. 如申請專利範圍第1項所述之積體電路，其中該操作元件包括一磊晶鍺化矽源/汲極。
  6. 如申請專利範圍第5項所述之積體電路，其中該操作元件為一p-型金氧半場效電晶體。
  7. 如申請專利範圍第1項所述之積體電路，其中該操作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一矽源/汲極，該p-型金氧半場效電晶體具有一磊晶鍺化矽源/汲極。
  8. 如申請專利範圍第1項所述之積體電路，其中該操 作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一磊晶碳化矽源/汲極，該p-型金氧半場效電晶體具有一磊晶鍺化矽源/汲極。
  9. 如申請專利範圍第1項所述之積體電路，其中該操作元件包括一n-型金氧半場效電晶體與一p-型金氧半場效電晶體，該n-型金氧半場效電晶體具有一磊晶碳化矽源/汲極，該p-型金氧半場效電晶體具有一矽源/汲極。
  10. 如申請專利範圍第1項所述之積體電路，其中該操作元件更包括一金屬閘極堆疊層，該金屬閘極堆疊層包括一高介電質材料層與一金屬層，該金屬層設置於該高介電質材料層上。
  11. 如申請專利範圍第1項所述之積體電路，更包括一封圈區，形成於該半導體基板，以及一第二偽閘極，設置於該封圈區。
  12. 一種積體電路，包括：一矽基板，具有一主動區與一偽主動區；一淺溝槽隔離物，設置於該主動區與該偽主動區之間；複數個n-型金氧半電晶體與複數個p-型金氧半電晶體，形成於該主動區，其中該等n-型金氧半電晶體包括一第一型源/汲極，該等p-型金氧半電晶體包括一第二型源/汲極，其中該第一型源/汲極係由一第一半導體材料所構成，該第二型源/汲極係由一第二半導體材料所構成，該第一半導體材料不同於該第二半導體材料； 一第一偽閘極與一第二偽閘極，設置於該淺溝槽隔離物上，以使該等n-型金氧半電晶體與該等p-型金氧半電晶體位於該第一偽閘極與該第二偽閘極之間，其中該第一偽閘極與該第二偽閘極其中之一鄰接該主動區邊緣；以及一第三偽閘極，設置於該偽主動區。
  13. 如申請專利範圍第12項所述之積體電路，其中該第一型源/汲極包括碳化矽。
  14. 如申請專利範圍第12項所述之積體電路，其中該第二型源/汲極包括鍺化矽。
  15. 一種積體電路，包括：一矽基板，具有一主動區與一偽主動區；一淺溝槽隔離物，形成於該矽基板，包圍該主動區且設置於該主動區與該偽主動區之間；複數個場效電晶體，形成於該主動區，其中每一場效電晶體包括一金屬閘極堆疊層，一源/汲極，由一不同於矽之磊晶半導體材料所構成，設置於該金屬閘極堆疊層兩側，以及一拉伸通道，位於該金屬閘極堆疊層下方；一第一偽金屬閘極堆疊層，設置於該主動區內，位於該等場效電晶體之一第一側；一第二偽金屬閘極堆疊層，設置於該主動區內，位於該等場效電晶體之一第二側，以使該第一偽金屬閘極堆疊層與該第二偽金屬閘極堆疊層包圍該等場效電晶體；以及一第三偽金屬閘極堆疊層，設置於該偽主動區。
  16. 如申請專利範圍第15項所述之積體電路，其中該等場效電晶體為p-型金氧半場效電晶體，該磊晶半導體材料包括鍺化矽。
  17. 如申請專利範圍第15項所述之積體電路，其中該等場效電晶體為n-型金氧半場效電晶體，該磊晶半導體材料包括碳化矽。
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