CN103579334A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

Info

Publication number
CN103579334A
CN103579334A CN201210258510.XA CN201210258510A CN103579334A CN 103579334 A CN103579334 A CN 103579334A CN 201210258510 A CN201210258510 A CN 201210258510A CN 103579334 A CN103579334 A CN 103579334A
Authority
CN
China
Prior art keywords
grid
active area
semiconductor device
virtual active
dummy gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210258510.XA
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210258510.XA priority Critical patent/CN103579334A/zh
Publication of CN103579334A publication Critical patent/CN103579334A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，所述半导体器件包括：半导体衬底，位于所述半导体衬底上的晶体管，所述晶体管包括栅极以及位于所述栅极两侧的源/漏区；位于所述半导体衬底中的浅沟槽隔离；位于所述栅极和所述半导体衬底上的接触蚀刻停止层；还包括位于所述晶体管周围的虚拟有源区和/或虚拟栅极，用以提高作用于所述晶体管的沟道区的源自所述浅沟槽隔离和/或所述接触蚀刻停止层的应力。通过在半导体衬底上形成虚拟的有源区和/或栅极，可以显著提高浅沟槽隔离和接触蚀刻停止层施加给晶体管沟道的应力，从而可以显著提高所述沟道中载流子的迁移率，进而提高上述晶体管的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法，尤其是一种采用有源区和栅极虚拟填充工艺来提高晶体管性能的方法。
背景技术
为了提升集成电路的性能，通过实施应力技术来提高集成电路的沟道区中的载流子的迁移率是半导体制造工艺中经常使用的一种方法。
现有的应力技术主要有两种，如图1所示，在半导体衬底101上形成有栅极103，在所述半导体衬底的有源区（AA）形成有源漏极104，在半导体衬底中还形成有用于对沟道施加应力的浅沟槽隔离（STI）102以及位于半导体衬底上的用于对沟道施加应力的接触蚀刻停止层（CESL）105。其中源自上述浅沟槽隔离和所述接触蚀刻停止层的应力被施加到所述沟道，当为NMOS时，所述应力为拉应力（tensilestress），沟道中的载流子（电子）的迁移率得到了很大的提升，尤其是对于<100>和<110>晶向的沟道；当为PMOS时，所述应力为压应力（compressive stress），沟道中的载流子（空穴）的迁移率得到了很大的提升，尤其是对于<110>晶向的沟道。
但是，如何进一步提高上述应力施加层对沟道的影响，以提高上述器件的性能，则一直是本领域急需解决的问题。
发明内容
针对现有技术的不足，本发明提供一种采用有源区和栅极虚拟填充工艺来提高晶体管性能的方法，来提高上述晶体管的性能。
本发明提供了一种半导体器件，包括：
半导体衬底，位于所述半导体衬底上的晶体管，所述晶体管包括栅极以及位于所述栅极两侧的源/漏区；位于所述半导体衬底中的浅沟槽隔离；位于所述栅极和所述半导体衬底上的接触蚀刻停止层；还包括位于所述晶体管周围的虚拟有源区和/或虚拟栅极，用以提高作用于所述晶体管的沟道区的源自所述浅沟槽隔离和/或所述接触蚀刻停止层的应力。
其中，所述虚拟有源区布置在所述晶体管周围的1μm范围外。
其中，所述虚拟有源区为方块形或条形。
其中，沿着源/漏区方向布置的虚拟有源区垂直于所述栅极，并与所述源/漏区方向平行。
其中，沿着源/漏区方向布置的不同列的虚拟有源区交错设置。
其中，沿着栅极方向布置的虚拟有源区平行于所述栅极，并垂直于所述源/漏区。
其中，沿着栅极方向布置的不同行的虚拟有源区交错设置。
其中，所述虚拟栅极布置在所述晶体管周围的0.6μm范围外。
其中，所述虚拟栅极为方块形或条形。
其中，沿着栅极方向布置的虚拟栅极呈虚线的形式布置，而不是呈直线的形式布置。
其中，沿着栅极方向布置的不同列的虚拟栅极位于同一条直线上。
一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底中形成有浅沟槽隔离；在所述半导体衬底上形成晶体管的栅极；在所述栅极的两侧形成源/漏区；在所述栅极和所述半导体衬底上形成接触蚀刻停止层；还包括在所述晶体管周围形成虚拟有源区和/或虚拟栅极，用以提高作用于所述晶体管的沟道区的源自所述浅沟槽隔离和/或所述接触蚀刻停止层的应力。
其中，所述虚拟有源区形成在所述晶体管周围的1μm范围外。
其中，所述虚拟有源区为方块形或条形。
其中，沿着源/漏区方向形成的虚拟有源区垂直于所述栅极，并与所述源/漏区平行。
其中，沿着源/漏区方向形成的不同列的虚拟有源区交错设置。
其中，沿着栅极方向形成的虚拟有源区平行于所述栅极，并垂直于所述源/漏区。
其中，沿着栅极方向形成的不同行的虚拟有源区交错设置。
其中，所述虚拟栅极形成在所述晶体管周围的0.6μm范围外。
其中，所述虚拟栅极为方块形或条形。
其中，沿着栅极方向形成的虚拟栅极呈虚线的形式布置，而不是呈直线的形式布置。
其中，沿着栅极方向形成的不同列的虚拟栅极位于同一条直线上。
其中，所述虚拟有源区与所述源/漏区在同一工序中形成。
其中，所述虚拟栅极与所述栅极在同一工序中形成。
根据本发明，通过采用有源区和栅极虚拟填充工艺，在半导体衬底上形成虚拟的有源区和/栅极，可以显著提高浅沟槽隔离和接触蚀刻停止层施加给晶体管沟道的应力，从而可以显著提高所述沟道中载流子的迁移率，进而提高上述晶体管的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中采用应力技术的半导体器件的结构示意图；
图2为本发明提出的半导体器件的俯视图；
图3A-3B为本发明的具有虚拟有源区的半导体器件的俯视图；
图4为本发明提出的半导体器件的俯视图；
图5A-5B为本发明的具有虚拟栅极的半导体器件的俯视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的采用有源区和栅极虚拟填充工艺来提高晶体管性能的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
参照图2，其中示出了本发明提出的半导体器件的俯视图。其中附图标记201为栅极，202为源漏极，203为有源区的接触。图3A-3B为本发明的具有虚拟有源区的半导体器件的俯视图。其中附图标记301为栅极，302为源漏极，303为有源区的接触，304为虚拟有源区。
上述半导体器件的具体制造方法如下：首先，提供半导体衬底，所述半导体衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底选用单晶硅材料构成。在半导体衬底中形成有浅沟槽隔离结构，其用于对晶体管的沟道施加应力。所述半导体衬底中还形成有各种阱(well)结构。
在所述半导体衬底上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅（SiO2）层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃（BPSG）、磷硅玻璃（PSG）、正硅酸乙酯（TEOS）、未掺杂硅玻璃（USG）、旋涂玻璃（SOG）、高密度等离子体（HDP）或旋涂电介质（SOD）；氮化物层可包括氮化硅（Si3N4）层；氮氧化物层可包括氮氧化硅（SiON）层。本实施例中，所述栅极介电层为氧化物层，所述栅极材料层为多晶硅层，所述栅极硬掩蔽层为氮化硅层。
此外，作为示例，在所述半导体衬底上还可以形成有位于栅极结构两侧且紧靠栅极结构的间隙壁结构。其中，间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层，为了简化，图示中予以省略。
上述形成阱(well)结构、隔离结构、栅极结构以及间隙壁结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。此外，在形成所述间隙壁结构之前，还包括LDD注入以在源/漏区形成轻掺杂漏（LDD）结构及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。在形成所述间隙壁结构之后，还包括源/漏注入。
这里，需要特别说明的是，在形成所述栅极结构之前，可以在所述半导体衬底上形成一氧化物层，以使所述半导体衬底和所述隔离结构在后续工艺步骤中免受不必要的损耗。
然后在所述半导体衬底上形成所述接触刻蚀停止层，这里形成上述接触蚀刻停止层的材料为氮化硅，具体的形成方法已经为本领域技术人员所熟习，在此不再详细加以描述。
如图2所示，根据本发明的半导体器件，在半导体器件周围的1μm范围内，尽量不形成上述虚拟有源区。因为在上述区域内形成的虚拟有源区会切断来自更外部的虚拟有源区的应力，这会大幅度地降低所述器件沟道区的载流子的迁移率，因此，本发明的虚拟有源区形成在所述器件周围的1μm范围外，这样可以避免上述源自更外部的虚拟有源区的应力被切断，从而可以有效地提高沟道区的载流子的迁移率，从而提高器件的性能。
上述虚拟有源区可以与上述器件的有源区（源漏区）在同一工序中形成，具体的形成方法已经为本领域技术人员所熟习，在此不再详细加以描述。
如图3A、3B所示，上述虚拟有源区304为方块形或条形。根据本发明，如图3A所示，沿着源漏302方向布置的虚拟有源区垂直于所述栅极301，并与所述源漏方向平行布置。这样的布置可以避免源自上述浅沟槽隔离的应力的连续性由于上述虚拟有源区的设置而被切断。同时为了更好地保证上述应力的连续性，在沿源漏方向布置的不同列的虚拟有源区应交错设置，以保证上述源自浅沟槽隔离的应力的连续性。
另外，根据本发明，如图3B所示，沿着栅极方向布置的方块形或条形虚拟有源区应平行于所述栅极，并垂直于所述有源区。这样的布置可以避免源自上述浅沟槽隔离的应力的连续性由于上述虚拟有源区的设置而被切断。同时为了更好地保证上述应力的连续性，在沿栅极方向布置的不同行的虚拟有源区应交错设置，以保证上述源自浅沟槽隔离的应力的连续性。
如图4所示，其中示出了本发明提出的半导体器件的俯视图。其中附图标记401为栅极，402为源漏极，403为有源区的接触。图5A-5B为本发明的具有虚拟栅极的半导体器件的俯视图。其中附图标记501为栅极，502为源漏极，503为有源区的接触，504为虚拟栅极。
上述虚拟栅极可以与上述栅极501在同一工序中形成，具体的形成方法已经为本领域技术人员所熟习，在此不再详细加以描述。
根据本发明的半导体器件，在半导体器件周围的0.6μm范围内，尽量不形成上述虚拟栅极。因为在上述区域内形成的虚拟栅极会切断来自上述接触蚀刻停止层的应力，这会大幅度地降低所述器件沟道区的载流子的迁移率，因此，本发明的虚拟栅极形成在所述器件周围的0.6μm范围外，这样可以避免上述源自接触蚀刻停止层的应力被切断，从而可以有效地提高沟道区的载流子的迁移率，从而提高器件的性能。
如图5A、5B所示，上述虚拟栅极504为方块形或条形。根据本发明，如图5A所示，沿着栅极501方向布置的虚拟栅极呈虚线（dashed）的形式布置，而不是呈直线的形式布置。这样的布置的原因是显著地提高源自上述接触蚀刻停止层的应力的作用效果。
另外，根据本发明，如图5B所示，沿着栅极方向布置的不同列的方块形或条形虚拟栅极应位于同一条直线上，这样的布置可以显著地提高源自上述接触蚀刻停止层的应力的作用效果。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。
根据本发明，通过采用有源区和栅极虚拟填充工艺，在半导体衬底上形成虚拟的有源区和/栅极，可以显著提高浅沟槽隔离和接触蚀刻停止层施加给晶体管沟道的应力，从而可以显著提高所述沟道中载流子的迁移率，进而提高上述晶体管的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (24)

1.一种半导体器件，包括：
半导体衬底，位于所述半导体衬底上的晶体管，所述晶体管包括栅极以及位于所述栅极两侧的源/漏区；
位于所述半导体衬底中的浅沟槽隔离；
位于所述栅极和所述半导体衬底上的接触蚀刻停止层；
还包括位于所述晶体管周围的虚拟有源区和/或虚拟栅极，用以提高作用于所述晶体管的沟道区的源自所述浅沟槽隔离和/或所述接触蚀刻停止层的应力。
2.根据权利要求1所述的半导体器件，其特征在于，所述虚拟有源区布置在所述晶体管周围的1μm范围外。
3.根据权利要求1所述的半导体器件，其特征在于，所述虚拟有源区为方块形或条形。
4.根据权利要求3所述的半导体器件，其特征在于，沿着源/漏区方向布置的虚拟有源区垂直于所述栅极，并与所述源/漏区方向平行。
5.根据权利要求4所述的半导体器件，其特征在于，沿着源/漏区方向布置的不同列的虚拟有源区交错设置。
6.根据权利要求1所述的半导体器件，其特征在于，沿着栅极方向布置的虚拟有源区平行于所述栅极，并垂直于所述源/漏区。
7.根据权利要求6所述的半导体器件，其特征在于，沿着栅极方向布置的不同行的虚拟有源区交错设置。
8.根据权利要求1所述的半导体器件，其特征在于，所述虚拟栅极布置在所述晶体管周围的0.6μm范围外。
9.根据权利要求1所述的半导体器件，其特征在于，所述虚拟栅极为方块形或条形。
10.根据权利要求9所述的半导体器件，其特征在于，沿着栅极方向布置的虚拟栅极呈虚线的形式布置，而不是呈直线的形式布置。
11.根据权利要求10所述的半导体器件，其特征在于，沿着栅极方向布置的不同列的虚拟栅极位于同一条直线上。
12.一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底中形成有浅沟槽隔离；
在所述半导体衬底上形成晶体管的栅极；
在所述栅极的两侧形成源/漏区；
在所述栅极和所述半导体衬底上形成接触蚀刻停止层；
还包括在所述晶体管周围形成虚拟有源区和/或虚拟栅极，用以提高作用于所述晶体管的沟道区的源自所述浅沟槽隔离和/或所述接触蚀刻停止层的应力。
13.根据权利要求12所述的方法，其特征在于，所述虚拟有源区形成在所述晶体管周围的1μm范围外。
14.根据权利要求12所述的方法，其特征在于，所述虚拟有源区为方块形或条形。
15.根据权利要求14所述的方法，其特征在于，沿着源/漏区方向形成的虚拟有源区垂直于所述栅极，并与所述源/漏区平行。
16.根据权利要求15所述的方法，其特征在于，沿着源/漏区方向形成的不同列的虚拟有源区交错设置。
17.根据权利要求12所述的方法，其特征在于，沿着栅极方向形成的虚拟有源区平行于所述栅极，并垂直于所述源/漏区。
18.根据权利要求17所述的方法，其特征在于，沿着栅极方向形成的不同行的虚拟有源区交错设置。
19.根据权利要求12所述的方法，其特征在于，所述虚拟栅极形成在所述晶体管周围的0.6μm范围外。
20.根据权利要求12所述的方法，其特征在于，所述虚拟栅极为方块形或条形。
21.根据权利要求20所述的方法，其特征在于，沿着栅极方向形成的虚拟栅极呈虚线的形式布置，而不是呈直线的形式布置。
22.根据权利要求21所述的方法，其特征在于，沿着栅极方向形成的不同列的虚拟栅极位于同一条直线上。
23.根据权利要求12所述的方法，其特征在于，所述虚拟有源区与所述源/漏区在同一工序中形成。
24.根据权利要求12所述的方法，其特征在于，所述虚拟栅极与所述栅极在同一工序中形成。
CN201210258510.XA 2012-07-24 2012-07-24 一种半导体器件及其制造方法 Pending CN103579334A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210258510.XA CN103579334A (zh) 2012-07-24 2012-07-24 一种半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210258510.XA CN103579334A (zh) 2012-07-24 2012-07-24 一种半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN103579334A true CN103579334A (zh) 2014-02-12

Family

ID=50050707

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210258510.XA Pending CN103579334A (zh) 2012-07-24 2012-07-24 一种半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN103579334A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405883A (zh) * 2014-09-09 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件
CN108831919A (zh) * 2018-05-04 2018-11-16 上海华力集成电路制造有限公司 平面栅mosfet

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311587A (ja) * 2006-05-19 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置
US7683401B2 (en) * 2005-09-13 2010-03-23 Dongbu Electronics Co., Ltd. Semiconductor device and method of fabricating thereof capable of reducing a shallow trench isolation stress influence by utilizing layout pattern designs
CN102117805A (zh) * 2009-12-31 2011-07-06 台湾积体电路制造股份有限公司 半导体结构及其制造方法
JP2011187612A (ja) * 2010-03-08 2011-09-22 Panasonic Corp 半導体装置
CN101661939B (zh) * 2008-08-29 2012-03-07 台湾积体电路制造股份有限公司 可增加通道应力的集成电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683401B2 (en) * 2005-09-13 2010-03-23 Dongbu Electronics Co., Ltd. Semiconductor device and method of fabricating thereof capable of reducing a shallow trench isolation stress influence by utilizing layout pattern designs
JP2007311587A (ja) * 2006-05-19 2007-11-29 Matsushita Electric Ind Co Ltd 半導体装置
CN101661939B (zh) * 2008-08-29 2012-03-07 台湾积体电路制造股份有限公司 可增加通道应力的集成电路
CN102117805A (zh) * 2009-12-31 2011-07-06 台湾积体电路制造股份有限公司 半导体结构及其制造方法
JP2011187612A (ja) * 2010-03-08 2011-09-22 Panasonic Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405883A (zh) * 2014-09-09 2016-03-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件
CN108831919A (zh) * 2018-05-04 2018-11-16 上海华力集成电路制造有限公司 平面栅mosfet
CN108831919B (zh) * 2018-05-04 2021-10-15 上海华力集成电路制造有限公司 平面栅mosfet

Similar Documents

Publication Publication Date Title
CN101800228B (zh) 半导体装置
US7989297B2 (en) Asymmetric epitaxy and application thereof
US10573645B2 (en) Integrated semiconductor device and method for manufacturing the same
CN102339859B (zh) Mos晶体管及其形成方法
CN102804387A (zh) 薄box金属背栅极薄soi器件
US8324035B2 (en) Manufacturing method of SOI MOS device eliminating floating body effects
CN104217955A (zh) N型晶体管及其制作方法、互补金属氧化物半导体
KR20110135771A (ko) 반도체 집적 회로 장치의 제조 방법
JP2001196546A (ja) 半導体装置および半導体装置の製造方法
CN102013427B (zh) 雪崩击穿二极管结构及制造方法
CN102569082B (zh) 用于制作嵌入式锗硅应变pmos器件结构的方法
CN103579334A (zh) 一种半导体器件及其制造方法
CN102915971B (zh) 一种半导体器件的制造方法
CN105470134A (zh) 一种半导体器件及其制造方法、电子装置
CN103681333A (zh) 一种半导体器件的制造方法
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
JP2009266868A (ja) Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
KR20140095001A (ko) 반도체 디바이스 구조 및 cmos 집적 회로 구조를 형성하는 방법들
CN105575902A (zh) 一种半导体器件及其制造方法、电子装置
US20120061748A1 (en) Semiconductor device and method of manufacturing the same
CN104517840A (zh) 一种半导体器件的制造方法
CN103151311A (zh) 一种半导体器件的制造方法
CN102543736B (zh) 半导体器件结构及其制作方法
CN109427584A (zh) 一种半导体器件的制造方法及半导体器件
KR101068137B1 (ko) 고전압 트랜지스터 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20140212