KR20110135771A - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 스페이서를 형성하는 단계; 실리사이드 공정으로 상기 게이트 패턴 및 상기 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계; 상기 실리사이드층이 형성된 결과물 상에 스트레스 버퍼막을 형성하는 단계; 및 상기 스트레스 버퍼막 상에 스트레스막을 형성하는 단계를 포함한다.

Description

반도체 집적 회로 장치의 제조 방법{Method of fabricating semiconductor integrated circuit device}
본 발명은 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법에 관한 것이다.
일반적으로, 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; MOSFET)는 반도체 기판 상에 형성된 게이트 전극이 얇은 게이트 절연막에 의해 절연되어 있으며, 게이트 전극 양측에 소스/드레인 영역이 형성된 구조를 갖는다. 이와 같은 MOS 전계 효과 트랜지스터에서는 적절한 바이어스 전압을 인가함에 따라 게이트 절연막 하부에 채널 영역이 형성된다.
최근 고성능의 MOS 전계 효과 트랜지스터를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 연구되고 있다. 전자 또는 정공의 이동도를 증가시키는 방법의 하나로 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, N형 트랜지스터는 채널에 인장 스트레스(tensile stress)를 가하는 경우 성능이 향상되며, P형 트랜지스터는 채널에 압축 스트레스(compressive stress)를 가하는 경우 성능이 향상된다.
따라서, 채널 영역에 스트레스를 가하기 위하여 트랜지스터 상부에 스트레스막을 형성하는 구조가 제안되었으며, 이를 예시적으로 도 1에 도시하였다.
도 1은 종래의 반도체 장치의 구조를 설명하기 위한 도면으로, 특히 트랜지스터 및 그 상부에 스트레스막이 형성된 구조를 나타내고 있다.
도 1을 참조하면, 종래의 트랜지스터는, 반도체 기판(1) 상에 형성되고, 게이트 절연막(11) 및 게이트 전극(12)이 적층된 게이트 패턴(11, 12), 게이트 패턴(11, 12) 측벽에 형성된 제1 스페이서(13), 제1 스페이서(13) 측벽에 형성된 제2 스페이서(14), 게이트 패턴(11, 12) 양측의 반도체 기판(1) 내에 형성된 소스/드레인 영역(15), 및 제2 스페이서(14) 양측의 반도체 기판(1) 상에 형성된 실리사이드층(16)으로 이루어진다.
이러한 트랜지스터 상부 전면에 채널 영역에 스트레스를 가하기 위한 스트레스막(18)이 컨포멀하게 형성된다.
그런데, 채널 영역에 소정 스트레스가 가해지면, 그외의 영역 예컨대, 소스/드레인 영역(15) 등에 상대적으로 반대 방향의 스트레스(이하, 역-스트레스)가 가해지게 된다. 예를 들어, 스트레스막(18)이 채널 영역에 인장 스트레스를 가하는 경우(① 참조), 채널 영역의 양측에는 상대적으로 압축 스트레스(② 참조)가 가해진다. 한편, 실리사이드층(16)은 게이트 패턴(11, 12), 제1 및 제2 스페이서(13, 14)에 의하여 드러나는 반도체 기판(1) 상에 형성되는 것이어서, 결국 채널 영역 양측의 상부에 배치된다.
따라서, 이와 같이 채널 영역의 양측에 가해지는 스트레스는 실리사이드층(16)에도 영향을 주어 실리사이드층(16)의 형상을 변형시킨다. 예를 들어, 스트레스막(18)이 인장 스트레스막인 경우, 실리사이드층(16)은 압축 스트레스를 받게 되어 도 2에 도시되 것과 같이 측면이 안쪽으로 쭈그러진 형상을 갖게 된다. 이러한 실리사이드층(16)의 형상 변형은 트랜지스터가 안정적으로 동작하지 못하게 한다.
본 발명이 해결하려는 과제는, 신뢰성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 스페이서를 형성하는 단계; 실리사이드 공정으로 상기 게이트 패턴 및 상기 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계; 상기 실리사이드층이 형성된 결과물 상에 스트레스 버퍼막을 형성하는 단계; 및 상기 스트레스 버퍼막 상에 스트레스막을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 제1 스페이서와, 상기 제1 스페이서 측벽에 배치되는 제2 스페이서를 형성하는 단계; 실리사이드 공정으로 상기 게이트 패턴, 제1 스페이서 및 제2 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계; 상기 제2 스페이서 일부를 제거하여 상기 제2 스페이서의 두께 및 높이를 감소시키는 단계; 및 상기 제2 스페이서가 일부 제거된 결과물 상에 스트레스막을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 또다른 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 스페이서를 형성하는 단계; 실리사이드 공정으로 상기 게이트 패턴 및 상기 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계; 질소 함유 가스를 이용하여 상기 실리사이드층을 플라즈마 처리하는 단계; 및 상기 플라즈마 처리된 실리사이드층을 포함하는 결과물 상에 스트레스막을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 종래의 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2는 종래의 반도체 장치의 문제점을 보여주는 도면이다.
도 3 내지 도 11은 본 발명의 일실시에에 따른 반도체 집적 회로 장치의 제조 과정을 순차적으로 나타낸 도면들이다.
도 12a 및 도 12b는 스트레스막의 핀치 오프 현상 유무에 따른 결과를 비교하기 위한 도면이다.
도 13은 플라즈마 처리된 실리사이드층의 일부를 확대하여 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따라 형성된 반도체 집적 회로 장치의 평면 사진을 나타낸다.
도 15는 스트레스 버퍼막의 유무에 다른 트랜지스터 동작 특성을 비교하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 3 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대하여 설명한다. 도 3 내지 도 11은 본 발명의 일실시에에 따른 반도체 집적 회로 장치의 제조 과정을 순차적으로 나타낸 도면들이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
우선, 도 3을 참조하면, 반도체 기판(100)에 활성 영역을 정의하는 소자 분리 영역(102)을 형성한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 사용될 수 있다. 도면에는 도시하지 않았지만, 반도체 기판(100)은 p형 또는 n형 불순물이 도핑되어 있는 P형 웰 또는 N형 웰을 포함할 수 있다.
활성 영역과 비활성 영역을 정의하는 소자 분리 영역(102)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성할 수 있다.
도 4를 참조하면, 반도체 기판(100) 상에 게이트 절연막(110) 및 게이트 전극(120)이 적층된 구조물을 형성한다. 이하에서는, 게이트 절연막(110) 및 게이트 전극(120)이 적층된 구조물을 게이트 패턴(110, 120)이라고도 한다.
구체적으로 설명하면, 반도체 기판(100) 상에 게이트 절연막용 절연막 및 게이트 전극용 도전막을 차례로 증착한 후 패터닝하여, 게이트 절연막(110) 및 게이트 전극(120)을 형성한다.
게이트 절연막(110)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다. 게이트 절연막(110)은 화학 기상 증착법 또는 스퍼터링(sputtering)의 방법으로 증착할 수 있다.
게이트 전극(120)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등이 하나 이상 적층된 구조를 가질 수 있다. 게이트 전극(120)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다.
본 실시예에서는, 게이트 절연막(110) 및 게이트 전극(120)이 적층된 게이트 패턴(110, 120)을 도시하고 있다. 그러나, 다른 실시예에서는 게이트 전극(120) 상부에 절연막으로 이루어지는 게이트 하드마스크(미도시됨)가 더 형성될 수 있다. 즉, 게이트 패턴이 게이트 절연막(110), 게이트 전극(120) 및 게이트 하드마스크(미도시됨)의 적층 구조물일 수도 있다.
도 5를 참조하면, 게이트 패턴(110, 120)의 측벽에 제1 스페이서(130)를 형성한다.
제1 스페이서(130)는 산화 공정을 진행하여 형성할 수 있다. 산화 공정을 진행하면, 게이트 패턴(110, 120)의 측벽에서 반도체 기판(100)의 활성 영역까지 연장되어 산화막이 형성된다. 여기서, 게이트 패턴(110, 120)의 측벽에 형성된 산화막이 제1 스페이서(130)로써, 게이트 전극(120)의 측면을 보호한다. 또한, 제1 스페이서(130)를 형성하기 위한 산화 공정을 진행하는 동안 반도체 기판(100)의 결점 등이 치유되어 형성하려는 반도체 소자의 신뢰성이 향상될 수도 있다.
도 6을 참조하면, 제1 스페이서(130) 측벽에 제2 스페이서(140)를 형성하고, 게이트 패턴(110, 120) 양측의 반도체 기판(100) 내에 소스/드레인 영역(150)을 형성한다. 이때, 소스/드레인 영역(150)은 예를 들어, LDD(Lightly Doped Drain) 구조를 가질 수도 있다.
보다 구체적으로 설명하면, 우선, 게이트 패턴(110, 120)을 마스크로 하여 게이트 패턴(110, 120)에 의하여 드러나는 반도체 기판(100) 내에 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역(150)을 형성하기 위한 저농도의 불순물을 이온주입한다.
이어서, 게이트 패턴(110, 120) 및 제1 스페이서(130)가 형성된 결과물의 전면에 컨포말하게 절연막(미도시됨)을 형성한다. 이때, 절연막은 예를 들어, 질화막일 수 있으며, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition; CVD)의 방법으로 형성될 수 있다.
이어서, 절연막을 이방성 식각하여 제1 스페이서(130) 측벽에 제2 스페이서(140)를 형성한다.
이어서, 제2 스페이서(140)를 마스크로 하여 제2 스페이서(140)에 의하여 드러나는 반도체 기판(100) 내에 고농도의 불순물을 이온주입하여 소스/드레인 영역(150)을 완성한다.
도 7을 참조하면, 실리사이드 공정을 수행하여 제2 스페이서(140)에 의하여 드러나는 반도체 기판(100) 상에 실리사이드층(160)을 형성한다.
보다 구체적으로는, 실리사이드층(160)을 형성하기 위해서는 도 6의 구조물 전면 상에 금속층(미도시)을 형성하고, 일정한 공정 조건하에서 열처리하는 어닐링 공정(annealing process)을 수행한다. 이러한 경우 금속층과 실리콘이 접촉하고 있는 영역에서 실리사이드 반응이 유발되어 제2 스페이서(140)에 의해 드러나는 반도체 기판(100) 상에 실리사이드층(160)이 형성되는 것이다. 이어서, 미반응된 금속층을 식각 또는 클리닝 공정에 의해 제거한다.
본 실시예에서는 실리사이드층(160)이 반도체 기판(100) 상에 형성된 경우를 도시하였다. 그러나, 다른 실시예에서는, 게이트 전극(120)이 실리콘을 포함하고 게이트 전극(120) 상부가 게이트 하드마스크(미도시됨) 등으로 덮이지 않고 노출된 경우라면, 반도체 기판(100) 상부뿐만 아니라 게이트 전극(120) 상부에도 실리사이드층(미도시됨)이 더 형성될 수도 있다.
도 8을 참조하면, 제2 스페이서(140) 일부를 제거하여 제2 스페이서(140)의 높이 및 두께를 감소시킨다. 일부가 제거된 제2 스페이서(140)를 이하, 제2 스페이서 패턴(142)이라 한다.
제2 스페이서 패턴(142)을 형성하는 것은 건식 또는 습식 식각을 이용하여 수행될 수 있다. 전술한 바와 같이 제2 스페이서(140)가 질화막으로 이루어지는 경우, 질화막 식각 가스를 이용하거나 인산과 같은 질화막 식각 용액을 이용하여 제2 스페이서 패턴(142)을 형성할 수 있다.
본 공정을 수행하는 것은 후속 스트레스막 형성 공정에서 핀치 오프(pinch-off) 현상이 발생하여 실리사이드층(160)의 형상 변형을 초래하는 것을 방지하고자 함이며, 이에 대하여는 도 12a 및 도 12b를 참조하여 이하에서 더욱 상세히 설명하기로 한다.
도 9를 참조하면, 질소 함유 가스를 이용하여 실리사이드층(160)을 플라즈마 처리함으로써, 플라즈마 처리된 실리사이드층(162)을 형성한다. 플라즈마 처리된 실리사이드층(162)은 전 단계의 실리사이드층(160)에 비하여 다량의 질소 원소를 함유하게 된다.
상기 플라즈마 처리시 이용되는 질소 함유 가스는 N2 가스 또는 N2O 가스를 포함할 수 있다.
본 공정을 수행하는 것은, 후속 공정으로 형성된 스트레스막이 실리사이드층(162)의 형상을 변형시키는 것을 방지하고자 함이며, 이에 대하여는 도 13을 참조하여 이하에서 더욱 상세히 설명하기로 한다.
위와 같은 도 3 내지 도 9에서 설명된 공정을 통하여 도 9에 도시된 것과 같은 트랜지스터를 형성할 수 있다.
도 10 및 도 11을 참조하면, 도 9의 구조물 즉, 트랜지스터 전면 상에 스트레스 버퍼막(stress buffer layer)(170)을 형성한 후, 스트레스 버퍼막(170) 상에 스트레스막(180)을 형성한다.
이러한 스트레스 버퍼막(170)은 도 9의 구조물 전면 상에 실질적으로 컨포말하게 형성될 수 있고, 스트레스막(180)은 스트레스 버퍼막(170) 상에 실질적으로 컨포말하게 형성될 수 있다.
여기서, 스트레스 버퍼막(170)은 스트레스막(180)이 가하는 스트레스의 역-스트레스를 가할 수 있는 막으로 형성한다.
예컨대, 스트레스막(180)이 트랜지스터의 채널 영역에 인장 스트레스를 가할 수 있는 인장 스트레스막인 경우, 스트레스 버퍼막(170)은 압축 스트레스막일 수 있다. 또는, 스트레스막(180)이 트랜지스터의 채널 영역에 압축 스트레스를 가할 수 있는 압축 스트레스막인 경우, 스트레스 버퍼막(170)은 인장 스트레스막일 수 있다.
스트레스막(180)이 인장 스트레스막이고 스트레스 버퍼막(170)이 압축 스트레스막인 경우, 스트레스막(180)은 예를 들어, SiN 등의 질화막으로 이루어지고 LPCVD(Low Pressure Chemical Vapor Deposition)의 방법을 이용하여 형성될 수 있고, 스트레스 버퍼막(170)은 예를 들어, SiN 등의 질화막 또는 SiO2 등의 산화막으로 이루어지고 PECVD(Plasma Enhanced Chemical Vapor Deposition)의 방법을 이용하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 압력 및 온도 등의 증착 조건을 적절히 조절하여 인장 스트레스막 또는 압축 스트레스막을 구분하여 형성할 수 있다.
또는, 스트레스막(180)이 압축 스트레스막이고 스트레스 버퍼막(170)이 인장 스트레스막인 경우, 스트레스막(180)은 예를 들어, SiN 등의 질화막으로 이루어지고 PECVD(Plasma Enhanced Chemical Vapor Deposition)의 방법을 이용하여 형성될 수 있고, 스트레스 버퍼막(170)은 예를 들어, SiN 등의 질화막 또는 SiO2 등의 산화막으로 이루어지고 LPCVD(Low Pressure Chemical Vapor Deposition)의 방법을 이용하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 압력 및 온도 등의 증착 조건을 적절히 조절하여 인장 스트레스막 또는 압축 스트레스막을 구분하여 형성할 수 있다.
본 실시예의 트랜지스터가 N형 트랜지스터인 경우, 스트레스 버퍼막(170)은 압축 스트레스막이고 스트레스막(180)은 인장 스트레스막일 수 있다. 또는, 본 실시예의 트랜지스터가 P형 트랜지스터인 경우, 스트레스 버퍼막(170)은 인장 스트레스막이고 스트레스막(180)은 압축 스트레스막일 수 있다.
위에서 설명한 것과 같은 방식으로 스트레스 버퍼막(170) 및 스트레스막(180)을 형성하면, 스트레스 버퍼막(170)이 채널 영역의 양측에 가해지는 스트레스를 감소시키는 역할을 하여 실리사이드층(162)의 형상 변형을 방지할 수 있다. 예컨대, 스트레스막(180)이 인장 스트레스막인 경우 스트레스 버퍼막(170)은 압축 스트레스막으로서 채널 영역의 양측에 가해지는 압축 스트레스를 감소시킬 수 있다. 또는, 스트레스막(180)이 압축 스트레스막인 경우 스트레스 버퍼막(170)은 인장 스트레스막으로서 채널 영역의 양측에 가해지는 인장 스트레스를 감소시킬 수 있다.
단, 스트레스 버퍼막(170)의 형성으로 인하여 스트레스막(180) 형성 효과 즉, 전자 또는 정공의 이동도가 증가하여 트랜지스터의 동작 성능이 향상되는 효과가 저해될 가능성이 있으나, 이는 스트레스막(180) 두께(t2) 대비 스트레스 버퍼막(170) 두께(t1)를 소정 비율 이하로 얇게 조절함으로써 극복할 수 있다.
이와 같이 스트레스막(180) 두께(t2) 대비 스트레스 버퍼막(170) 두께(t1)를 소정 비율 이하로 얇게 조절하면, 스트레스막(180)의 형성 효과는 거의 동일하게 유지되면서도 실리사이드층(162)의 형상 변형을 방지할 수 있는 정도의 역-스트레스를 채널 영역 양측에 가할 수 있다.
이때, 스트레스막(180) 두께(t1) 대비 스트레스 버퍼막(170) 두께(t2) 즉, t2/t1는 1/40 내지 1/4의 범위를 가질 수 있다. 예컨대, 스트레스막(180)의 두께(t2)가 400Å인 경우 스트레스 버퍼막(170)의 두께(t1)는 10 내지 100Å일수 있다. 만약 스트레스막(180) 두께(t1) 대비 스트레스 버퍼막(170) 두께(t2) 즉, t2/t1가 1/40 미만으로 지나치게 작아지는 경우 스트레스 버퍼막(170)으로서의 역할을 할 수 없는 반면, 1/4를 초과할 만큼 지나치게 커지는 경우 스트레스막(180) 형성 효과를 저해할 수 있기 때문이다. 따라서 스트레스막(180) 두께(t1) 대비 스트레스 버퍼막(170) 두께(t2)를 적절히 조절하여야 하며, 이에 대하여는 도 14 및 도 15의 실험예를 참조하여 이하에서 더욱 상세히 설명하기로 한다.
이상에서 설명한 바와 같이, 본 발명의 일실시예에서는 제2 스페이서(140)의 일부를 제거하는 공정(도 8 참조)과, 실리사이드층(160)을 질소 함유 가스를 이용하여 플라즈마 처리하는 공정(도 9 참조)과, 스트레스 버퍼막(170)을 형성하는 공정(도 10 참조)을 수행함으로써, 실리사이드층(160)의 형상 변형을 방지할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실리사이드층(160)의 형상 변형을 방지하기 위하여 이들 공정 중 하나의 공정만이 수행되거나 또는 두개의 공정이 조합되어 수행될 수도 있다.
이하에서는, 위에서 상세히 언급하지 않은 제2 스페이서(140)의 일부를 제거하는 공정(도 8 참조)의 구체적인 효과에 대하여 도 12a 및 도 12b를 참조하여 상세히 설명하고, 또한, 실리사이드층(160)을 플라즈마 처리하는 공정(도 9 참조)의 구체적인 효과에 대하여 도 13을 참조하여 상세히 설명하기로 한다.
도 12a 및 도 12b는 스트레스막의 핀치 오프 현상 유무에 따른 결과를 비교하기 위한 도면으로서, NMOS 트랜지스터 상부에 인장 스트레스막이 형성된 구조에서 소정 영역들에 가해지는 스트레스를 보여주고 있다.
구체적으로, 도 12a는 게이트 간 거리가 가까워 인접하는 게이트 사이의 스트레스막이 수직 방향으로 겹쳐져 뾰족한 형상(A 참조)을 갖게 되는 핀치 오프 현상이 발생한 경우를 나타내고 있다. 반면, 도 12b는 게이트 간 거리가 멀어서 인접하는 게이트 사이의 스트레스막이 겹쳐지지 않아 상대적으로 평탄한 형상(B 참조)을 갖는 경우 즉, 핀치 오프 현상이 발생하지 않은 경우를 나타내고 있다.
이러한 도 12a 및 도 12b를 참조하면, 핀치오프 현상이 발생한 경우에 채널 영역의 양측에 가해지는 압축 스트레스(도 12a의 C 참조)가 핀치오프 현상이 발생하지 않은 경우의 채널 영역 양측의 영역에 가해지는 압축 스트레스(도 12b의 D 참조)보다 훨씬 큰 것을 알 수 있다.
따라서, 위의 도 8에서 설명한 공정과 같이 제2 스페이서(140)의 일부를 제거하여 제2 스페이서(140)의 높이 및 두께를 감소시키면, 게이트 사이의 거리가 증가한 것과 같은 효과를 얻을 수 있으므로 핀치 오프 현상의 발생을 방지할 수 있고 그에 따라 채널 영역의 양측에 가해지는 스트레스를 감소시켜 실리사이드층(160)의 형상 변형 정도를 감소시킬 수 있다.
한편, 제2 스페이서(140)의 일부를 제거하는 대신 전부를 제거한다면 게이트 사이에 스트레스막이 미쳐 매립되지 못하여 스트레스막 내에 보이드(void)가 생성될 수 있고 그에 따라 스트레스막 특성이 저하될 수 있으므로, 위의 도 8의 공정과 같이 제2 스페이서(140)의 일부를 제거하고 일부는 잔류시킨다.
도 13은 플라즈마 처리된 실리사이드층의 일부를 확대하여 도시한 도면이다.
전술한 도 9의 공정과 같이, 질소 함유 가스를 이용하여 실리사이드층(160)을 플라즈마 처리하면, 플라즈마 처리된 실리사이드층(162)은 다량의 질소 원소(nitrogen)를 함유하게 된다.
이때, 도 13에 도시된 바와 같이, 플라즈마 처리된 실리사이드층(162)에 함유된 질소 원소들은 각각 실리사이드층(162)의 실리사이드 그레인 바운더리(silicide grain boundary)에 배치되게 된다. 이와 같이 질소 원소들이 실리사이드 그레인 바운더리에 배치되면 실리사이드 그레인 바운더리의 표면 에너지가 감소하여 실리사이드층(162)에 가해지는 스트레스에도 불구하고 실리사이드층(162)의 형상 변형 정도가 감소될 수 있다.
이하에서는, 도 14 및 도 15를 참조하여 본 발명의 일 실시예에 따라 트랜지스터를 형성하고 트랜지스터 상부에 스트레스막을 배치한 경우의 일실험예를 설명하고자 한다.
도 14는 본 발명의 일 실시예에 따라 형성된 반도체 집적 회로 장치의 평면 사진을 나타낸다.
특히, 도 14의 반도체 집적 회로 장치는 NMOS 트랜지스터 상부에 인장 스트레스막이 배치된 구조를 갖는다. 본 도면의 장치는, 게이트의 측벽에 배치된 산화막 스페이서 및 질화막 스페이서에서 질화막 스페이서의 일부를 제거하고, 질화막 스페이서 양측의 실리사이드층을 질소 함유 가스를 이용하여 플라즈마 처리하고, 스트레스 버퍼막으로서 압축 스트레스막인 산화막을 50Å의 두께로 형성하고 스트레스막으로서 인장 스트레스막인 질화막을 400Å의 두께로 형성함으로써, 제조된 것이다.
도 14를 참조하면, 실리사이드층은 인장 스트레스막의 존재에도 불구하고 형상이 거의 변형되지 않은 것을 알 수 있다.
도 15는 스트레스 버퍼막의 유무에 따른 트랜지스터 동작 특성을 비교하기 위한 도면이다.
구체적으로는, 본 도면은 위의 도 14의 장치(A 참조)와, 이 도 14의 장치와 다른 구성요소는 실질적으로 동일하면서 스트레스 버퍼막이 없는 장치(B 참조)의 트랜지스터의 동작 특성을 각각 나타내며, 특히, 드레인 포화 전류(Idsat) 대비 드레인 오프 전류(Ioff) 특성을 보여주고 있다.
도 15를 참조하면, 스트레스 버퍼막이 있는 경우(A 참조)와 스트레스 버퍼막이 없는 경우(B 참조)에 드레인 포화 전류(Idsat) 대비 드레인 오프 전류(Ioff) 특성을 살펴보면, 실질적으로 차이가 없음을 알 수 있다.
다시 말하면, 스트레스막으로서 인장 스트레스막인 질화막을 400Å의 두께로 형성한 경우에, 스트레스 버퍼막으로서 압축 스트레스막인 산화막을 50Å의 두께로 형성하더라도 스트레스 버퍼막이 없는 경우와 비교할 때 트랜지스터의 동작 특성에는 영향을 주지 않는다는 것을 알 수 있다. 이는 전술한 바와 같이 스트레스 버퍼막의 두께를 스트레스막의 두께에 비하여 적절히 얇게 조절하였기 때문이다.
따라서, 스트레스 버퍼막이 형성되어 실리사이드층 형상 변형을 방지하면서도 스트레스막 형성 효과는 저해되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 102: 소자 분리 영역
110: 게이트 절연막 120: 게이트 전극
130: 제1 스페이서 140: 제2 스페이서
150: 소스/드레인 영역 162: 실리사이드층
170: 스트레스 버퍼막 180: 스트레스막

Claims (10)

  1. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 스페이서를 형성하는 단계;
    실리사이드 공정으로 상기 게이트 패턴 및 상기 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계;
    상기 실리사이드층이 형성된 결과물 상에 스트레스 버퍼막을 형성하는 단계; 및
    상기 스트레스 버퍼막 상에 스트레스막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 스트레스막은 인장 스트레스막이고 상기 스트레스 버퍼막은 압축 스트레스막인 반도체 집적 회로 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 스트레스막은 압축 스트레스막이고 상기 스트레스 버퍼막은 인장 스트레스막인 반도체 집적 회로 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 스트레스막은 인장 스트레스막이고 상기 스트레스 버퍼막은 압축 스트레스막이거나, 또는, 상기 스트레스막은 압축 스트레스막이고 상기 스트레스 버퍼막은 인장 스트레막이고,
    상기 스트레스 버퍼막의 두께는 상기 스트레스막의 두께보다 작은 값을 가지면서 상기 스트레스막의 두께 대비 상기 스트레스 버퍼막의 두께는 소정 값 이하로 조절되는 반도체 집적 회로 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 실리사이드층 형성 단계 후에, 질소 함유 가스를 이용하여 상기 실리사이드층을 플라즈마 처리하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 스페이서는 상기 게이트 패턴 측벽에 배치되는 제1 스페이서와 상기 제1 스페이서 측벽에 배치되는 제2 스페이서를 포함하고,
    상기 실리사이드층 형성 단계 후에, 상기 제2 스페이서 일부를 제거하여 상기 제2 스페이서의 두께 및 높이를 감소시키는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 스페이서는 상기 게이트 패턴 측벽에 배치되는 제1 스페이서와 상기 제1 스페이서 측벽에 배치되는 제2 스페이서를 포함하고,
    상기 실리사이드층 형성 단계 후에, 상기 제2 스페이서 일부를 제거하여 상기 제2 스페이서의 두께 및 높이를 감소시키는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 제1 스페이서와, 상기 제1 스페이서 측벽에 배치되는 제2 스페이서를 형성하는 단계;
    실리사이드 공정으로 상기 게이트 패턴, 제1 스페이서 및 제2 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계;
    상기 제2 스페이서 일부를 제거하여 상기 제2 스페이서의 두께 및 높이를 감소시키는 단계; 및
    상기 제2 스페이서가 일부 제거된 결과물 상에 스트레스막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 실리사이드층 형성 단계 후에, 질소 함유 가스를 이용하여 상기 실리사이드층을 플라즈마 처리하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  10. 반도체 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과, 상기 게이트 패턴 측벽에 배치되는 스페이서를 형성하는 단계;
    실리사이드 공정으로 상기 게이트 패턴 및 상기 스페이서에 의하여 드러나는 상기 반도체 기판 상에 실리사이드층을 형성하는 단계;
    질소 함유 가스를 이용하여 상기 실리사이드층을 플라즈마 처리하는 단계; 및
    상기 플라즈마 처리된 실리사이드층을 포함하는 결과물 상에 스트레스막을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
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