WO2011089663A1 - 半導体装置及びその製造方法 - Google Patents

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藤本裕雅
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    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, a semiconductor device that improves the driving capability of a transistor by a strain technique using a silicon mixed crystal layer provided in a source / drain region of a MISFET (Metal-Insulator-Semiconductor-Field-Effect-Transistor-). And a manufacturing method thereof.
  • MISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor-
  • a distortion technique which improves the driving capability of a transistor by applying stress to the channel region of a MISFET (hereinafter referred to as MIS transistor).
  • MISFET MISFET
  • a method of applying compressive stress to the channel region of the p-type MIS transistor a method of forming a SiGe layer having a lattice constant larger than that of the silicon substrate in the source / drain region is used (for example, Patent Document 1 and Non-Patent Document). References 1 and 2).
  • a CMIS (Complementary Metal-Insulator Semiconductor) element composed of an n-type MIS transistor and a p-type MIS transistor provided on the same substrate is provided.
  • a method for manufacturing a semiconductor device having a silicon mixed crystal layer composed of a SiGe layer in a source / drain formation region of a p-type MIS transistor will be described with reference to the drawings.
  • FIGS. 5A to 5D, FIGS. 6A to 6C, and FIGS. 7A to 7C are cross-sectional views in the gate length direction showing respective steps of the conventional method of manufacturing a semiconductor device. is there.
  • a p-type well region is formed.
  • a gate electrode 504A is formed over 502A with a gate insulating film 503A interposed therebetween.
  • the gate insulating film 503B is interposed on the n-type well region 502B.
  • hard masks 505A and 505B made of a SiN film are formed on the gate electrodes 504A and 504B, respectively.
  • Each of the gate electrodes 504A and 504B has a stacked structure of a lower metal film and an upper silicon film.
  • insulating offset spacers 506A and 506B made of SiO 2 film are respectively formed on the side surfaces of the gate electrode 504A and the hard mask 505A and on the side surfaces of the gate electrode 504B and the hard mask 505B.
  • n-type extension regions 507A are formed on both sides of the gate electrode 504A in the surface portion of the p-type well region 502A.
  • p-type extension regions 507B are formed on both sides of the gate electrode 504B on the surface portion of the n-type well region 502B.
  • an insulating sidewall spacer 508A is formed on the side surfaces of the gate electrode 504A and the hard mask 505A with the insulating offset spacer 506A interposed therebetween, and the insulating offset spacer 506B is formed on the side surfaces of the gate electrode 504B and the hard mask 505B.
  • An insulating sidewall spacer 508B is formed so as to be sandwiched therebetween.
  • arsenic ions 510 are implanted using a resist pattern 509 having an opening on the n-type MIS transistor formation region R n as a mask, thereby forming a p-type well region 502A.
  • N-type source / drain regions 511A are formed on both sides of the insulating sidewall spacer 508A as viewed from the gate electrode 504A.
  • a silicon oxide film 512 and a silicon nitride film 513 are sequentially deposited on the entire surface of the semiconductor substrate 500.
  • a resist pattern 514 having an opening is formed on the p-type MIS transistor formation region R p by photolithography, and then the p-type MIS transistor is formed using the resist pattern 514 as a mask.
  • the portions of the silicon oxide film 512 and the silicon nitride film 513 located on the formation region R p are removed by etching.
  • anisotropic dry etching is performed on the semiconductor substrate 500 using the resist pattern 514 as a mask, thereby insulating the n-type well region 502B from the gate electrode 504B.
  • Recess portions 515 are formed on both sides of the sidewall spacer 508B.
  • the film 512 and the silicon nitride film 513 are removed by etching.
  • the insulating sidewall spacers 508B and the hard mask 505B formed on the side surfaces and the upper surface of the substrate are removed by etching.
  • an insulating sidewall spacer 518A is formed on the side surface of the gate electrode 504A with the insulating offset spacer 506A interposed therebetween, and an insulating sidewall spacer 518B is formed on the side surface of the gate electrode 504B with the insulating offset spacer 506B interposed therebetween.
  • a SiGe layer is formed in the source / drain formation region of the p-type transistor, and the source / drain formation region of the n-type transistor It is necessary to have a configuration in which no SiGe layer is formed.
  • an insulating film is formed on the entire surface of the semiconductor substrate as shown in FIG.
  • FIG. 6A only the insulating film on the p-type transistor formation region is removed by etching, and then, as shown in FIG. 6B, the semiconductor substrate in the p-type transistor formation region.
  • FIG. 6C the exposed portion of the silicon germanium layer was etched down, and as shown in FIG. 6C, a silicon germanium layer was selectively epitaxially grown in the deepened portion (recess portion).
  • a hard mask for preventing selective epitaxial growth on the gate electrode also exists on the gate electrode in the n-type transistor formation region. Therefore, in the step shown in FIG. 5C (an ion implantation step for forming the source / drain region of the n-type transistor), no impurity is implanted into the silicon above the gate electrode in the n-type transistor formation region. There arises a problem that the resistance of the gate electrode of the type transistor increases.
  • the insulating sidewall spacer is also removed at the same time when the hard mask on the gate electrode is removed. For this reason, in the step shown in FIG. 7C, in order to form the silicide layer in a predetermined region, it is necessary to form an insulating sidewall spacer again on the side surface of the gate electrode, which increases the number of steps. Problems arise.
  • an object of the present invention is to realize high performance of a semiconductor device by a strain technique using a silicon mixed crystal layer without causing an increase in gate electrode resistance or an increase in the number of processes. To do.
  • the present inventor has made various studies and as a result, a semiconductor in which a silicon mixed crystal layer serving as a source / drain region is embedded without providing a hard mask on the gate electrode as in the prior art.
  • the inventors have come up with an invention for forming a recess portion of a substrate.
  • a semiconductor device is a semiconductor device including a first MIS transistor and a second MIS transistor separated by an element isolation region on a semiconductor substrate, the first MIS The transistor includes a first active region surrounded by the element isolation region in the semiconductor substrate, a first gate insulating film formed on the first active region, and a first gate insulating film on the first gate insulating film.
  • the first gate electrode formed, the first insulating sidewall spacer formed on the side surface of the first gate electrode, and the first gate electrode in the first active region as viewed from the first gate electrode.
  • a first source / drain region formed outside an insulating sidewall spacer, and the second MIS transistor is formed in the element isolation region of the semiconductor substrate.
  • a second active region surrounded, a second gate insulating film formed on the second active region, a second gate electrode formed on the second gate insulating film, A second insulating sidewall spacer formed on a side surface of the second gate electrode, and an outer side of the second insulating sidewall spacer as viewed from the second gate electrode in the second active region;
  • the second source / drain region includes a silicon mixed crystal layer, and the height of the second gate electrode is lower than the height of the first gate electrode.
  • a silicon mixed crystal layer serving as the second source / drain region of the second MIS transistor is formed without providing a hard mask on the gate electrode as in the prior art. is there. Therefore, when the recess portion of the semiconductor substrate in which the silicon mixed crystal layer is embedded is formed, the upper portion of the second gate electrode of the second MIS transistor is removed. As a result, the height of the second gate electrode is The height is lower than the height of the first gate electrode of the first MIS transistor.
  • the hard mask for preventing selective epitaxial growth on the gate electrode does not exist on the first gate electrode. Therefore, for example, when at least the upper part of the first gate electrode is made of silicon, impurities are also present in the silicon above the first gate electrode when the first source / drain region of the first MIS transistor is formed. Since it is introduced, the resistance of the first gate electrode can be reduced.
  • the process of removing the hard mask on the gate electrode in the prior art is unnecessary, and the situation where the insulating sidewall spacer is removed in this process is avoided. can do. Therefore, the step of re-forming the insulating sidewall spacers required for the silicidation process for the source / drain regions in the prior art becomes unnecessary, and the number of steps does not increase.
  • the height of the second gate electrode of the second MIS transistor is lower than the height of the first gate electrode of the first MIS transistor, the first MIS transistor and the second MIS transistor Thus, semiconductor devices having different gate electrode heights can be manufactured. For this reason, since it is possible to apply an optimum vertical direction stress (direction perpendicular to the main surface of the substrate) to the channel region of each transistor by using the liner insulating film, the driving capability of each transistor is improved. be able to.
  • the high performance of the semiconductor device is realized by the strain technique using the silicon mixed crystal layer without increasing the gate electrode resistance and the number of processes. be able to.
  • the first gate electrode includes a first metal-containing layer and a silicon layer formed on the first metal-containing layer and including the same impurities as the first source / drain region.
  • the second gate electrode has a second metal-containing layer, a metal silicide layer is formed on the first gate electrode, and the second gate electrode is formed on the second gate electrode.
  • An alloy layer may be formed.
  • the alloy layer formed on the second gate electrode becomes the metal contained in the metal silicide layer formed on the first gate electrode and the second gate electrode. You may be comprised from the alloy with the metal contained in the 2nd metal content layer.
  • a metal silicide layer may be formed on each of the first source / drain region and the second source / drain region.
  • the metal silicide layer formed on the first source / drain region and the second source / drain region is the same metal silicide layer as the metal silicide layer formed on the first gate electrode. May be.
  • a first extension region formed below the first insulating sidewall spacer in the first active region, and the second insulation in the second active region. And a second extension region formed below the conductive sidewall spacer.
  • the first insulating sidewall spacer includes a first L-shaped inner sidewall spacer
  • the second insulating sidewall spacer includes a second L-shaped inner sidewall spacer.
  • Sidewall spacers may be included.
  • the first L-shaped inner side wall spacer and the second L-shaped inner side wall spacer may each be formed of a silicon oxide film.
  • the height of the second L-shaped inner sidewall spacer may be lower than the height of the first L-shaped inner sidewall spacer.
  • the height of the second L-shaped inner sidewall spacer is equal to the height of the second gate electrode (when the alloy layer is formed on the second gate electrode, the second gate electrode and It may be equal to or higher than the height of the laminated structure of the alloy layer.
  • the first insulating sidewall spacer includes a first outer sidewall spacer that covers the first L-shaped inner sidewall spacer, and the second insulating sidewall spacer includes the second insulating sidewall spacer.
  • a second outer side wall spacer that covers the L-shaped inner side wall spacer may be included.
  • the first outer side wall spacer and the second outer side wall spacer may each be composed of a silicon nitride film.
  • the first insulating sidewall spacer and the second insulating sidewall spacer may each have a configuration of three or more layers including an L-shaped inner sidewall spacer and an outer sidewall spacer.
  • the lowermost layer is preferably an L-shaped inner sidewall spacer.
  • a first insulating offset spacer formed between a side surface of the first gate electrode and the first insulating sidewall spacer, and a side surface of the second gate electrode And a second insulating offset spacer formed between the second insulating sidewall spacer and the second insulating sidewall spacer.
  • each of the first insulating offset spacer and the second insulating offset spacer may be made of a silicon oxide film.
  • the height of the second insulating offset spacer may be lower than the height of the first insulating offset spacer.
  • the height of the second insulating offset spacer is the height of the second gate electrode (in the case where an alloy layer is formed on the second gate electrode, the second gate electrode and the alloy layer).
  • the height of the laminated structure may be equal to or higher than that.
  • a part of the silicon mixed crystal layer may overlap with the second insulating sidewall spacer. In this way, stress can be effectively applied to the channel region of the second MIS transistor by the silicon mixed crystal layer, so that the performance of the semiconductor device can be improved.
  • a top portion of the silicon mixed crystal layer may be higher than an upper surface of the semiconductor substrate serving as the second active region.
  • the step between the second gate electrode and the top of the silicon mixed crystal layer (the top when the metal silicide layer is formed on the silicon mixed crystal layer) can be reduced.
  • the second MIS transistor is a p-type MIS transistor and an insulating film that generates tensile stress is formed on the second gate electrode, the tensile force applied to the channel region of the p-type MIS transistor. Since the stress can be reduced, deterioration of the characteristics of the p-type MIS transistor can be suppressed.
  • the second MIS transistor is an n-type MIS transistor and an insulating film that generates compressive stress is formed on the second gate electrode, the compressive stress applied to the channel region of the n-type MIS transistor. Therefore, it is possible to suppress the characteristic deterioration of the n-type MIS transistor.
  • the semiconductor substrate may be a silicon substrate
  • the second MIS transistor may be a p-type MIS transistor
  • the silicon mixed crystal layer may be a SiGe layer.
  • the semiconductor substrate may be a silicon substrate
  • the second MIS transistor may be an n-type MIS transistor
  • the silicon mixed crystal layer may be a SiC layer.
  • an insulating film that generates stress opposite to the silicon mixed crystal layer may be formed so as to cover the first MIS transistor and the second MIS transistor.
  • the insulating film is formed in the channel region of the second MIS transistor.
  • the insulating film may be a silicon nitride film.
  • the second MIS transistor may be a p-type MIS transistor, and the insulating film may have a tensile stress, or the second MIS transistor may be an n-type MIS transistor, and the insulating film may be It may have a compressive stress.
  • the insulating sidewall spacer of each transistor is composed only of the L-shaped inner sidewall spacer
  • the insulating film that generates the stress in the direction opposite to that of the silicon mixed crystal layer is the bent portion of the L-shaped inner sidewall spacer. It is preferable to be formed so as to cover. As a result, stress due to the insulating film can be effectively applied to the channel region of the first MIS transistor, so that the characteristics of the first MIS transistor can be improved.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device including a first MIS transistor and a second MIS transistor separated by an element isolation region on a semiconductor substrate, Forming a first active region of the first MIS transistor surrounded by the element isolation region and a second active region of the second MIS transistor surrounded by the element isolation region (a) And (b) forming a first gate electrode and a second gate electrode on each of the first active region and the second active region, and the first gate electrode and the second gate electrode.
  • the hard mask for preventing selective epitaxial growth on the gate electrode as in the prior art is not formed on the gate electrode of each transistor, and the second MIS transistor is not formed.
  • a recess portion of the semiconductor substrate in which the silicon mixed crystal layer to be the second source / drain region is embedded is formed. Therefore, for example, when at least the upper part of the first gate electrode is made of silicon, impurities are also present in the silicon above the first gate electrode when the first source / drain region of the first MIS transistor is formed. Since it is introduced, the resistance of the first gate electrode can be reduced.
  • the process of removing the hard mask on the gate electrode in the prior art is not necessary, so that the situation where the insulating sidewall spacer is removed in this process is avoided. be able to. Therefore, the step of re-forming the insulating sidewall spacers required for the silicidation process for the source / drain regions in the prior art becomes unnecessary, and the number of steps does not increase.
  • the height of the second gate electrode is set to the first height in order to remove the upper portion of the second gate electrode of the second MIS transistor. It becomes lower than the height of the first gate electrode of the MIS transistor. For this reason, since the first MIS transistor and the second MIS transistor can manufacture semiconductor devices having different gate electrode heights, an optimum vertical direction (the main substrate) is formed by using a liner insulating film for the channel region of each transistor. Stress in a direction perpendicular to the surface) can be applied, and thereby the driving capability of each transistor can be improved.
  • the performance of the semiconductor device is improved by the strain technique using the silicon mixed crystal layer without increasing the gate electrode resistance and the number of processes. Can be realized.
  • a first metal-containing layer and a first silicon formed on the first metal-containing layer are used as the first gate electrode. And forming a second metal-containing layer and a second silicon layer formed on the second metal-containing layer as the second gate electrode.
  • (D) includes a step of introducing the same impurity as that of the first source / drain region into the first silicon layer of the first gate electrode, and the step (e) includes the step of introducing the second gate electrode. Removing the second silicon layer, and after the step (f), on each of the first source / drain region, the second source / drain region, and the first gate electrode.
  • the alloy layer formed on the second gate electrode includes the metal contained in the metal silicide layer formed on the first gate electrode and the second gate electrode serving as the second gate electrode. It may be composed of an alloy with a metal contained in the metal-containing layer.
  • the first pattern is formed by ion implantation using a resist pattern having an opening on the first active region of the first MIS transistor as a mask.
  • a step of forming a source / drain region may be included, and a step of removing the resist pattern may be further provided between the step (d) and the step (e).
  • the recess is formed using a protective film having an opening on the second active region of the second MIS transistor as a mask.
  • Removing the upper portion of the second gate electrode, and the step (f) includes forming the silicon mixed crystal layer using the protective film as a mask, more than the step (f).
  • the method may further include a step of removing the protective film using a resist pattern covering the formation region of the second MIS transistor as a mask.
  • the silicidation may be performed after removing the protective film.
  • the step (c) includes a first L-shaped inner sidewall spacer and the first L-shaped inner side as the first insulating sidewall spacer. Forming a first outer side wall spacer covering the wall spacer, and as the second insulating side wall spacer, a second L-shaped inner side wall spacer and the second L-shaped inner side wall spacer Forming a second outer side wall spacer that covers the first outer side wall spacer and after removing the first outer side wall spacer and the second outer side wall spacer, after the step (f).
  • An insulating film that generates stress opposite to that of the silicon mixed crystal layer is formed so as to cover the active region and the second active region. That process may further comprise a.
  • the insulating film is formed in the channel region of the second MIS transistor.
  • the stress applied in the gate length direction can be reduced.
  • the effect of the stress applied by the silicon mixed crystal layer to the channel region of the second MIS transistor is not lost, the characteristic deterioration of the second MIS transistor can be suppressed. Therefore, it is possible to omit the step of removing from the second MIS transistor the insulating film that generates stress opposite to that of the silicon mixed crystal layer.
  • An insulating film that generates a stress opposite to that of the silicon mixed crystal layer may be formed without removing the outer side wall spacer, but the stress due to the insulating film is effectively applied to the channel region of the first MIS transistor.
  • the insulating film is preferably formed so as to cover the bent portion of the L-shaped inner side wall spacer.
  • the step (e) includes a step of performing the etching a plurality of times under different conditions, thereby forming the recess portion and removing the upper portion of the second gate electrode. May be included.
  • the recess portion can be formed so as to overlap the second insulating sidewall spacer, and therefore, the silicon mixed crystal layer embedded in the recess portion effectively forms the channel region of the second MIS transistor. Since stress can be applied, the performance of the semiconductor device can be improved.
  • high performance of a semiconductor device can be realized by a strain technique using a silicon mixed crystal layer without causing an increase in gate electrode resistance and an increase in the number of processes.
  • 1A to 1D are cross-sectional views in the gate length direction showing the respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • 2A to 2D are cross-sectional views in the gate length direction showing the respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • 3A to 3C are cross-sectional views in the gate length direction showing the respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • 4A and 4B are cross-sectional views in the gate length direction showing the respective steps of the semiconductor device manufacturing method according to the modification of the first embodiment.
  • 5A to 5D are cross-sectional views in the gate length direction showing the respective steps of the conventional method for manufacturing a semiconductor device.
  • 6A to 6C are cross-sectional views in the gate length direction showing the respective steps of the conventional method of manufacturing a semiconductor device.
  • 7A to 7C are cross-sectional views in the gate length direction showing the respective steps of the conventional method for manufacturing a semiconductor device.
  • FIGS. 2A to 2D, and FIGS. 3A to 3C show the respective steps of the semiconductor device manufacturing method according to the present embodiment in the gate length direction. It is sectional drawing.
  • a p-type well region 102A is formed in an active region of an n-type MIS transistor formation region R n surrounded by an element isolation region 101 in a semiconductor substrate 100 such as a silicon substrate. Further, an n-type well region 102B is formed in the active region of the p-type MIS transistor formation region R p surrounded by the element isolation region 101 in the semiconductor substrate 100.
  • p-type MIS transistor forming region R p of the active region (n A gate electrode 106B is formed on the type well region 102B) via a gate insulating film 103B.
  • the gate insulating films 103A and 103B are made of a high dielectric constant insulating film such as an HfO 2 film, and an interface layer such as an SiO 2 film is formed below the high dielectric constant insulating film. Good.
  • the gate electrode 106A includes a metal-containing layer 104A (lower layer) made of, for example, titanium nitride or tantalum nitride having a thickness of about 10 to 30 nm, and a silicon layer 105A (upper layer) made of, for example, non-doped polysilicon, having a thickness of about 40 to 60 nm. ).
  • the gate electrode 106B includes a metal-containing layer 104B (lower layer) made of, for example, titanium nitride or tantalum nitride and having a thickness of about 10 to 30 nm, and a silicon layer 105B (for example, made of non-doped polysilicon, having a thickness of about 40 to 60 nm.
  • the upper layer is a two-layer structure.
  • the n-type MIS transistor formation region R n and the p-type MIS transistor formation region are used when the gate electrode is etched.
  • the distinction from R p is not necessary.
  • the gate electrode 106A of the n-type MIS transistor and the gate electrode 106B of the p-type MIS transistor can be formed without any difference in size.
  • insulating offset spacers 107A and 107B made of, for example, a SiO 2 film are formed on the side surfaces of the gate electrodes 106A and 106B. Thereafter, an n-type extension regions 108A on both sides of the gate electrode 106A in the surface portion of the n-type MIS transistor forming region R n of the active region (p-type well region 102A). Further, p-type extension regions 108B are formed on both sides of the gate electrode 106B in the surface portion of the active region (n-type well region 102B) of the p-type MIS transistor formation region R p .
  • a silicon oxide film and a silicon nitride film are sequentially deposited on the entire surface of the semiconductor substrate 100, and then the silicon oxide film and the silicon nitride film are etched back.
  • the insulating sidewall spacer 111A is formed on the side surface of the gate electrode 106A with the insulating offset spacer 107A interposed therebetween
  • the insulating sidewall spacer 111B is formed on the side surface of the gate electrode 106B with the insulating offset spacer 107B interposed therebetween.
  • the insulating sidewall spacer 111A includes an L-shaped inner sidewall spacer 109A made of a silicon oxide film, and an outer sidewall spacer 110A made of a silicon nitride film that covers the L-shaped inner sidewall spacer 109A.
  • the insulating sidewall spacer 111B includes an L-shaped inner sidewall spacer 109B made of a silicon oxide film and an outer sidewall spacer 110B made of a silicon nitride film that covers the L-shaped inner sidewall spacer 109B.
  • the deposited film thickness of the silicon oxide film to be the L-shaped inner side wall spacers 109A and 109B is preferably about 5 to 10 nm.
  • the deposited film thickness of the silicon nitride film to be the spacers 110A and 110B is preferably about 40 to 60 nm.
  • the insulating sidewall spacer 111A may have three or more layers including the L-shaped inner sidewall spacer 109A and the outer sidewall spacer 110A, but the lowermost layer is the L-shaped inner sidewall spacer.
  • the insulating sidewall spacer 111B may have a configuration of three or more layers including the L-shaped inner sidewall spacer 109B and the outer sidewall spacer 110B, but the lowermost layer is the L-shaped inner sidewall spacer. A spacer is preferred.
  • n-type MIS transistor formation region R n (a region including a part of the active region and the surrounding element isolation region 101) by photolithography.
  • n-type impurity ions 113 such as arsenic ions are implanted using the resist pattern 112 as a mask.
  • n-type source / drain regions 114A are formed on both sides of the insulating sidewall spacer 111A when viewed from the gate electrode 106A in the p-type well region 102A.
  • the implantation conditions used here are preferably, for example, an acceleration energy of about 10 to 30 keV and an implantation amount of about 3 ⁇ 10 15 to 8 ⁇ 10 15 cm ⁇ 3 .
  • the n-type impurity ions 113 are also implanted into the silicon layer 105A of the gate electrode 106A.
  • the silicon layer 105A before the ion implantation is a non-doped polysilicon layer, for example.
  • the silicon layer 105A after ion implantation becomes an n-type polysilicon layer.
  • an opening is formed on the p-type MIS transistor formation region R p (a region including a part of the active region and the surrounding element isolation region 101) by photolithography.
  • 115 and the upper protective film 116 are removed by etching.
  • a mixed gas of HBr and N 2 is applied to the active region (semiconductor substrate 100) of the p-type MIS transistor formation region R p using the resist pattern 117 as a mask.
  • the active sidewall (semiconductor substrate 100) in the p-type MIS transistor formation region R p is formed with, for example, a depth on both sides of the insulating sidewall spacer 111B as viewed from the gate electrode 106B.
  • a first recess 118 having a thickness of about 10 to 30 nm is formed.
  • the silicon layer 105 ⁇ / b> B of the gate electrode 106 ⁇ / b> B is also etched by a thickness similar to the depth of the first recess 118.
  • the conditions for the first anisotropic dry etching are, for example, a bias voltage of about 100 W and a flow ratio of HBr and N 2 of about 10: 1.
  • the silicon layer 105B of the gate electrode 106B is removed by etching, and the metal-containing layer 104B that becomes the gate electrode 106B is exposed. That is, the height of the gate electrode 106B substantially consisting of only the metal-containing layer 104B is lower than the height of the gate electrode 106A consisting of the metal-containing layer 104A and the silicon layer 105A.
  • the conditions for the second anisotropic dry etching are preferably low power and low damage conditions as compared with the conditions for the first anisotropic dry etching. Specifically, the conditions for the second anisotropic dry etching are, for example, a bias voltage of about 20 W and a flow rate ratio between HBr and N 2 of about 1: 1.
  • an insulating sidewall spacer on the side surface of the gate electrode 106B is formed in order to form the second recess portion 119 that becomes the formation region of the p-type source / drain region by performing etching a plurality of times under different conditions.
  • the second recess portion 119 can be formed so as to overlap with 111B. For this reason, stress can be effectively applied to the channel region of the p-type MIS transistor by the silicon mixed crystal layer embedded in the second recess portion 119 in a later process, so that the performance of the semiconductor device can be improved. Can do.
  • anisotropic dry etching is performed twice under different conditions, but instead, anisotropic dry etching is performed 3 times under different conditions. You may go more than once.
  • anisotropic dry etching is performed a plurality of times in order to form the second recess portion 119, but it goes without saying that the same effect can be obtained by performing the anisotropic wet etching a plurality of times instead. Yes.
  • the resist pattern 117 is left on the n-type MIS transistor formation region R n (the region including a part of the active region and the surrounding element isolation region 101).
  • the silicon mixed crystal layer 120 doped with the p-type impurity in the second recess portion 119 by, for example, selective epitaxial growth using a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • a silicon germanium layer is formed as the p-type source / drain region 114B.
  • the p-type impurity contained in the silicon mixed crystal layer 120 that becomes the p-type source / drain region 114B is converted into the semiconductor substrate 100 around the second recess portion 119 by an impurity activation heat treatment or the like in a later step. It may also diffuse inside.
  • the p-type source / drain region 114B may be formed in the semiconductor substrate 100 (active region) around the second recess portion 119.
  • the silicon mixed crystal layer 120 may be formed up to the upper side of the surface of the semiconductor substrate 100. That is, the top of the silicon mixed crystal layer 120 may be positioned higher than the upper surface of the semiconductor substrate 100.
  • the gate electrode 106B (more precisely, the gate electrode structure including the mixed metal 122D (see FIG. 3C) and the insulating sidewall spacer 111B formed on the gate electrode 106B in a later step) and the silicon mixture are mixed.
  • the level difference between the top of the crystal layer 120 (more precisely, the top of the metal silicide layer 122B (see FIG. 3C) formed on the silicon mixed crystal layer 120 in a later step) can be reduced.
  • an opening is formed on the n-type MIS transistor formation region R n (a region including a part of the active region and the surrounding element isolation region 101) by photolithography.
  • the lower protective film 115 remaining on the n-type MIS transistor formation region R n (the region including the active region and a part of the element isolation region 101 around it) and the resist pattern 121 as a mask
  • the upper protective film 116 is removed.
  • a metal film made of a metal such as nickel is deposited on the entire surface of the semiconductor substrate 100, and then heat treatment is performed.
  • the silicon contained in the silicon layer 105A of the n-type source / drain region 114A, the p-type source / drain region 114B and the gate electrode 106A reacts with the metal in the metal film.
  • metal silicide layers 122A, 122B, and 122C made of, for example, nickel silicide are formed on the n-type source / drain region 114A, the p-type source / drain region 114B, and the gate electrode 106A, respectively.
  • the metal contained in the metal-containing layer 104B to be the gate electrode 106B is reacted with the metal in the metal film to form, for example, titanium nitride or A composite metal 122D made of an alloy of tantalum nitride and nickel or the like is formed. Thereafter, the unreacted metal film is removed.
  • the p-type source / drain of the p-type MIS transistor is formed without forming a hard mask for preventing selective epitaxial growth on the gate electrode on the gate electrodes 106A and 106B of each transistor as in the prior art.
  • a recess portion (second recess portion 119) of the semiconductor substrate 100 in which the silicon mixed crystal layer 120 to be the region 114B is embedded is formed. Therefore, when the n-type source / drain region 114A of the n-type MIS transistor is formed, impurities are also introduced into the silicon layer 105A of the gate electrode 106A of the n-type MIS transistor, so that the resistance of the gate electrode 106A can be reduced. it can.
  • the process of removing the hard mask on the gate electrode in the prior art becomes unnecessary.
  • a situation in which 111A and 111B are removed can be avoided. Therefore, the step of re-forming the insulating sidewall spacers required for the silicidation process for the source / drain regions in the prior art becomes unnecessary, and the number of steps does not increase.
  • the silicon layer 105B of the gate electrode 106B of the p-type MIS transistor is removed.
  • the height of the gate electrode 106B is lower than the height of the gate electrode 106A of the n-type MIS transistor.
  • the liner insulating film is used for the channel region of each transistor in an optimum vertical direction (on the main surface of the substrate). Stress in a direction perpendicular to the direction can be applied, whereby the driving capability of each transistor can be improved.
  • high performance of the semiconductor device can be realized by the strain technique using the silicon mixed crystal layer without increasing the gate electrode resistance and the number of processes. .
  • the silicon mixed crystal layer 120 (specifically, the silicon germanium layer) is provided in all the p-type MIS transistor formation regions R p has been described.
  • an opening of the resist pattern 117 is provided only on an arbitrary p-type MIS transistor formation region R p.
  • a p-type MIS transistor without the silicon mixed crystal layer 120 (that is, having the same gate electrode height as that of the n-type MIS transistor) may be formed.
  • FIGS. 1 (a) to (d) FIGS.
  • the n-type MIS transistor formation region R n may be changed to a p-type MIS transistor formation region (no silicon mixed crystal layer), and the conductivity type of each component and the like may be changed accordingly.
  • a silicon germanium layer (SiGe layer) is formed as the silicon mixed crystal layer 120 to be the p-type source / drain region 114B of the p-type MIS transistor.
  • SiGe layer silicon germanium layer
  • a SiC layer may be formed as a silicon mixed crystal layer that becomes the n-type source / drain region of the n-type MIS transistor. In this case, since tensile stress can be applied in the gate length direction in the channel region of the n-type MIS transistor, carrier mobility can be improved and high performance can be achieved.
  • the n-type MIS transistor formation region R n and the p-type MIS transistor formation region R p are interchanged, and the conductivity type of each component is changed accordingly.
  • a SiC layer doped with n-type impurities may be formed.
  • 4A and 4B are cross-sectional views in the gate length direction showing the respective steps of the method of manufacturing a semiconductor device according to this modification.
  • the semiconductor device manufacturing method according to the first embodiment shown in FIGS. 1A to 1D, FIGS. 2A to 2D, and FIGS. 3A to 3C is used. After performing each process, as shown in FIG. 4A, out of the insulating sidewall spacers 111A and 111B formed on the side surfaces of the gate electrodes 106A and 106B, the outer sidewall spacers 110A and 110B are Remove.
  • the portion located on the upper side) may disappear.
  • the height of the insulating offset spacer 107B is substantially the same as the height of the stacked structure of the gate electrode 106B and the composite metal 122D, and is lower than the height of the insulating offset spacer 107A on the side surface of the gate electrode 106A.
  • the height of the L-shaped inner sidewall spacer 109B (the remaining insulating sidewall spacer 111B) is approximately the same as the height of the stacked structure of the gate electrode 106B and the composite metal 122D, and the L shape on the side surface of the gate electrode 106A. It becomes lower than the height of the inner sidewall spacer 109A (the remaining insulating sidewall spacer 111A).
  • the heights of the insulating offset spacer 107B and the L-shaped inner sidewall spacer 109B may be slightly larger than the height of the stacked structure of the gate electrode 106B and the composite metal 122D.
  • the silicon mixed crystal layer 120 is formed on the entire surface of the semiconductor substrate 100 (that is, so as to cover the active region of the n-type MIS transistor and the active region of the p-type MIS transistor).
  • An insulating film 150 (for example, a silicon nitride film) that generates reverse stress (that is, tensile stress) is formed.
  • the height of the gate electrode 106B of the p-type MIS transistor is higher than the height of the gate electrode 106A of the n-type MIS transistor (more precisely, the height of the stacked structure of the gate electrode 106A and the metal silicide layer 122C). (To be precise, the height of the stacked structure of the gate electrode 106B and the mixed metal 122D) is lower. For this reason, even if the insulating film 150 that generates tensile stress is formed on the entire surface of the substrate, the stress applied in the gate length direction by the insulating film 150 to the channel region of the p-type MIS transistor can be reduced.
  • the gate electrode 106A and the metal silicide layer 122C are about 10 to 30 nm, the gate electrode 106A and the metal silicide layer 122C. If the height of the laminated structure from the substrate surface is about 50 nm or less, even if the insulating film 150 that generates stress opposite to the silicon mixed crystal layer 120, that is, tensile stress, is present on the p-type MIS transistor, p The characteristic deterioration of the type MIS transistor hardly occurs.
  • the insulating film 150 that generates stress opposite to that of the silicon mixed crystal layer 120 may be formed without removing the outer side wall spacers 110A and 110B, but the channel of the n-type MIS transistor may be formed.
  • the insulating film 150 is formed on the side surface of the gate electrode 106A of the n-type MIS transistor. It is preferably formed so as to cover the bent portion of the letter-shaped inner sidewall spacer 109A. As a result, stress due to the insulating film 150 can be more effectively applied to the channel region of the n-type MIS transistor, so that the characteristics of the n-type MIS transistor can be further improved.
  • an SiGe layer is formed as the silicon mixed crystal layer 120 to be the p-type source / drain region 114B of the p-type MIS transistor, and then the insulating film 150 that generates tensile stress is formed on the entire surface of the substrate.
  • a SiC layer is formed as a silicon mixed crystal layer that becomes an n-type source / drain region of an n-type MIS transistor, and then an insulating film (for example, a silicon nitride film) that generates compressive stress is formed on the entire surface of the substrate. Even in this case, the same effect as in the present modification can be obtained.
  • FIGS. 4A and 4B In the method for manufacturing the device and the method for manufacturing the semiconductor device according to this modification shown in FIGS. 4A and 4B, for example, the n-type MIS transistor formation region R n and the p-type MIS transistor formation region R p are replaced. As a result, the conductivity type of each component or the like is changed, and a SiC layer (doped with n-type impurities) is formed as the silicon mixed crystal layer 120 instead of the SiGe layer, and the insulating film 150 is subjected to compressive stress.
  • An insulating film for example, a silicon nitride film that generates the above may be formed.
  • the step of removing the insulating film 150 that generates stress opposite to the silicon mixed crystal layer 120, that is, tensile stress, from the p-type MIS transistor formation region R p is omitted.
  • the insulating film 150 may be removed from the p-type MIS transistor formation region R p .
  • another insulating film for example, a silicon nitride film
  • the insulating film may be removed from the n-type MIS transistor formation region R n . In this way, the characteristics of each transistor can be further improved.
  • the present invention is useful as a semiconductor device having a silicon mixed crystal layer in the source / drain region of a MISFET and a method for manufacturing the same.

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Abstract

　半導体基板（１００）における第１のゲート電極（１０６Ａ）から見て第１の絶縁性サイドウォールスペーサ（１１１Ａ）の外側に第１のソースドレイン領域（１１４Ａ）が形成されている。半導体基板（１００）における第２のゲート電極（１０６Ｂ）から見て第２の絶縁性サイドウォールスペーサ（１１１Ｂ）の外側に第２のソースドレイン領域（１１４Ｂ）が形成されている。第２のソースドレイン領域（１１４Ｂ）はシリコン混晶層（１２０）を含む。第２のゲート電極（１０６Ｂ）の高さは、第１のゲート電極（１０６Ａ）の高さよりも低い。

Description

半導体装置及びその製造方法
　本発明は半導体装置及びその製造方法に関し、特にＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor ）のソースドレイン領域に設けたシリコン混晶層を用いた歪技術によりトランジスタの駆動能力を向上させる半導体装置及びその製造方法に関する。
　半導体集積回路装置の高性能化を実現するために、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称する）のチャネル領域に応力を印加することによってトランジスタの駆動能力を向上させる歪技術が用いられている。例えば、ｐ型ＭＩＳトランジスタでは、チャネル領域におけるゲート長方向に圧縮応力を印加することによってキャリア移動度が向上することが知られている。そこで、ｐ型ＭＩＳトランジスタのチャネル領域に圧縮応力を印加する方法として、シリコン基板よりも大きい格子定数を有するＳｉＧｅ層をソースドレイン領域に形成する方法が用いられている（例えば特許文献１及び非特許文献１、２を参照）。
　以下、前述の歪技術を用いた従来の半導体装置の製造方法として、同一基板上に設けられたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとによって構成されたＣＭＩＳ（Complementary Metal-Insulator Semiconductor ）素子を備え、且つｐ型ＭＩＳトランジスタのソースドレイン形成領域にＳｉＧｅ層からなるシリコン混晶層を有する半導体装置の製造方法について、図面を参照しながら説明する。
　図５（ａ）～（ｄ）、図６（ａ）～（ｃ）及び図７（ａ）～（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
　まず、図５（ａ）に示すように、半導体基板５００における素子分離領域５０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域５０２Ａを形成した後、ｐ型ウェル領域５０２Ａ上に、ゲート絶縁膜５０３Ａを介してゲート電極５０４Ａを形成する。また、半導体基板５００における素子分離領域５０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域５０２Ｂを形成した後、ｎ型ウェル領域５０２Ｂ上に、ゲート絶縁膜５０３Ｂを介してゲート電極５０４Ｂを形成する。ここで、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上に、ＳｉＮ膜からなるハードマスク５０５Ａ及び５０５Ｂを形成しておく。また、ゲート電極５０４Ａ及び５０４Ｂはそれぞれ、下層の金属膜と上層のシリコン膜との積層構造を有する。
　次に、図５（ａ）に示すように、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上、並びにゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上にそれぞれ、ＳｉＯ2 膜からなる絶縁性オフセットスペーサ５０６Ａ及び５０６Ｂを形成する。その後、ｐ型ウェル領域５０２Ａの表面部におけるゲート電極５０４Ａの両側にｎ型エクステンション領域５０７Ａを形成する。また、ｎ型ウェル領域５０２Ｂの表面部におけるゲート電極５０４Ｂの両側にｐ型エクステンション領域５０７Ｂを形成する。
　次に、図５（ｂ）に示すように、半導体基板５００上の全面にシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａ及びハードマスク５０５Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５０８Ａを形成すると共に、ゲート電極５０４Ｂ及びハードマスク５０５Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５０８Ｂを形成する。
　次に、図５（ｃ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５０９をマスクとして、砒素イオン５１０の注入を行うことによって、ｐ型ウェル領域５０２Ａにおけるゲート電極５０４Ａから見て絶縁性サイドウォールスペーサ５０８Ａの両側にｎ型ソースドレイン領域５１１Ａを形成する。
　次に、図５（ｄ）に示すように、レジストパターン５０９を除去した後、半導体基板５００上の全面にシリコン酸化膜５１２及びシリコン窒化膜５１３を順次堆積する。
　次に、図６（ａ）に示すように、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に開口部を有するレジストパターン５１４をフォトリソグラフィー法により形成した後、レジストパターン５１４をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp 上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
　次に、図６（ｂ）に示すように、レジストパターン５１４をマスクとして、半導体基板５００に対して異方性ドライエッチングを行うことにより、ｎ型ウェル領域５０２Ｂにおけるゲート電極５０４Ｂから見て絶縁性サイドウォールスペーサ５０８Ｂの両側にリセス部５１５を形成する。
　次に、図６（ｃ）に示すように、レジストパターン５１４を除去した後、リセス部５１５において、ｐ型不純物がドープされたシリコンゲルマニウムの選択エピタキシャル成長を行うことによって、ｐ型ソースドレイン領域５１１Ｂとなるシリコンゲルマニウム層５１６を形成する。
　次に、図７（ａ）に示すように、ｎ型ＭＩＳトランジスタ形成領域Ｒn 上に開口部を有するレジストパターン５１７をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn　上に位置する部分のシリコン酸化膜５１２及びシリコン窒化膜５１３をエッチングにより除去する。
　次に、図７（ｂ）に示すように、レジストパターン５１７を除去した後、ゲート電極５０４Ａの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ａ及びハードマスク５０５Ａ、並びにゲート電極５０４Ｂの側面上及び上面上にそれぞれ形成された絶縁性サイドウォールスペーサ５０８Ｂ及びハードマスク５０５Ｂをエッチングにより除去する。
　次に、図７（ｃ）に示すように、半導体基板５００上の全面にシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これにより、ゲート電極５０４Ａの側面上に絶縁性オフセットスペーサ５０６Ａを挟んで絶縁性サイドウォールスペーサ５１８Ａを形成すると共に、ゲート電極５０４Ｂの側面上に絶縁性オフセットスペーサ５０６Ｂを挟んで絶縁性サイドウォールスペーサ５１８Ｂを形成する。
　最後に、図７（ｃ）に示すように、半導体基板５００上の全面にニッケルを堆積した後、熱処理を行うことにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのシリコン並びにゲート電極５０４Ａ及び５０４Ｂの上部のシリコンをそれぞれニッケルと反応させてシリサイド層を形成し、その後、未反応のニッケルを除去する。これにより、ｎ型ソースドレイン領域５１１Ａ及びｐ型ソースドレイン領域５１１Ｂのそれぞれの上にシリサイド層５１９Ａ及び５１９Ｂを形成すると共に、ゲート電極５０４Ａ及び５０４Ｂのそれぞれの上にシリサイド層５１９Ｃ及び５１９Ｄを形成する
　以上に述べたプロセスフローにより、ｐ型ソースドレイン領域５１１Ｂのみがシリコンゲルマニウム層５１６により構成されているＣＭＩＳトランジスタを形成することが可能となる。
特開２００６－１９６５４９号公報
T.Ghani 他、A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors、IEDM Tech. Digest、2003年、pp.978-980 Z.Luo 他、Design of High Performance PFETs with Strained Si Channel and Laser Anneal、IEDM Tech. Digest、2005年、pp.495-498
　一般に、シリコンゲルマニウム層からなるシリコン混晶層によりチャネル領域に加えられる圧縮応力は、ｐ型トランジスタの駆動能力を向上させるが、ｎ型トランジスタの駆動能力を劣化させる。このため、同一基板上にｎ型トランジスタとｐ型トランジスタとを有するＣＭＩＳ構造の半導体装置では、ｐ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されており、且つｎ型トランジスタのソースドレイン形成領域にＳｉＧｅ層が形成されていない構成にする必要がある。
　このため、前述の従来の半導体装置の製造方法では、ｎ型トランジスタ形成領域におけるシリコンゲルマニウム層のエピタキシャル成長を防止するために、図５（ｄ）に示すように、半導体基板上の全面に絶縁膜を堆積した後、図６（ａ）に示すように、ｐ型トランジスタ形成領域上の絶縁膜のみをエッチングにより除去し、その後、図６（ｂ）に示すように、ｐ型トランジスタ形成領域における半導体基板の露出部分をエッチングにより掘り下げた後、図６（ｃ）に示すように、当該掘り下げ部分（リセス部）においてシリコンゲルマニウム層を選択的にエピタキシャル成長させた。
　しかしながら、前述の従来の半導体装置の製造方法では、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが、ｎ型トランジスタ形成領域のゲート電極上にも存在する。このため、図５（ｃ）に示す工程（ｎ型トランジスタのソースドレイン領域を形成するためのイオン注入工程）において、ｎ型トランジスタ形成領域のゲート電極上部のシリコン中に不純物が注入されないので、ｎ型トランジスタのゲート電極の抵抗が増大するという問題が生じる。
　また、前述の従来の半導体装置の製造方法における図７（ｂ）に示す工程では、ゲート電極上のハードマスクを除去する際に絶縁性サイドウォールスペーサも同時に除去される。このため、図７（ｃ）に示す工程で、シリサイド層を所定領域に形成するために、ゲート電極の側面上に再度絶縁性サイドウォールスペーサを形成する必要があるので、工程数が増加するという問題が生じる。
　前記に鑑み、本発明は、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現できるようにすることを目的とする。
　前記の目的を達成するために、本願発明者は種々の検討を行った結果、従来技術のようにゲート電極上にハードマスクを設けることなく、ソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成するという発明を想到した。
　具体的には、本発明に係る半導体装置は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、前記第１のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、前記第２のＭＩＳトランジスタは、前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、前記第２のソースドレイン領域はシリコン混晶層を含み、前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低い。
　すなわち、本発明に係る半導体装置は、従来技術のようにゲート電極上にハードマスクを設けることなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が形成されたものである。このため、当該シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部が除去される結果、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっている。
　このような本発明に係る半導体装置によると、ゲート電極上での選択エピタキシャル成長を防止するためのハードマスクが第１のゲート電極上に存在していない。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
　また、各ゲート電極上にハードマスクを設けていないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
　さらに、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなっているため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造することができる。このため、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加することができるので、各トランジスタの駆動能力を向上させることができる。
　以上のように、本発明に係る半導体装置によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
　本発明に係る半導体装置において、前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、前記第２のゲート電極は、第２の金属含有層を有し、前記第１のゲート電極上には金属シリサイド層が形成されており、前記第２のゲート電極上には合金層が形成されていてもよい。ここで、前記第２のゲート電極上に形成されている合金層は、前記第１のゲート電極上に形成されている金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
　本発明に係る半導体装置において、前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていてもよい。ここで、第１のソースドレイン領域上及び第２のソースドレイン領域上に形成されている金属シリサイド層は、前記第１のゲート電極上に形成されている金属シリサイド層と同じ金属シリサイド層であってもよい。
　本発明に係る半導体装置において、前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていてもよい。
　本発明に係る半導体装置において、前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含んでいてもよい。この場合、前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低くてもよい。ここで、第２のＬ字状内側サイドウォールスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。また、前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含んでいてもよい。この場合、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜から構成されていてもよい。
　尚、第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサはそれぞれ、Ｌ字状内側サイドウォールスペーサ及び外側サイドウォールスペーサを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
　本発明に係る半導体装置において、前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていてもよい。この場合、前記第１の絶縁性オフセットスペーサ及び前記第２の絶縁性オフセットスペーサはそれぞれシリコン酸化膜から構成されていてもよい。また、前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低くてもよい。ここで、第２の絶縁性オフセットスペーサの高さは、第２のゲート電極の高さ（第２のゲート電極上に合金層が形成されている場合には第２のゲート電極及び当該合金層の積層構造の高さ）と同等か又はそれよりも高くてもよい。
　本発明に係る半導体装置において、前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップしていてもよい。このようにすると、シリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
　本発明に係る半導体装置において、前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高くてもよい。このようにすると、第２のゲート電極とシリコン混晶層の頂部（シリコン混晶層上に金属シリサイド層が形成されている場合にはその頂部）との間の段差を小さくすることができる。このため、第２のＭＩＳトランジスタがｐ型ＭＩＳトランジスタであり、引っ張り応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。或いは、第２のＭＩＳトランジスタがｎ型ＭＩＳトランジスタであり、圧縮応力を生じる絶縁膜が第２のゲート電極上に形成されている場合にも、ｎ型ＭＩＳトランジスタのチャネル領域に印加される圧縮応力を小さくすることができるので、ｎ型ＭＩＳトランジスタの特性劣化を抑制することができる。
　本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＧｅ層であってもよい。このようにすると、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
　本発明に係る半導体装置において、前記半導体基板はシリコン基板であり、前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記シリコン混晶層はＳｉＣ層であってもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。
　本発明に係る半導体装置において、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。この場合、前記絶縁膜はシリコン窒化膜であってもよい。また、前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、前記絶縁膜は引っ張り応力を有していてもよいし、又は前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、前記絶縁膜は圧縮応力を有していてもよい。
　尚、各トランジスタの絶縁性サイドウォールスペーサがＬ字状内側サイドウォールスペーサのみからなる場合、シリコン混晶層とは逆向きの応力を生じる絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加することができるので、第１のＭＩＳトランジスタの特性を向上させることができる。
　本発明に係る半導体装置の製造方法は、素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えている。
　本発明に係る半導体装置の製造方法によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極上に形成することなく、第２のＭＩＳトランジスタの第２のソースドレイン領域となるシリコン混晶層が埋め込まれる半導体基板のリセス部を形成している。このため、例えば第１のゲート電極の少なくとも上部がシリコンから構成されている場合、第１のＭＩＳトランジスタの第１のソースドレイン領域の形成時に、第１のゲート電極上部のシリコン中にも不純物が導入されるので、第１のゲート電極の抵抗を低減することができる。
　また、各ゲート電極上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
　さらに、シリコン混晶層が埋め込まれる半導体基板のリセス部の形成時に、第２のＭＩＳトランジスタの第２のゲート電極の上部を除去するため、当該第２のゲート電極の高さは、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低くなる。このため、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
　以上のように、本発明に係る半導体装置の製造方法によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
　本発明に係る半導体装置の製造方法において、前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていてもよい。ここで、前記第２のゲート電極上に形成される合金層は、前記第１のゲート電極上に形成される金属シリサイド層に含まれている金属と、前記第２のゲート電極となる第２の金属含有層に含まれている金属との合金から構成されていてもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記第１のＭＩＳトランジスタの前記第１の活性領域上に開口部を有するレジストパターンをマスクとして、イオン注入により前記第１のソースドレイン領域を形成する工程を含み、前記工程（ｄ）と前記工程（ｅ）との間に、前記レジストパターンを除去する工程をさらに備えていてもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、前記第２のＭＩＳトランジスタの前記第２の活性領域上に開口部を有する保護膜をマスクとして、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含み、前記工程（ｆ）は、前記保護膜をマスクとして、前記シリコン混晶層を形成する工程を含み、前記工程（ｆ）よりも後に、前記第２のＭＩＳトランジスタの形成領域を覆うレジストパターンをマスクとして、前記保護膜を除去する工程をさらに備えていてもよい。ここで、各トランジスタのソースドレイン領域の表面部をシリサイド化する場合には、保護膜を除去してから、当該シリサイド化を行ってもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ｃ）は、前記第１の絶縁性サイドウォールスペーサとして、第１のＬ字状内側サイドウォールスペーサ、及び前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを形成すると共に、前記第２の絶縁性サイドウォールスペーサとして、第２のＬ字状内側サイドウォールスペーサ、及び前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを形成する工程を含み、前記工程（ｆ）よりも後に、前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサを除去した後、前記第１の活性領域及び前記第２の活性領域を覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成する工程をさらに備えていてもよい。このようにすると、第２のＭＩＳトランジスタの第２のゲート電極の高さが、第１のＭＩＳトランジスタの第１のゲート電極の高さよりも低いため、第２のＭＩＳトランジスタのチャネル領域に絶縁膜によってゲート長方向に印加される応力を小さくすることができる。このため、第２のＭＩＳトランジスタのチャネル領域にシリコン混晶層により印加される応力の効果が失われないので、第２のＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層とは逆向きの応力を生じる絶縁膜を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
　尚、外側サイドウォールスペーサを除去することなく、シリコン混晶層とは逆向きの応力を生じる絶縁膜を形成してもよいが、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力を効果的に印加するためには、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成することが好ましい。また、外側サイドウォールスペーサを除去してから、当該絶縁膜を形成する場合、当該絶縁膜は、Ｌ字状内側サイドウォールスペーサの屈曲部を覆うように形成されていることが好ましい。これにより、第１のＭＩＳトランジスタのチャネル領域に絶縁膜による応力をより一層効果的に印加することができるので、第１のＭＩＳトランジスタの特性をさらに向上させることができる。
　本発明に係る半導体装置の製造方法において、前記工程（ｅ）は、異なる条件で複数回エッチングを行うことにより、前記リセス部を形成すると共に、前記第２のゲート電極の前記上部を除去する工程を含んでいてもよい。このようにすると、第２の絶縁性サイドウォールスペーサとオーバーラップするようにリセス部を形成できるため、リセス部に埋め込まれたシリコン混晶層によって、第２のＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
　本発明によると、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
図１（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図２（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図３（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図４（ａ）及び（ｂ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図５（ａ）～（ｄ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図６（ａ）～（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。 図７（ａ）～（ｃ）は、従来の半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
　（第１の実施形態）
　以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
　まず、図１（ａ）に示すように、例えばシリコン基板等の半導体基板１００における素子分離領域１０１により囲まれたｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域にｐ型ウェル領域１０２Ａを形成する。また、半導体基板１００における素子分離領域１０１により囲まれたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域にｎ型ウェル領域１０２Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）上にゲート絶縁膜１０３Ａを介してゲート電極１０６Ａを形成すると共に、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）上にゲート絶縁膜１０３Ｂを介してゲート電極１０６Ｂを形成する。
　ここで、ゲート絶縁膜１０３Ａ及び１０３Ｂは、例えばＨｆＯ2 膜等の高誘電率絶縁膜からなり、当該高誘電率絶縁膜の下側に、例えばＳｉＯ2 膜等の界面層が形成されていてもよい。
　また、ゲート電極１０６Ａは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０～３０ｎｍ程度の金属含有層１０４Ａ（下層）と、例えばノンドープポリシリコンからなる厚さ４０～６０ｎｍ程度のシリコン層１０５Ａ（上層）との２層構造からなる。
　同様に、ゲート電極１０６Ｂは、例えば窒化チタン又は窒化タンタル等からなる厚さ１０～３０ｎｍ程度の金属含有層１０４Ｂ（下層）と、例えばノンドープポリシリコンからなる厚さ４０～６０ｎｍ程度のシリコン層１０５Ｂ（上層）との２層構造からなる。
　ここで、ゲート電極１０６Ａのシリコン層１０５Ａ及びゲート電極１０６Ｂのシリコン層１０５Ｂとして、前述のノンドープポリシリコンを用いているため、ゲート電極エッチング時にｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp との区別が必要なくなる。これにより、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａとｐ型ＭＩＳトランジスタのゲート電極１０６Ｂとを寸法差無く形成することができる。
　次に、図１（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に、例えばＳｉＯ2 膜からなる絶縁性オフセットスペーサ１０７Ａ及び１０７Ｂを形成する。その後、ｎ型ＭＩＳトランジスタ形成領域Ｒn の活性領域（ｐ型ウェル領域１０２Ａ）の表面部におけるゲート電極１０６Ａの両側にｎ型エクステンション領域１０８Ａを形成する。また、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（ｎ型ウェル領域１０２Ｂ）の表面部におけるゲート電極１０６Ｂの両側にｐ型エクステンション領域１０８Ｂを形成する。
　次に、図１（ｂ）に示すように、半導体基板１００上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、当該シリコン酸化膜及び当該シリコン窒化膜に対してエッチバックを行う。これにより、ゲート電極１０６Ａの側面上に絶縁性オフセットスペーサ１０７Ａを挟んで絶縁性サイドウォールスペーサ１１１Ａを形成すると共に、ゲート電極１０６Ｂの側面上に絶縁性オフセットスペーサ１０７Ｂを挟んで絶縁性サイドウォールスペーサ１１１Ｂを形成する。ここで、絶縁性サイドウォールスペーサ１１１Ａは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ａと、Ｌ字状内側サイドウォールスペーサ１０９Ａを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ａとを有する。また、絶縁性サイドウォールスペーサ１１１Ｂは、シリコン酸化膜からなるＬ字状内側サイドウォールスペーサ１０９Ｂと、Ｌ字状内側サイドウォールスペーサ１０９Ｂを覆い且つシリコン窒化膜からなる外側サイドウォールスペーサ１１０Ｂとを有する。また、ゲート電極１０６Ａ及び１０６Ｂのゲート長が例えば３０ｎｍ程度の場合、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び１０９Ｂとなるシリコン酸化膜の堆積膜厚は５～１０ｎｍ程度であることが好ましく、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂとなるシリコン窒化膜の堆積膜厚は４０～６０ｎｍ程度であることが好ましい。尚、絶縁性サイドウォールスペーサ１１１Ａは、Ｌ字状内側サイドウォールスペーサ１０９Ａ及び外側サイドウォールスペーサ１１０Ａを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。同様に、絶縁性サイドウォールスペーサ１１１Ｂは、Ｌ字状内側サイドウォールスペーサ１０９Ｂ及び外側サイドウォールスペーサ１１０Ｂを含む３層以上の構成を有していてもよいが、最下層はＬ字状内側サイドウォールスペーサであることが好ましい。
　次に、図１（ｃ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１２を形成した後、レジストパターン１１２をマスクとして、例えば砒素イオン等のｎ型不純物イオン１１３の注入を行う。これによって、ｐ型ウェル領域１０２Ａにおけるゲート電極１０６Ａから見て絶縁性サイドウォールスペーサ１１１Ａの両側にｎ型ソースドレイン領域１１４Ａを形成する。ここで用いられる注入条件は、例えば、加速エネルギーが１０～３０ｋｅＶ程度であり、注入量が３×１０15～８×１０15ｃｍ-3程度であることが望ましい。また、ｎ型ソースドレイン領域１１４Ａの形成時にｎ型不純物イオン１１３がゲート電極１０６Ａのシリコン層１０５Ａにも注入される結果、イオン注入前のシリコン層１０５Ａが例えばノンドープポリシリコン層であった場合には、イオン注入後のシリコン層１０５Ａはｎ型ポリシリコン層となる。
　次に、図１（ｄ）に示すように、レジストパターン１１２を除去した後、半導体基板１００上の全面に、例えば厚さ５～１５ｎｍ程度のシリコン酸化膜からなる下層保護膜１１５及び例えば厚さ２０～５０ｎｍ程度のシリコン窒化膜からなる上層保護膜１１６を順次堆積する。
　次に、図２（ａ）に示すように、フォトリソグラフィー法により、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１１７を形成した後、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に位置する部分の下層保護膜１１５及び上層保護膜１１６をエッチングにより除去する。
　次に、図２（ｂ）に示すように、レジストパターン１１７をマスクとして、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第１の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域（半導体基板１００）におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ１０～３０ｎｍ程度の第１のリセス部１１８を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂも、第１のリセス部１１８の深さと同程度の厚さだけエッチングされる。ここで、第１の異方性ドライエッチングの条件は、例えばバイアス電圧が１００Ｗ程度であり、ＨＢｒとＮ2 との流量比が１０：１程度である。
　次に、図２（ｃ）に示すように、レジストパターン１１７をマスクとして、第１のリセス部１１８が形成されたｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域に対して、例えばＨＢｒとＮ2 との混合ガスを用いて第２の異方性ドライエッチングを行うことによって、ｐ型ＭＩＳトランジスタ形成領域Ｒp の活性領域におけるゲート電極１０６Ｂから見て絶縁性サイドウォールスペーサ１１１Ｂの両側に、例えば深さ５０～８０ｎｍ程度の第２のリセス部１１９を形成する。このとき、ゲート電極１０６Ｂのシリコン層１０５Ｂがエッチングにより除去されて、ゲート電極１０６Ｂとなる金属含有層１０４Ｂが露出する。すなわち、実質的に金属含有層１０４Ｂのみからなるゲート電極１０６Ｂの高さは、金属含有層１０４Ａ及びシリコン層１０５Ａからなるゲート電極１０６Ａの高さよりも低くなる。ここで、第２の異方性ドライエッチングの条件は、第１の異方性ドライエッチングの条件と比べて、低パワーで低ダメージの条件であることが好ましい。具体的には、第２の異方性ドライエッチングの条件は、例えばバイアス電圧が２０Ｗ程度であり、ＨＢｒとＮ2 との流量比が１：１程度である。
　本実施形態においては、異なる条件で複数回エッチングを行うことにより、ｐ型ソースドレイン領域の形成領域となる第２のリセス部１１９を形成するため、ゲート電極１０６Ｂの側面上の絶縁性サイドウォールスペーサ１１１Ｂとオーバーラップするように第２のリセス部１１９を形成できる。このため、後工程で第２のリセス部１１９に埋め込まれるシリコン混晶層によって、ｐ型ＭＩＳトランジスタのチャネル領域に効果的に応力を印加することができるので、半導体装置をより高性能化することができる。
　尚、本実施形態においては、第２のリセス部１１９を形成するために、異なる条件で異方性ドライエッチングを２回行ったが、これに代えて、異なる条件で異方性ドライエッチングを３回以上行ってもよい。また、第２のリセス部１１９を形成するために異方性ドライエッチングを複数回行ったが、これに代えて、異方性ウェットエッチングを複数回行っても同様の効果が得られることは言うまでもない。
　次に、図２（ｄ）に示すように、レジストパターン１１７を除去した後、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６をマスクとして、例えばＣＶＤ（Chemical Vapor Deposition)法を用いた選択エピタキシャル成長により、第２のリセス部１１９内に、ｐ型不純物がドーピングされたシリコン混晶層１２０、例えばシリコンゲルマニウム層をｐ型ソースドレイン領域１１４Ｂとして形成する。
　尚、本実施形態においては、後工程の不純物活性化熱処理等によって、ｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０に含まれるｐ型不純物が、第２のリセス部１１９周辺の半導体基板１００中にも拡散してもよい。言い換えると、ｐ型ソースドレイン領域１１４Ｂが第２のリセス部１１９周辺の半導体基板１００（活性領域）中にまで形成されていてもよい。
　また、本実施形態において、シリコン混晶層１２０は、半導体基板１００の表面よりも上側まで形成されていてもよい。すなわち、シリコン混晶層１２０の頂部は、半導体基板１００の上面よりも高くに位置していてもよい。このようにすると、ゲート電極１０６Ｂ（正確には後工程でゲート電極１０６Ｂ上に形成される合金属１２２Ｄ（図３（ｃ）参照）や絶縁性サイドウォールスペーサ１１１Ｂを含むゲート電極構造）とシリコン混晶層１２０の頂部（正確には後工程でシリコン混晶層１２０上に形成される金属シリサイド層１２２Ｂ（図３（ｃ）参照）の頂部）との間の段差を小さくすることができる。このため、後工程で、引っ張り応力を生じる絶縁膜がゲート電極１０６Ｂ上に形成された場合にも、ｐ型ＭＩＳトランジスタのチャネル領域に印加される引っ張り応力を小さくすることができるので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。
　次に、図３（ａ）に示すように、フォトリソグラフィー法により、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に開口部を有するレジストパターン１２１を形成した後、レジストパターン１２１をマスクとして、ｎ型ＭＩＳトランジスタ形成領域Ｒn （活性領域及びその周辺の素子分離領域１０１の一部を含む領域）上に残存する下層保護膜１１５及び上層保護膜１１６を除去する。
　次に、図３（ｂ）に示すように、レジストパターン１２１を除去した後、半導体基板１００上の全面に、例えばニッケル等の金属からなる金属膜を堆積し、その後、熱処理を行う。これにより、図３（ｃ）に示すように、ｎ型ソースドレイン領域１１４Ａ及びｐ型ソースドレイン領域１１４Ｂ並びにゲート電極１０６Ａのシリコン層１０５Ａにそれぞれ含まれるシリコンと前記金属膜中の金属とを反応させて、ｎ型ソースドレイン領域１１４Ａ、ｐ型ソースドレイン領域１１４Ｂ及びゲート電極１０６Ａのそれぞれの上に、例えばニッケルシリサイド等からなる金属シリサイド層１２２Ａ、１２２Ｂ及び１２２Ｃを形成する。また、同時に、図３（ｃ）に示すように、ゲート電極１０６Ｂとなる金属含有層１０４Ｂに含まれる金属と前記金属膜中の金属とを反応させて、ゲート電極１０６Ｂ上に、例えば窒化チタン又は窒化タンタルとニッケルとの合金等からなる合金属１２２Ｄを形成する。その後、未反応の前記金属膜を除去する。
　以上に説明したプロセスフローにより、ｐ型ソースドレイン領域１１４Ｂにシリコン混晶層１２０を持ったＣＭＩＳトランジスタを形成することが可能となる。
　本実施形態によると、従来技術のようにゲート電極上での選択エピタキシャル成長を防止するためのハードマスクを各トランジスタのゲート電極１０６Ａ及び１０６Ｂ上に形成することなく、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）を形成している。このため、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域１１４Ａの形成時に、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａのシリコン層１０５Ａ中にも不純物が導入されるので、ゲート電極１０６Ａの抵抗を低減することができる。
　また、本実施形態によると、各ゲート電極１０６Ａ及び１０６Ｂ上にハードマスクを形成しないため、従来技術におけるゲート電極上のハードマスクを除去する工程が不要となるので、当該工程で絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂが除去されてしまう事態を回避することができる。従って、従来技術においてソースドレイン領域に対するシリサイド化処理のために必要であった絶縁性サイドウォールスペーサの再形成工程が不要となるので、工程数が増加することがない。
　さらに、本実施形態によると、シリコン混晶層１２０が埋め込まれる半導体基板１００のリセス部（第２のリセス部１１９）の形成時に、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂのシリコン層１０５Ｂを除去するため、当該ゲート電極１０６Ｂの高さは、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さよりも低くなる。このため、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとでゲート電極高さの異なる半導体装置を製造できるので、各トランジスタのチャネル領域に対してライナー絶縁膜を用いて最適な縦方向（基板主面に対して垂直な方向）のストレスを印加でき、それによって、各トランジスタの駆動能力を向上させることができる。
　以上のように、本実施形態によれば、ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現することができる。
　尚、第１の実施形態においては、全てのｐ型ＭＩＳトランジスタ形成領域Ｒp にシリコン混晶層１２０（具体的にはシリコンゲルマニウム層）を設ける場合について説明した。しかし、これに代えて、図２（ａ）に示す下層保護膜１１５及び上層保護膜１１６のパターニング工程で、レジストパターン１１７の開口部を任意のｐ型ＭＩＳトランジスタ形成領域Ｒp 上にのみ設けることによって、シリコン混晶層１２０のない（つまりｎ型ＭＩＳトランジスタのゲート電極高さと同じゲート電極高さを持つ）ｐ型ＭＩＳトランジスタを形成してもよい。このような半導体装置を得るためには、図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn をｐ型ＭＩＳトランジスタ形成領域（シリコン混晶層なし）に変更すると共にそれに伴う各構成要素等の導電型の変更を行えばよい。
　また、第１の実施形態においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてシリコンゲルマニウム層（ＳｉＧｅ層）を形成している。このため、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成してもよい。このようにすると、ｎ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に引っ張り応力を印加することができるので、キャリア移動度を向上させて高性能化することができる。このような半導体装置を得るためには、図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）に示す第１の実施形態に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、例えばＳｉＣ層（ｎ型不純物がドーピングされている）を形成すればよい。
　（第１の実施形態の変形例）
　以下、第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図４（ａ）及び（ｂ）は、本変形例に係る半導体装置の製造方法の各工程を示すゲート長方向の断面図である。
　本変形例においては、図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）に示す第１の実施形態に係る半導体装置の製造方法の各工程を実施した後、図４（ａ）に示すように、ゲート電極１０６Ａ及び１０６Ｂのそれぞれの側面上に形成された絶縁性サイドウォールスペーサ１１１Ａ及び１１１Ｂのうち、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去する。
　尚、図４（ａ）に示す工程又はその後の工程で、ゲート電極１０６Ｂの側面上の絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの上部（ゲート電極１０６Ｂ上の合金属１２２Ｄよりも上側に位置する部分）が消失してもよい。この場合、絶縁性オフセットスペーサ１０７Ｂの高さは、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上の絶縁性オフセットスペーサ１０７Ａの高さよりも低くなる。また、Ｌ字状内側サイドウォールスペーサ１０９Ｂ（残存する絶縁性サイドウォールスペーサ１１１Ｂ）の高さも、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さと同程度となり、ゲート電極１０６Ａの側面上のＬ字状内側サイドウォールスペーサ１０９Ａ（残存する絶縁性サイドウォールスペーサ１１１Ａ）の高さよりも低くなる。但し、絶縁性オフセットスペーサ１０７Ｂ及びＬ字状内側サイドウォールスペーサ１０９Ｂのそれぞれの高さが、ゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さよりも若干大きくなってもよい。
　次に、図４（ｂ）に示すように、半導体基板１００上の全面に（つまりｎ型ＭＩＳトランジスタの活性領域及びｐ型ＭＩＳトランジスタの活性領域を覆うように）、シリコン混晶層１２０とは逆向きの応力（つまり引っ張り応力）を生じる絶縁膜１５０（例えばシリコン窒化膜）を形成する。
　本変形例によると、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの高さ（正確にはゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の高さ）よりも、ｐ型ＭＩＳトランジスタのゲート電極１０６Ｂの高さ（正確にはゲート電極１０６Ｂ及び合金属１２２Ｄの積層構造の高さ）の方が低い。このため、引っ張り応力を生じる絶縁膜１５０を基板全面に形成しても、ｐ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０によってゲート長方向に印加される応力を小さくすることができる。このため、ｐ型ＭＩＳトランジスタのチャネル領域にシリコン混晶層１２０により印加される応力の効果が失われないので、ｐ型ＭＩＳトランジスタの特性劣化を抑制することができる。従って、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を第２のＭＩＳトランジスタ上から除去する工程を省略することが可能となる。
　特に、シリコン混晶層１２０の頂部（正確にはシリコン混晶層１２０上の金属シリサイド層１２２Ｃの上面）の基板表面からの高さが１０～３０ｎｍ程度の場合、ゲート電極１０６Ａ及び金属シリサイド層１２２Ｃの積層構造の基板表面からの高さが５０ｎｍ程度以下であれば、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０がｐ型ＭＩＳトランジスタ上に存在しても、ｐ型ＭＩＳトランジスタの特性劣化は殆ど起こらない。
　尚、本変形例において、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去することなく、シリコン混晶層１２０とは逆向きの応力を生じる絶縁膜１５０を形成してもよいが、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力を効果的に印加するためには、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから、絶縁膜１５０を形成することが好ましい。また、本変形例のように、外側サイドウォールスペーサ１１０Ａ及び１１０Ｂを除去してから絶縁膜１５０を形成する場合、絶縁膜１５０は、ｎ型ＭＩＳトランジスタのゲート電極１０６Ａの側面上に形成されたＬ字状内側サイドウォールスペーサ１０９Ａの屈曲部を覆うように形成されていることが好ましい。これにより、ｎ型ＭＩＳトランジスタのチャネル領域に絶縁膜１５０による応力をより一層効果的に印加することができるので、ｎ型ＭＩＳトランジスタの特性をさらに向上させることができる。
　また、本変形例においては、ｐ型ＭＩＳトランジスタのｐ型ソースドレイン領域１１４Ｂとなるシリコン混晶層１２０としてＳｉＧｅ層を形成した後、基板全面に引っ張り応力を生じる絶縁膜１５０を形成している。しかし、これに代えて、ｎ型ＭＩＳトランジスタのｎ型ソースドレイン領域となるシリコン混晶層として例えばＳｉＣ層を形成した後、基板全面に圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成した場合にも、本変形例と同様の効果を得ることができる。このような半導体装置を得るためには、図１（ａ）～（ｄ）、図２（ａ）～（ｄ）及び図３（ａ）～（ｃ）に示す第１の実施形態に係る半導体装置の製造方法並びに図４（ａ）及び（ｂ）に示す本変形例に係る半導体装置の製造方法において、例えばｎ型ＭＩＳトランジスタ形成領域Ｒn とｐ型ＭＩＳトランジスタ形成領域Ｒp とを入れ替えると共にそれに伴う各構成要素等の導電型の変更を行い、シリコン混晶層１２０として、ＳｉＧｅ層に代えて、ＳｉＣ層（ｎ型不純物がドーピングされている）を形成し、絶縁膜１５０として、圧縮応力を生じる絶縁膜（例えばシリコン窒化膜）を形成すればよい。
　また、本変形例においては、シリコン混晶層１２０とは逆向きの応力つまり引っ張り応力を生じる絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去する工程を省略した。しかし、これに代えて、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去してもよい。この場合、絶縁膜１５０をｐ型ＭＩＳトランジスタ形成領域Ｒp 上から除去した後、シリコン混晶層１２０と同じ向きの応力つまり圧縮応力を生じる他の絶縁膜（例えばシリコン窒化膜）を基板全面に形成してもよく、さらに、当該絶縁膜をｎ型ＭＩＳトランジスタ形成領域Ｒn 上から除去してもよい。このようにすると、各トランジスタの特性をさらに改善することができる。
　以上に説明したように、本発明は、ＭＩＳＦＥＴのソースドレイン領域にシリコン混晶層を有する半導体装置及びその製造方法として有用である。
　１００　　半導体基板
　１０１　　素子分離領域
　１０２Ａ　ｐ型ウェル領域
　１０２Ｂ　ｎ型ウェル領域
　１０３Ａ　ゲート絶縁膜
　１０３Ｂ　ゲート絶縁膜
　１０４Ａ　金属含有層
　１０４Ｂ　金属含有層
　１０５Ａ　シリコン層
　１０５Ｂ　シリコン層
　１０６Ａ　ゲート電極
　１０６Ｂ　ゲート電極
　１０７Ａ　絶縁性オフセットスペーサ
　１０７Ｂ　絶縁性オフセットスペーサ
　１０８Ａ　ｎ型エクステンション領域
　１０８Ｂ　ｐ型エクステンション領域
　１０９Ａ　Ｌ字状内側サイドウォールスペーサ
　１０９Ｂ　Ｌ字状内側サイドウォールスペーサ
　１１０Ａ　外側サイドウォールスペーサ
　１１０Ｂ　外側サイドウォールスペーサ
　１１１Ａ　絶縁性サイドウォールスペーサ
　１１１Ｂ　絶縁性サイドウォールスペーサ
　１１２　　レジストパターン
　１１３　　ｎ型不純物イオン
　１１４Ａ　ｎ型ソースドレイン領域
　１１４Ｂ　ｐ型ソースドレイン領域
　１１５　　下層保護膜
　１１６　　上層保護膜
　１１７　　レジストパターン
　１１８　　第１のリセス部
　１１９　　第２のリセス部
　１２０　　シリコン混晶層
　１２１　　レジストパターン
　１２２Ａ　金属シリサイド層
　１２２Ｂ　金属シリサイド層
　１２２Ｃ　金属シリサイド層
　１２２Ｄ　合金属
　１５０　　絶縁膜

Claims (20)

  1. 　素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置であって、
    　前記第１のＭＩＳトランジスタは、
    　前記半導体基板における前記素子分離領域により囲まれた第１の活性領域と、
    　前記第１の活性領域上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    　前記第１のゲート電極の側面に形成された第１の絶縁性サイドウォールスペーサと、
    　前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に形成された第１のソースドレイン領域とを備え、
    　前記第２のＭＩＳトランジスタは、
    　前記半導体基板における前記素子分離領域により囲まれた第２の活性領域と、
    　前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    　前記第２のゲート電極の側面に形成された第２の絶縁性サイドウォールスペーサと、
    　前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側に形成された第２のソースドレイン領域とを備え、
    　前記第２のソースドレイン領域はシリコン混晶層を含み、
    　前記第２のゲート電極の高さは、前記第１のゲート電極の高さよりも低いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極は、第１の金属含有層と、前記第１の金属含有層上に形成され且つ前記第１のソースドレイン領域と同じ不純物を含むシリコン層とを有し、
    　前記第２のゲート電極は、第２の金属含有層を有し、
    　前記第１のゲート電極上には金属シリサイド層が形成されており、
    　前記第２のゲート電極上には合金層が形成されていることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第１のソースドレイン領域及び前記第２のソースドレイン領域のそれぞれの上に金属シリサイド層が形成されていることを特徴とする半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第１の活性領域における前記第１の絶縁性サイドウォールスペーサの下側に形成された第１のエクステンション領域と、
    　前記第２の活性領域における前記第２の絶縁性サイドウォールスペーサの下側に形成された第２のエクステンション領域とをさらに備えていることを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　前記第１の絶縁性サイドウォールスペーサは、第１のＬ字状内側サイドウォールスペーサを含み、
    　前記第２の絶縁性サイドウォールスペーサは、第２のＬ字状内側サイドウォールスペーサを含むことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１のＬ字状内側サイドウォールスペーサ及び前記第２のＬ字状内側サイドウォールスペーサはそれぞれシリコン酸化膜からなることを特徴とする半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記第２のＬ字状内側サイドウォールスペーサの高さは、前記第１のＬ字状内側サイドウォールスペーサの高さよりも低いことを特徴とする半導体装置。
  8. 　請求項７に記載の半導体装置において、
    　前記第１の絶縁性サイドウォールスペーサは、前記第１のＬ字状内側サイドウォールスペーサを覆う第１の外側サイドウォールスペーサを含み、
    　前記第２の絶縁性サイドウォールスペーサは、前記第２のＬ字状内側サイドウォールスペーサを覆う第２の外側サイドウォールスペーサを含むことを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記第１の外側サイドウォールスペーサ及び前記第２の外側サイドウォールスペーサはそれぞれシリコン窒化膜からなることを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第１のゲート電極の側面と前記第１の絶縁性サイドウォールスペーサとの間に形成された第１の絶縁性オフセットスペーサと、
    　前記第２のゲート電極の側面と前記第２の絶縁性サイドウォールスペーサとの間に形成された第２の絶縁性オフセットスペーサとをさらに備えていることを特徴とする半導体装置。
  11. 　請求項１０に記載の半導体装置において、
    　前記第２の絶縁性オフセットスペーサの高さは、前記第１の絶縁性オフセットスペーサの高さよりも低いことを特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記シリコン混晶層の一部は前記第２の絶縁性サイドウォールスペーサとオーバーラップすることを特徴とする半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記シリコン混晶層の頂部は、前記第２の活性領域となる前記半導体基板の上面よりも高いことを特徴とする半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記半導体基板はシリコン基板であり、
    　前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
    　前記シリコン混晶層はＳｉＧｅ層であることを特徴とする半導体装置。
  15. 　請求項１３に記載の半導体装置において、
    　前記半導体基板はシリコン基板であり、
    　前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
    　前記シリコン混晶層はＳｉＣ層であることを特徴とする半導体装置。
  16. 　請求項１５に記載の半導体装置において、
    　前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタを覆うように、前記シリコン混晶層とは逆向きの応力を生じる絶縁膜が形成されていることを特徴とする半導体装置。
  17. 　請求項１６に記載の半導体装置において、
    　前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
    　前記絶縁膜は引っ張り応力を生じることを特徴とする半導体装置。
  18. 　請求項１６に記載の半導体装置において、
    　前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
    　前記絶縁膜は圧縮応力を生じることを特徴とする半導体装置。
  19. 　素子分離領域により分離された第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを半導体基板上に備えた半導体装置の製造方法であって、
    　前記半導体基板に、前記素子分離領域により囲まれた前記第１のＭＩＳトランジスタの第１の活性領域、及び前記素子分離領域により囲まれた前記第２のＭＩＳトランジスタの第２の活性領域を形成する工程（ａ）と、
    　前記第１の活性領域及び前記第２の活性領域のそれぞれの上に第１のゲート電極及び第２のゲート電極を形成する工程（ｂ）と、
    　前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面に第１の絶縁性サイドウォールスペーサ及び第２の絶縁性サイドウォールスペーサを形成する工程（ｃ）と、
    　前記工程（ｃ）よりも後に、前記第１の活性領域における前記第１のゲート電極から見て前記第１の絶縁性サイドウォールスペーサの外側に第１のソースドレイン領域を形成する工程（ｄ）と、
    　前記工程（ｄ）よりも後に、前記第２の活性領域における前記第２のゲート電極から見て前記第２の絶縁性サイドウォールスペーサの外側にリセス部を形成すると共に、前記第２のゲート電極を部分的に除去する工程（ｅ）と、
    　前記リセス部内に、第２のソースドレイン領域となるシリコン混晶層を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
  20. 　請求項１９に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は、前記第１のゲート電極として、第１の金属含有層と、前記第１の金属含有層上に形成された第１のシリコン層とを形成すると共に、前記第２のゲート電極として、第２の金属含有層と、前記第２の金属含有層上に形成された第２のシリコン層とを形成する工程を含み、
    　前記工程（ｄ）は、前記第１のゲート電極の前記第１のシリコン層に、前記第１のソースドレイン領域と同じ不純物を導入する工程を含み、
    　前記工程（ｅ）は、前記第２のゲート電極の前記第２のシリコン層を除去する工程を含み、
    　前記工程（ｆ）よりも後に、前記第１のソースドレイン領域、前記第２のソースドレイン領域及び前記第１のゲート電極のそれぞれの上に金属シリサイド層を形成すると共に、前記第２のゲート電極上に合金層を形成する工程をさらに備えていることを特徴とする半導体装置の製造方法。
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