WO2006030505A1 - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a MOS field effect transistor in which strain is applied to one semiconductor layer of a heterojunction structure formed by stacking two types of semiconductor layers having different lattice constants, and a method for manufacturing the same.
  • MOS Metal Oxide Semiconductor
  • Patent Documents 1 and 2 by laminating silicon (Si) on a relaxed silicon germanium (SiGe) layer and applying a large strain, the electron mobility is greatly improved, and an nMOS type field effect transistor is formed. The characteristics are greatly improved.
  • Patent Document 3 a stress is generated in the gate electrode and applied to the channel region of the silicon substrate, so that a MOS field effect transistor can be formed without using a strained silicon substrate.
  • Patent Document 1 Japanese Patent Laid-Open No. 9 321307
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-332745
  • Patent Document 3 Japanese Patent Laid-Open No. 2002-93921 Disclosure of the invention
  • the present invention efficiently introduces strain into the channel Si layer using a structure in which SiGe having a large lattice constant is embedded directly under the channel, thereby allowing electrons or holes to be generated. It is an object of the present invention to provide a method for manufacturing a MOS field-effect transistor that can greatly improve mobility and realize high speed and low power consumption.
  • Another object of the present invention is to provide a MOS field effect transistor that has high cost compatibility with existing processes that do not require significant changes in the process steps, and that has a cost advantage. To do.
  • the present invention is characterized by the following.
  • a stressor having a compound force having a lattice constant different from that of silicon is formed in a part of an active region separated by an insulating film formed on a silicon substrate. And a step of forming a silicon channel layer made of silicon over the stressor.
  • a stressor made of a compound having a lattice constant different from that of silicon is partially formed in an active region separated by an insulating film formed on a silicon substrate.
  • a silicon channel layer made of silicon is provided on the upper portion of the stressor.
  • a structure in which SiGe having a large lattice constant is embedded directly under a channel is used to efficiently introduce strain into the channel Si layer, thereby allowing electrons or positive It is possible to provide a method for manufacturing a MOS field-effect transistor that can greatly improve the mobility of holes and achieve high speed and low power consumption.
  • a MOS field effect transistor can be provided.
  • Figure 1 shows a structure in which SiGe is embedded directly under the channel on a Si substrate.
  • FIG. 2 is a diagram showing a structure in which sidewalls and parasitic resistance regions are provided in the configuration of FIG.
  • a side wall 16 is formed on the gate electrode, and a stressor SiGe2 is formed within the range of the side wall 16. Further, by providing the parasitic resistance region 4 under the sidewall 16, strain is applied to the parasitic resistance region 4, and the parasitic resistance 4 is reduced.
  • FIG. 3 is a view showing a structure in which a contact etching stop film is combined with the structures of FIGS.
  • the contact etching stop film 10 includes, for example, a stressed SiN film (also referred to as “tensile SiN” or “tensile stress film”), which has a combined structure.
  • a stressed SiN film also referred to as “tensile SiN” or “tensile stress film”
  • tensile SiN also referred to as “tensile SiN” or “tensile stress film”
  • tensile stress film By providing the SiGe stressor 2 inside the contact etching stop film 10, a compressive stress is applied in the vertical direction to the channel Si layer in a complementary manner by the SiGe stressor and tensile SiNIO, and a tensile strain is generated in the horizontal direction.
  • the mobility of electrons in the mold is easily improved.
  • the Si Ge stressor 2 on the inner side of the contact etching stop film 10 the mobility of electrons
  • FIG. 4 is a diagram showing the structure of a CMOS field effect transistor according to the present invention.
  • the thickness of the strained Si layer 1 on the SiGe stressor 2 is changed, and the SiZSiGe band is discontinuous.
  • the thickness is such that more holes are present in the SiGe stressor 2 than in the strained Si layer, and a channel is formed in the SiGe layer 2.
  • the strained Si layer 1 is designed to be about 4 nm and the SiGe stressor 2 is designed to be about 4 nm.
  • the CMOS field effect transistor shown in FIG. 4 is manufactured by integrating the pMOS field effect transistor and the n MOS field effect transistor in which electrons are present in the strained Si layer 1.
  • FIG. 5 is a diagram showing the structure of a CMOS field effect transistor according to the present invention.
  • the SiGe stressor 2 is removed by etching, the lateral tensile strain is alleviated, and the deterioration of hole mobility is suppressed.
  • the CMOS field effect transistor shown in FIG. 5 is fabricated by integrating the pMOS field effect transistor and the nMOS field effect transistor in which electrons are present in the strained Si layer.
  • FIG. 6 and 7 are diagrams showing a manufacturing process of the nMOS type field effect transistor according to the present example.
  • FIG. 6 (a) is a diagram showing a state in which a gate insulating film and a gate electrode are formed on the Si / SiGe laminated structure.
  • FIG. 6 (b) shows a state in which the source Z drain region is etched.
  • Fig. 6 (c) shows the state where Si is backfilled by CVD.
  • FIG. 7 (d) is a diagram showing a state in which the sidewall is formed after the extension injection.
  • FIG. 7 (e) is a diagram showing a state in which a contact etching stop film is formed.
  • FIG. 7 (f) is a diagram showing a state in which an interlayer insulating film is formed, contact holes are formed, and electrodes are formed.
  • a ZSiGe laminated structure is selectively formed in the active region, and a gate insulating film (SiON) 7 and a polysilicon gate electrode 3 are formed.
  • the gate electrode 3 is masked to etch the source Z drain region, and then the Si is backfilled by CVD.
  • a structure having the SiGe layer 2 only on the Si substrate under the gate electrode 3 can be formed.
  • the sidewall 16 is once removed, punch-through stop and extension implantation are performed, and then the sidewall 16 is formed and implanted into the source / drain region.
  • NiSi is formed as the silicide 11 after activating the implantation ion by the active annealing.
  • a SiN film having tensile stress is formed as a contact etching stop film 10 thereon, then an interlayer insulating film 12 is formed, contact holes are formed, and electrodes are formed.
  • the embedded SiGe stressor 2 and the contact etching stop film 10 can apply an in-plane tensile stress to the Si channel 1 in a synergistic manner, and a high mobility MOS field effect transistor can be manufactured. it can.
  • FIG. 8 and 9 are diagrams showing the manufacturing process of the nMOS type field effect transistor according to this example.
  • FIG. 8 (a) is a diagram showing a state in which a gate insulating film and a gate electrode are formed on the Si / SiGe laminated structure.
  • FIG. 8 (b) is a diagram showing a state where the source Z drain region is etched using the gate and sidewalls as a mask.
  • Fig. 8 (c) shows the state where Si is backfilled by CVD.
  • FIG. 9 (d) is a diagram showing a state in which the sidewall is formed after the extension injection.
  • FIG. 9 (e) shows a state in which a contact etching stop film is formed on the silicide.
  • FIG. 9 (f) is a diagram showing a state in which an interlayer insulating film is formed, a contact hole is opened, and an electrode is formed.
  • a Si ZSiGe laminated structure is selectively formed in the active region, and a gate insulating film (SiON) 7, polysilicon gate electrode 1 and side Wall 16 is formed.
  • SiON gate insulating film
  • the source Z and drain regions are etched using the gate electrode 1 and sidewall 16 as a mask, and then backfilled with Si using CVD.
  • a structure having the SiGe stressor 2 can be formed in the silicon layer under the gate electrode and under the sidewall.
  • the MOS field effect transistor fabricated in Example 1 when the gate insulating film 1 is thin, the gate electrode 1 and the silicon layer buried back by CVD in the source / drain region come into contact with each other, and there is a problem in that the yield decreases. By inserting the sidewall 16 between these, there is an advantage that the yield can be greatly improved.
  • the sidewall 16 is formed, and implantation is performed in the source Z drain region.
  • NiSi is formed as the silicide 11 after activating the implanted ions by the active annealing.
  • An SiN film having a tensile stress for example, is formed as a contact etching stop film 10 thereon, an interlayer insulating film 12 is formed, a contact hole is opened, and an electrode 13 is formed.
  • the embedded SiGe stressor 2 and the contact etching stop film 10 can synergistically apply an in-plane tensile stress to the Si channel 1 to produce a high mobility MOS field effect transistor. it can.
  • a method of adjusting the aspect ratio of the SiGe layer is provided in order to balance the characteristics of the nMOS and pMOS fabricated in Examples 1 and 2.
  • FIG. 10 is a diagram showing a method for adjusting the aspect ratio of the SiGe stressor.
  • FIG. 10 (a) is a diagram showing a state where the source Z drain region is etched using the gate and sidewalls as a mask.
  • FIG. 10 (b) shows a state where a part of the SiGe layer is selectively etched.
  • FIG. 10 (c) is a diagram showing a state where the etched portion is backfilled with Si.
  • the source Z drain region is etched using the sidewall 16 as a mask to adjust the aspect ratio of the SiGe stressor 2 in the silicon by etching the source Z drain region using the gate and sidewall as a mask.
  • a part of the SiGe stressor 2 is selectively etched with a chlorine-based gas, and then backfilled with Si using CVD.
  • the aspect ratio of the SiGe stressor 2 can be easily adjusted.
  • a CMOS field effect transistor having the structure shown in FIG.
  • a SiZSiGe multilayer structure is selectively formed in the active region.
  • the Si layer 1 is made to be a channel in a state where a negative voltage is applied to the gate electrode and a SiGe stressor double-strength channel is applied to the gate electrode, and a positive voltage is applied to the gate electrode.
  • the thickness of the Si layer 1 and the SiGe layer 2 is laminated so as to be about 4 nm, for example. This is possible because the energy gap is small in the conduction band and large in the valence band at the heterojunction of the SiZSiGe layer.
  • a gate insulating film (SiON) 7, a polysilicon gate electrode 3, and sidewalls 16 are formed.
  • the source Z drain region is etched using the polysilicon gate electrode 3 and the sidewall 16 as a mask, and then backfilled with Si using CVD.
  • a structure having the SiGe layer 2 in the silicon layer under the gate electrode 3 and under the sidewall 16 can be formed.
  • the sidewall 16 is formed again as shown in FIG. Make an injection.
  • NiSi is formed as the silicide 11 after activating the injected ions with the active annealer.
  • a contact etching stop film 10 for example, a SiN film having a tensile stress is formed.
  • an interlayer insulating film 12 is formed, contact holes are formed, and an electrode 13 is formed.
  • the embedded SiGe layer 2 and the contact etching stop film 10 can synergistically apply in-plane tensile stress to the Si channel.
  • the SiGe layer with high hole mobility can be applied. 2 can be used as a channel, and a high-speed CMOS field effect transistor can be fabricated.
  • CMOS field effect transistor having the structure shown in FIG. 5 is manufactured.
  • FIG. 11 is a diagram showing a manufacturing process of a pMOS type field effect transistor.
  • FIG. 11 (b) is a diagram showing a state in which the source Z drain region is etched.
  • Figure l l (b,) shows the state where the SiGe layer is removed by selective etching.
  • FIG. 11 (c) is a diagram showing a state of being backfilled with Si.
  • a Si / SiGe laminated structure is selectively formed in the active region, and a gate insulating film (SiON) 7, a polysilicon gate electrode 3, and sidewalls 16 are formed.
  • SiON gate insulating film
  • FIG. 11B the source Z drain region is etched using the gate electrode 3 and the sidewall 16 as a mask.
  • the nMOS region is covered with a resist, and the SiGe layer 2 in the pMOS region is removed by selective etching as shown in FIG. 11 (b), and then the resist is removed, and as shown in FIG. 11 (c), nMO The S and pMOS regions are backfilled with Si using CVD.
  • a structure having the SiGe layer 2 under the gate electrode 3 and the sidewall 16 in the nMOS region can be formed.
  • the sidewall 16 is formed again as shown in FIG. Implant into the source Z drain region.
  • NiSi is formed as the silicide 11 after activating the injected ions with the active annealer.
  • a SiN film 10 having a tensile stress is formed as a contact etching stop film 10.
  • an interlayer insulating film 12 is formed, a contact hole is formed, and an electrode 13 is formed.
  • in-plane tensile stress can be applied synergistically to the Si channel by the embedded SiGe layer 2 and the contact etcher stop film 10 only in the nMOS.
  • distortion due to the SiGe layer 2 and the contact etching stop film 10 can be alleviated, and a high-speed CMOS field effect transistor that improves the hole mobility can be manufactured.
  • FIG. L A diagram showing a structure in which SiGe is embedded directly under a channel on a Si substrate.
  • FIG. 2 is a diagram showing a structure in which sidewalls and parasitic resistance regions are provided in the configuration of FIG.
  • FIG. 3 is a diagram showing a structure in which a contact etching stop film is combined with the structures of FIGS.
  • FIG. 4 is a diagram showing the structure of a CMOS field effect transistor according to the present invention.
  • FIG. 5 is a view showing a structure of a CMOS field effect transistor according to the present invention.
  • FIG. 6 is a diagram showing a manufacturing process of an nMOS field effect transistor according to the present example.
  • (A) is the figure which shows the state which formed the gate insulating film and the gate electrode in the SiZSiGe laminated structure It is.
  • (b) is a diagram showing a state where the source Z drain region is etched.
  • (C) is a figure which shows the state which backfilled Si by CVD.
  • FIG. 7 is a diagram showing a manufacturing process of the nMOS type field effect transistor according to the present example.
  • D is a view showing a state in which a sidewall is formed after the extension injection.
  • E is a figure which shows the state which formed the contact etching stop film
  • F is a figure which shows the state which formed the interlayer insulation film, opened the contact hole, and formed the electrode
  • FIG. 8 is a diagram showing a manufacturing process of an nMOS type field effect transistor according to the present example.
  • A is a view showing a state in which a gate insulating film and a gate electrode are formed in a SiZSiGe laminated structure.
  • B is a diagram showing a state in which the source Z drain region is etched using the gate and sidewalls as a mask.
  • C is a figure which shows the state which backfilled Si by CVD.
  • FIG. 9 is a diagram showing a manufacturing process of an nMOS field effect transistor according to the present example.
  • D is a view showing a state in which a sidewall is formed after the extension injection.
  • E is a figure which shows the state which formed the contact etching stop film
  • F is a diagram showing a state in which an interlayer insulating film is formed, contact holes are formed, and electrodes are formed.
  • FIG. 10 is a diagram showing a method for adjusting the aspect ratio of the SiGe layer.
  • A is a figure which shows the state which etched the source Z drain area
  • (b) is a diagram showing a state in which a part of the SiGe layer is selectively etched.
  • C is a view showing a state where the etched portion is backfilled with Si.
  • FIG. 11 A diagram showing a manufacturing process of a pMOS field-effect transistor.
  • B is a diagram showing a state in which the source Z drain region is etched.
  • B ′ is a view showing a state where the SiGe layer is removed by selective etching.
  • C is a figure which shows the state back-filled with Si.

Abstract

　格子定数の大きいＳｉＧｅをチャネル直下に埋め込んだ構造を用いて、効率的にチャネルＳｉ層に歪みを導入することで、電子または正孔の移動度を大幅に向上させることができ、高速化及び低消費電力化を実現するＭＯＳ型電界効果の製造方法を提供することを課題とする。シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンゲルマニウムからなるストレッサ２を形成し、このストレッサの上部に、シリコンからなるシリコンチャネル層１を形成する工程と、ゲート電極及びゲート電極に形成されたサイドウォール側壁を囲むようにテンサイル　ストレス膜１０を形成する工程とを有することを特徴とする。

Description

明 細 書
MOS型電界効果トランジスタ及びその製造方法
技術分野
[0001] 本発明は、格子定数の異なる 2種類の半導体層が積層してなるヘテロ接合構造の 一方の半導体層に歪みが印加される MOS型電界効果トランジスタ及びその製造方 法に関する。
背景技術
[0002] 従来、 MOS (Metal Oxide Semiconductor)型電界効果トランジスタは、構造 の微細化を進めることにより性能の向上が図られてきた。ところが、近年、情報処理や データ通信の高速化、低消費電力化のために、低リーク電流で高速動作のできる、 より性能の向上した MOS型電界効果トランジスタが求められるようになつてきた。これ に対し、従来からのスケーリング則に従った MOS型電界効果トランジスタの微細化 は、限界に近づきつつあった。
[0003] そこで、高速化の方法の一つとして、歪みをチャネルに導入することで、チャネル材 料の物性を変えて移動度を向上させる方法が知られている。
例えば、特許文献 1、 2では、緩和シリコンゲゥマニウム（SiGe)層上にシリコン (Si) を積層し、大きな歪みを加えることで、電子移動度を大きく向上させ nMOS型電界効 果トランジスタの特性を大きく向上させて ヽる。
また、特許文献 3では、ゲート電極に応力を発生させシリコン基板のチャネル領域 にその応力を加えることで、歪みシリコン基板を使用せずに MOS型電界効果トラン ジスタの
チャネルの性能を向上させて 、る。
し力しながら、従来のいずれの方法でも、製造コストと、高速化及び低消費電力化と いう特性向上との両立が困難であるという問題点がある。
[0004] 特許文献 1 :特開平 9 321307号公報
特許文献 2：特開 2001— 332745号公報
特許文献 3 :特開 2002— 93921号公報 発明の開示
発明が解決しょうとする課題
[0005] 上記問題点に鑑み、本発明は、格子定数の大きい SiGeをチャネル直下に埋め込 んだ構造を用いて、効率的にチャネル Si層に歪みを導入することで、電子または正 孔の移動度を大幅に向上させることができ、高速化及び低消費電力化を実現する M OS型電界効果トランジスタの製造方法を提供することを課題とする。
また、この MOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に 変更することなぐ既存プロセスとの整合性が高ぐコスト的に優位性がある MOS型 電界効果トランジスタを提供することを課題とする。
課題を解決するための手段
[0006] 上記課題を解決するために、本発明は以下のことを特徴とする。
本発明の MOS型電界効果トランジスタの製造方法では、シリコン基板上に形成さ れた絶縁膜で分離された活性領域内の一部に、シリコンとは異なる格子定数を有す る化合物力もなるストレッサを形成する工程と、このストレッサの上部に、シリコンから なるシリコンチャネル層を形成する工程とを有することを特徴とする。
[0007] また、本発明の MOS型電界効果トランジスタでは、シリコン基板上に形成された絶 縁膜で分離された活性領域内の一部に、シリコンとは異なる格子定数を有する化合 物からなるストレッサを有し、このストレッサの上部に、シリコンからなるシリコンチヤネ ル層を有することを特徴とする。
発明の効果
[0008] 本発明の MOS型電界効果トランジスタの製造方法により、格子定数の大きい SiGe をチャネル直下に埋め込んだ構造を用 、て、効率的にチャネル Si層に歪みを導入 することで、電子または正孔の移動度を大幅に向上させることができ、高速化及び低 消費電力化を実現する MOS型電界効果トランジスタの製造方法を提供することがで きる。
また、この MOS型電界効果トランジスタの製造方法を用いることにより、プロセスェ 程を大幅に変更することなぐ既存プロセスとの整合性が高ぐコスト的に優位性があ る MOS型電界効果トランジスタを提供することができる。
発明を実施するための最良の形態
[0009] 以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、 以下の説明はこの発明の最良の形態の例であって、いわゆる当業者は特許請求の 範囲内で、変更 ·修正をして他の実施形態をなすことは容易であり、以下の説明が特 許請求の範囲を限定するものではな 、。
[0010] 本発明の実施形態に係る MOS型電界効果トランジスタの原理を図 1から図 5を用 いて説明する。
図 1は、 Si基板上に SiGeをチャネル直下に埋め込んだ構造を示す図である。
ストレッサとして格子定数の大きい SiGeをゲート電極の範囲内でチャネル直下に埋 め込むことにより、 SiGeは水平方向、垂直方向ともに周辺の Siに格子整合する。この ときの SiGeストレッサ 2の膜厚は商用 CVD装置を用いて成長可能な数 nm程度とす る。このため、 SiGeストレッサ上 2の Siチャネル層 1に、効率的に垂直方向の圧縮歪 み、水平方向の引っ張り歪みを与えることができる。特に、 nMOSの電子移動度を向 上させることに寄与する。図 2は、図 1の構成にサイドウォール及び寄生抵抗領域を 設けた構造を示す図である。ゲート電極にサイドウォール 16を形成し、サイドウォー ル 16の範囲内にストレッサである SiGe2を形成する。また、サイドウォール 16下に寄 生抵抗領域 4を設けることで、寄生抵抗領域 4まで歪みが印加され、寄生抵抗 4が低 減される。
[0011] 図 3は、図 1、 2の構造に、コンタクトエッチングストップ膜を組み合わせた構造を示 す図である。コンタクトエッチングストップ膜 10には、例えば、応力を持つ SiN膜（「te nsile SiN」又は「テンサイル ストレス膜」とも記す）があり、これを組み合わせた構造 である。このコンタクトエッチングストップ膜 10より内側に SiGeストレッサ 2を設けること により、 SiGeストレッサと tensile SiNIOとにより相補的にチャネル Si層に垂直方向 に圧縮応力を印加し、水平方向に引っ張り歪みを生じさせ、 nMOS型の電子の移動 度を容易に向上させている。また、このコンタクトエッチングストップ膜 10より内側に Si Geストレッサ 2を設けることにより、既存の製造プロセス工程を大幅に変更することな ぐ電子の移動度を大きく向上することができ、低コストで大きな歪みをチャネルに導 人することができる。
[0012] 図 4は、本発明に係る CMOS型電界効果トランジスタの構造を示す図である。図 1 力 図 3まで示した構造を有する pMOS型電界効果トランジスタでは、 SiGeストレツ サ 2上の歪み Si層 1の厚さを、 SiZSiGeのバンドが不連続であることから、ゲートに 負のバイアスを印加した際に、歪み Si層より SiGeストレッサ 2の方に多くの正孔が存 在し、 SiGe層 2にチャネルが形成される程度の厚さにする。例えば、歪み Si層 1が 4n m、 SiGeストレッサ 2が 4nm程度に設計する。図 4に示す CMOS型電界効果トランジ スタは、上記 pMOS型電界効果トランジスタと、歪み Si層 1に電子が存在する上記 n MOS型電界効果トランジスタとを集積ィ匕することにより作製される。
[0013] 図 5は、本発明に係る CMOS型電界効果トランジスタの構造を示す図である。図 1 力 図 3まで示した構造を有する pMOS型電界効果トランジスタは、 SiGeストレッサ 2 がエッチングにより除去されており、横方向の引っ張り歪みが緩和され、正孔移動度 の劣化が抑制されている。図 5に示す CMOS型電界効果トランジスタは、上記 pMO S型電界効果トランジスタと、歪み Si層に電子が存在する上記 nMOS型電界効果トラ ンジスタとを集積ィ匕することにより作製される。
実施例
[0014] 以下実施例により本発明を更に説明する力 本発明はこれに限定されるものではな い。
[0015] (実施例 1)
図 6、図 7は、本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示 す図である。図 6 (a)は、 Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した 状態を示す図である。図 6 (b)は、ソース Zドレイン領域にエッチングを施した状態を 示す図である。図 6 (c)は、 CVDにて Siを埋め戻した状態を示す図である。図 7 (d) は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である 。図 7 (e)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図 7 (f) は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図で ある。
[0016] 半導体装置の製造プロセスにおける素子分離工程終了後、図 6に示すように、 Si ZSiGe積層構造を活性領域に選択的に形成し、ゲート絶縁膜 (SiON) 7、ポリシリコ ンゲート電極 3を形成する。次に、ゲート電極 3をマスクしてソース Zドレイン領域をェ ツチングし、その後、 CVDで Siを埋め戻す。以上により、 Si基板上の、ゲート電極 3下 のみに SiGe層 2をもつ構造を形成できる。次に、図 7に示すように、一度サイドウォー ル 16を除去し、パンチスルーストップ、エクステンション注入を行った後、サイドウォー ル 16を形成し、ソース/ドレイン領域に注入を行う。活性ィ匕ァニールにより注入ィォ ンを活性化した後、シリサイド 11として、例えば NiSiを形成する。さらに、その上にコ ンタクトエッチングストップ膜 10として、例えば引っ張り応力を持つ SiN膜を形成し、 次に、層間絶縁膜 12を形成し、コンタクトホールをあけ、電極を形成する。
以上により埋め込み SiGeストレッサ 2と、コンタクトエッチングストップ膜 10により、相 乗的に Siチャネル 1に面内引つ張り応力を印加することができ、高移動度の MOS型 電界効果トランジスタを作製することができる。
[0017] (実施例 2)
図 8、図 9は、本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示 す図である。図 8 (a)は、 Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した 状態を示す図である。図 8 (b)は、ゲート、サイドウォールをマスクにソース Zドレイン 領域にエッチングを施した状態を示す図である。図 8 (c)は、 CVDにて Siを埋め戻し た状態を示す図である。図 9 (d)は、エクステンション注入を行った後、サイドウォール を形成した状態を示す図である。図 9 (e)は、シリサイドの上にコンタクトエッチングスト ップ膜を形成した状態を示す図である。図 9 (f)は、層間絶縁膜を形成し、コンタクトホ ールをあけ、電極を形成した状態を示す図である。
[0018] 半導体装置の製造プロセスにおける素子分離工程終了後、図 8に示すように、 Si ZSiGe積層構造を活性領域に選択的に形成し、ゲート絶縁膜 (SiON) 7、ポリシリコ ンゲート電極 1及びサイドウォール 16を形成する。次に、ゲート電極 1、サイドウォー ル 16をマスクにソース Zドレイン領域にエッチングを施し、その後、 CVDを用いて Si で埋め戻す。
以上により、ゲート電極下及びサイドウォール下のシリコン層中に SiGeストレッサ 2 をもつ構造を形成できる。また、実施例 1で作成した MOS型電界効果トランジスタで は、ゲート絶縁膜 1が薄い場合には、ゲート電極 1とソース/ドレイン部の CVDで埋 め戻されたシリコン層とが接触し、歩留まりが低下する問題があるが、本実施例のよう に、この間にサイドウォール 16を挿入することにより、歩留まりを大幅に向上できると いう利点がある。
[0019] 次に、図 9に示すように、一度サイドウォール 16を除去し、パンチスルーストップ、ェ タステンション注入を行った後、サイドウォール 16を形成し、ソース Zドレイン領域に 注入を行う。活性ィ匕ァニールにより注入イオンを活性ィ匕した後、シリサイド 11として、 例えば NiSiを形成する。その上にコンタクトエッチングストップ膜 10として、例えば引 つ張り応力をもつ SiN膜を形成し、さらに、層間絶縁膜 12を形成してコンタクトホール をあけ、電極 13を形成する。
以上により、埋め込み SiGeストレッサ 2と、コンタクトエッチングストップ膜 10とにより 、相乗的に Siチャネル 1に面内引っ張り応力を印加することができ、高移動度の MO S型電界効果トランジスタを作製することができる。
[0020] (実施例 3)
本実施例では、実施例 1、 2において作製した nMOS及び pMOSの特性のバラン スをとるために、 SiGe層のアスペクトレシオを調整する方法を提供する。
図 10は、 SiGeストレッサのアスペクトレシオの調整方法を示す図である。図 10 (a) は、ゲート、サイドウォールをマスクにソース Zドレイン領域にエッチングを施した状態 を示す図である。図 10 (b)は、 SiGe層の一部を選択的にエッチングした状態を示す 図である。図 10 (c)は、エッチングした部分を Siで埋め戻した状態を示す図である。 ゲート、サイドウォールをマスクにソース Zドレイン領域にエッチングを施し、シリコン 中の SiGeストレッサ 2のアスペクトレシオを調整する方法として、図 10に示すように、 サイドウォール 16をマスクにソース Zドレイン領域をエッチングした後、例えば、塩素 系ガスで SiGeストレッサ 2の一部を選択的にエッチングし、その後、 CVDを用いて Si で埋め戻す。以上により、容易に SiGeストレッサ 2のアスペクトレシオを調整すること が可能である。
[0021] (実施例 4)
本実施例では、図 4に示す構造を有する CMOS型電界効果トランジスタを作製す る。半導体装置の製造プロセスにおける素子分離工程終了後、 SiZSiGe積層構造 を活性領域に選択的に形成する。その際、ゲート電極に負の電圧を印加した状態で SiGeストレッサ 2力 ¾型のチャネルに、ゲート電極に正の電圧を印加した状態で、 Si 層 1がチャネルになるようにする。このときに、 Si層 1、 SiGe層 2の厚さ力 例えば、そ れぞれ 4nm程度になるように積層する。 SiZSiGe層のへテロ接合でエネルギーギヤ ップが伝導帯で小さぐ価電子帯で大きいことにより可能となる。次に、図 8に示すよう に、ゲート絶縁膜 (SiON) 7、ポリシリコンゲート電極 3、サイドウォール 16を形成する 。次に、ポリシリコンゲート電極 3、サイドウォール 16をマスクにソース Zドレイン領域を エッチングし、その後、 CVDを用いて Siで埋め戻す。以上により、ゲート電極 3下及 びサイドウォール 16下のシリコン層中に SiGe層 2をもつ構造を形成できる。ここで、 一度サイドウォール 16を除去し、 nMOS、 pMOS形成領域それぞれにパンチスルー ストップ、エクステンション注入を行った後、図 9に示すように、再びサイドウォール 16 を形成し、それぞれのソース Zドレイン領域に注入を行う。活性ィ匕ァニールにより注 入イオンを活性化した後、シリサイド 11として、例えば NiSiを形成する。その上にコン タクトエッチングストップ膜 10として、例えば、引っ張り応力をもつ SiN膜を形成する。 次に、層間絶縁膜 12を形成し、コンタクトホールをあけ、電極 13を形成する。
以上により、 nMOSでは、埋め込み SiGe層 2と、コンタクトエッチングストップ膜 10 により、相乗的に Siチャネルに面内引っ張り応力を印加することができ、また、 pMO Sでは、高正孔移動度の SiGe層 2をチャネルとすることができ、高速な CMOS型電 界効果トランジスタを作製できる。
[0022] (実施例 5)
本実施例では、図 5に示す構造を有する CMOS型電界効果トランジスタを作製す る。
図 11は、 pMOS型電界効果トランジスタの製造プロセスを示す図である。図 11 (b) は、ソース Zドレイン領域をエッチングした状態を示す図である。図 l l (b，）は、 SiGe 層を選択エッチングで除去した状態を示す図である。図 11 (c)は、 Siで埋め戻した状 態を示す図である。
[0023] 半導体装置の製造プロセスにおける素子分離工程終了後、図 8 (a)、に示すように 、 Si/SiGe積層構造を活性領域に選択的に形成し、ゲート絶縁膜 (SiON) 7、ポリ シリコンゲート電極 3、サイドウォール 16を形成する。次に、図 11 (b)に示すように、ゲ ート電極 3及びサイドウォール 16をマスクにソース Zドレイン領域をエッチングする。 その後、 nMOS領域をレジストで覆い、図 11 (b，）に示すように、 pMOS領域の SiGe 層 2を選択エッチングで除去した後、レジストを除去し、図 11 (c)に示すように、 nMO S、 pMOS領域を CVDを用いて Siで埋め戻す。以上により、 nMOS領域の、ゲート 電極 3下及びサイドウォール 16下に SiGe層 2をもつ構造を形成できる。ここで、一度 サイドウォール 16を除去し、 nMOS, pMOS形成領域それぞれにパンチスルースト ップ、エクステンション注入を行った後、図 9 (d)に示すように、再びサイドウォール 16 を形成し、それぞれのソース Zドレイン領域に注入を行う。活性ィ匕ァニールにより注 入イオンを活性化した後、シリサイド 11として例えば NiSiを形成する。その上にコンタ タトエッチングストップ膜 10として、図 9 (e)に示すように、例えば、引っ張り応力をもつ SiN膜 10を形成する。次に、図 9 (f)に示すように、層間絶縁膜 12を形成し、コンタク トホールをあけ、電極 13を形成する。
以上により、図 5に示すように、 nMOSのみに、埋め込み SiGe層 2と、コンタクトエツ チンダストップ膜 10により、相乗的に Siチャネルに面内引っ張り応力を印加すること ができ、 pMOSでは、 SiGe層 2を除去することで、 SiGe層 2とコンタクトエッチングスト ップ膜 10とによる歪みを緩和することができ、正孔の移動度を向上させる高速な CM OS型電界効果トランジスタを作製できる。
図面の簡単な説明
[図 l]Si基板上に SiGeをチャネル直下に埋め込んだ構造を示す図である。
[図 2]図 1の構成にサイドウォール及び寄生抵抗領域を設けた構造を示す図である。
[図 3]図 1、 2の構造に、コンタクトエッチングストップ膜を組み合わせた構造を示す図 である。
[図 4]本発明に係る CMOS型電界効果トランジスタの構造を示す図である。
[図 5]本発明に係る CMOS型電界効果トランジスタの構造を示す図である。
[図 6]本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示す図である
。（a)は、 SiZSiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図 である。 (b)は、ソース Zドレイン領域にエッチングを施した状態を示す図である。（c) は、 CVDで Siを埋め戻した状態を示す図である。
[図 7]本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示す図である 。 （d)は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図 である。（e)は、コンタクトエッチングストップ膜を形成した状態を示す図である。（f)は 、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である
[図 8]本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示す図である 。 （a)は、 SiZSiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図 である。（b)は、ゲート、サイドウォールをマスクにソース Zドレイン領域にエッチングを 施した状態を示す図である。（c)は、 CVDにて Siを埋め戻した状態を示す図である。
[図 9]本実施例に係る nMOS型電界効果トランジスタの製造プロセスを示す図である 。 （d)は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図 である。（e)は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す 図である。（f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状 態を示す図である。
[図 10]SiGe層のアスペクトレシオの調整方法を示す図である。（a)は、ゲート、サイド ウォールをマスクにソース Zドレイン領域にエッチングを施した状態を示す図である。 (b)は、 SiGe層の一部を選択的にエッチングした状態を示す図である。（c)は、エツ チングした部分を Siで埋め戻した状態を示す図である。
[図 ll]pMOS型電界効果トランジスタの製造プロセスを示す図である。（b)は、ソース Zドレイン領域をエッチングした状態を示す図である。（b' )は、 SiGe層を選択エッチ ングで除去した状態を示す図である。（c)は、 Siで埋め戻した状態を示す図である。

Claims

請求の範囲
[1] シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンとは 異なる格子定数を有する化合物力 なるストレッサを形成する工程と、このストレッサ の上部に、シリコンカゝらなるシリコンチャネル層を形成する工程とを有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[2] 請求項 1に記載の MOS型電界効果トランジスタの製造方法にぉ 、て、
ゲート電極に形成されたサイドウォールの端部より内側の領域の直下のみに自己 整合的に、前記ストレッサを形成する工程を有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[3] 請求項 1に記載の MOS型電界効果トランジスタの製造方法にぉ 、て、
ゲート電極の領域の直下のみに自己整合的に、前記ストレッサを形成する工程を 有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[4] 請求項 1な!、し 3の 、ずれかに記載の MOS型電界効果トランジスタの製造方法にお いて、
前記ストレッサをシリコン基板内に形成された絶縁膜で分離された活性領域内に形 成する工程と、
ゲート電極及びゲート電極に形成されたサイドウォール側壁を囲むようにテンサイ ル ストレス膜を形成する工程とを有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[5] 請求項 4に記載の MOS型電界効果トランジスタの製造方法にぉ 、て、
前記ストレッサ力 前記テンサイル ストレス膜より内側に形成される工程を有する ことを特徴とする MOS型電界効果トランジスタの製造方法。
[6] 請求項 1な!、し 5の 、ずれかに記載の MOS型電界効果トランジスタの製造方法にお いて、
前記ストレッサとしてシリコンゲルマニウムを形成する工程を有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[7] 請求項 6に記載の MOS型電界効果トランジスタの製造方法において、 前記シリコンゲルマニウムの層厚は、シリコン基板の臨界膜厚の範囲内であり、力 つ、貫通転位を含まない工程を有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[8] 請求項 1な!、し 7の 、ずれかに記載の MOS型電界効果トランジスタの製造方法にお いて、
前記シリコンゲルマニウムの層厚は、シリコン基板上の臨界膜厚の範囲内に形成さ れ、かつ、上層のシリコンチャネル層よりも厚く形成される工程を有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[9] 請求項 5な 、し 8の 、ずれかに記載の MOS型電界効果トランジスタの製造方法にお いて、
前記ストレッサが高正孔移動度チャネルになるように、シリコンゲルマニウム層の上 層のシリコンチャネル層の膜厚力 ゲート電極に負の電圧を印加したときに、シリコン ゲルマニウム層にチャネルが形成される程度に薄 ヽ膜厚を形成する工程を有する ことを特徴とする MOS型電界効果トランジスタの製造方法。
[10] 請求項 5な 、し 8の 、ずれかに記載の MOS型電界効果トランジスタの製造方法にお いて、
前記シリコンゲルマニウム層がエッチングにより除去される工程を有する ことを特徴とする MOS型電界効果トランジスタの製造方法。
[11] 請求項 5な 、し 9の 、ずれかに記載の MOS型電界効果トランジスタの製造方法を用 Vヽる pMOS型電界効果トランジスタの製造方法と、
請求項 1な!、し 8の 、ずれかに記載の MOS型電界効果トランジスタの製造方法を 用いる nMOS型電界効果トランジスタ製造方法と を用いる
ことを特徴とする CMOS型電界効果トランジスタの製造方法。
[12] 請求項 5ないし 8、 10のいずれかに記載の MOS型電界効果トランジスタの製造方法 を用いる pMOS型電界効果トランジスタの製造方法と、
請求項 1な!、し 8の 、ずれかに記載の MOS型電界効果トランジスタの製造方法を 用いる nMOS型電界効果トランジスタ製造方法と を用いる
ことを特徴とする CMOS型電界効果トランジスタの製造方法。
[13] 請求項 1な!、し 10の 、ずれかに記載の MOS型電界効果トランジスタの製造方法に おいて、
nMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マニウム層にエッチングを施し、エッチングを施した部分が化学気相成長を用いてシ リコンで埋め戻される工程を有する
ことを特徴とする MOS型電界効果トランジスタの製造方法。
[14] 請求項 11または 12に記載の CMOS型電界効果トランジスタの製造方法において、 nMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マニウム層にエッチングを施し、エッチングを施した部分が化学気相成長を用いてシ リコンで埋め戻される工程を有する
ことを特徴とする CMOS型電界効果トランジスタの製造方法。
[15] 請求項 10に記載の MOS型電界効果トランジスタの製造方法において、
pMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マ-ゥム層にエッチングを施し、さらに、シリコンゲルマニウム層のストレッサをエッチ ングで除去して空乏層を形成し、この空乏層を除くエッチングを施した部分が化学気 相成長を用いてシリコンで埋め戻される工程を有する
ことを特徴とする MOS型の電界効果トランジスタの製造方法。
[16] 請求項 12に記載の CMOS型電界効果トランジスタの製造方法において、
pMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マ-ゥム層にエッチングを施し、さらに、シリコンゲルマニウム層のストレッサをエッチ ングで除去して空乏層を形成し、この空乏層を除くエッチングを施した部分が化学気 相成長を用いてシリコンで埋め戻される工程を有する
ことを特徴とする CMOS型の電界効果トランジスタの製造方法。
[17] シリコン基板上に形成された絶縁膜で分離された活性領域内の一部に、シリコンとは 異なる格子定数を有する化合物力 なるストレッサを有し、このストレッサの上部に、 シリコン力もなるシリコンチャネル層を有する
ことを特徴とする MOS型電界効果トランジスタ。
[18] 請求項 17に記載の MOS型電界効果トランジスタにおいて、 ゲート電極に形成されたサイドウォールより内側の領域の直下のみに自己整合的 に、前記ストレッサを有する
ことを特徴とする MOS型電界効果トランジスタ。
[19] 請求項 17に記載の MOS型電界効果トランジスタにおいて、
ゲート電極の領域の直下のみに自己整合的に、前記ストレッサを有する ことを特徴とする MOS型電界効果トランジスタ。
[20] 請求項 17ないし 19のいずれかに記載の MOS型電界効果トランジスタにおいて、 シリコン基板上の絶縁膜で分離された活性領域内に形成された前記ストレッサと、 ゲート電極及びゲート電極に形成されたサイドウォール側壁を囲むように形成され たテンサイル ストレス膜とを有する
ことを特徴とする MOS型電界効果トランジスタ。
[21] 請求項 20に記載の MOS型電界効果トランジスタにおいて、
前記ストレッサ力 ゲート電極及びサイドウォール側壁を囲むように形成されたテン サイル ストレス膜の内側に形成される
ことを特徴とする MOS型電界効果トランジスタ。
[22] 請求項 17な!、し 21の!、ずれかに記載の MOS型電界効果トランジスタにお!/ヽて、 前記ストレッサはシリコンゲルマニウムである
ことを特徴とする MOS型電界効果トランジスタ。
[23] 請求項 22に記載の MOS型電界効果トランジスタにおいて、
前記シリコンゲルマニウムの層厚は、シリコン基板の臨界膜厚の範囲内であり、か つ、貫通転位を含まない
ことを特徴とする MOS型電界効果トランジスタ。
[24] 請求項 17な 、し 23に記載の MOS型電界効果トランジスタにお ヽて、
前記シリコンゲルマニウムの層厚は、シリコン基板の臨界膜厚の範囲内であり、か つ、上層のシリコン層よりも厚い
ことを特徴とする MOS型電界効果トランジスタ。
[25] 請求項 21な!、し 24の!、ずれかに記載の MOS型電界効果トランジスタにお!/ヽて、 前記ストレッサが高正孔移動度チャネルになるように、シリコンゲルマニウム層の上 層のシリコン層の膜厚力 ゲート電極に負の電圧を印加したときに、シリコンゲルマ- ゥム層にチャネルが形成される程度に薄 ヽことを特徴とする MOS型電界効果トラン ジスタ。
[26] 請求項 21な!、し 24の!、ずれかに記載の MOS型電界効果トランジスタにお!/ヽて、 前記シリコンゲルマニウム層がエッチングにより除去される
ことを特徴とする MOS型電界効果トランジスタ。
[27] 請求項 21な!、し 25の!、ずれかに記載の pMOS型電界効果トランジスタが pMOS型 電界効果トランジスタであって、この pMOS型電界効果トランジスタと、
請求項 17ないし 24のいずれかに記載の MOS型電界効果トランジスタが nMOS型 電界効果トランジスタであって、この nMOS型電界効果トランジスタと からなる ことを特徴とする CMOS型電界効果トランジスタ。
[28] 請求項 21ないし 24、 26のいずれかに記載の MOS型電界効果トランジスタ力 ¾MO S型電界効果トランジスタであって、この pMOS型電界効果トランジスタと、
請求項 17ないし 24のいずれかに記載の MOS型電界効果トランジスタが nMOS型 電界効果トランジスタであって、この nMOS型電界効果トランジスタと からなる ことを特徴とする CMOS型電界効果トランジスタ。
[29] 請求項 17ないし 26のいずれかに記載の MOS型電界効果トランジスタが nMOSトラ ンジスタであって、
この nMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲ ルマニウム層にエッチングを施し、エッチングを施した部分が化学気相成長を用いて シリコンで埋め戻された構造を有する
ことを特徴とする MOS型電界効果トランジスタ。
[30] 請求項 27または 28に記載の CMOS型電界効果トランジスタにおいて、
nMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マニウム層にエッチングを施し、エッチングを施した部分が化学気相成長を用いてシ リコンで埋め戻された構造を有する
ことを特徴とする CMOS型電界効果トランジスタ。
[31] 請求項 26に記載の MOS型電界効果トランジスタが pMOSトランジスタであって、 この pMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲ ルマ-ゥム層にエッチングを施し、さらに、シリコンゲルマニウム層のストレッサをエツ チングで除去して空乏層を形成し、この空乏層を除くエッチングを施した部分が化学 気相成長を用いてシリコンで埋め戻された構造を有する
ことを特徴とする MOS型の電界効果トランジスタ。
請求項 28に記載の CMOS型電界効果トランジスタにおいて、
pMOS型電界効果トランジスタは、ソース Zドレイン領域のシリコン Zシリコンゲル マニウム層にエッチングを施し、シリコンゲルマニウム層のストレッサをエッチングで除 去して空乏層を形成し、この空乏層を除くエッチングを施した部分が化学気相成長を 用いてシリコンで埋め戻された構造を有する
ことを特徴とする CMOS型の電界効果トランジスタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839209B2 (en) 2006-10-05 2010-11-23 Nxp B.V. Tunnel field effect transistor

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
CN102110710A (zh) * 2009-12-23 2011-06-29 中国科学院微电子研究所 形成有沟道应力层的半导体结构及其形成方法
US8368146B2 (en) 2010-06-15 2013-02-05 International Business Machines Corporation FinFET devices
CN102339852B (zh) 2010-07-27 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法
CN102569391B (zh) * 2010-12-24 2015-03-04 中国科学院微电子研究所 Mos晶体管及其制作方法
CN102655092B (zh) * 2011-03-01 2014-11-05 中芯国际集成电路制造(上海)有限公司 晶体管的制备方法
CN104576390B (zh) * 2013-10-15 2018-04-03 中国科学院微电子研究所 一种mosfet结构及其制造方法
US9543323B2 (en) * 2015-01-13 2017-01-10 International Business Machines Corporation Strain release in PFET regions
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US9761722B1 (en) 2016-06-24 2017-09-12 International Business Machines Corporation Isolation of bulk FET devices with embedded stressors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003045996A (ja) * 2001-07-26 2003-02-14 Toshiba Corp 半導体装置
JP2003092399A (ja) * 2001-09-18 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3376211B2 (ja) 1996-05-29 2003-02-10 株式会社東芝 半導体装置、半導体基板の製造方法及び半導体装置の製造方法
JP3762136B2 (ja) * 1998-04-24 2006-04-05 株式会社東芝 半導体装置
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
FR2791180B1 (fr) * 1999-03-19 2001-06-15 France Telecom Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication
JP3600174B2 (ja) 2000-03-17 2004-12-08 株式会社東芝 半導体装置の製造方法及び半導体装置
JP2002093921A (ja) 2000-09-11 2002-03-29 Hitachi Ltd 半導体装置の製造方法
FR2818012B1 (fr) * 2000-12-12 2003-02-21 St Microelectronics Sa Dispositif semi-conducteur integre de memoire
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
JP2002237590A (ja) * 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
JP2003197906A (ja) * 2001-12-28 2003-07-11 Fujitsu Ltd 半導体装置および相補型半導体装置
JP4546021B2 (ja) * 2002-10-02 2010-09-15 ルネサスエレクトロニクス株式会社 絶縁ゲート型電界効果型トランジスタ及び半導体装置
US6717216B1 (en) * 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
JP2005072464A (ja) * 2003-08-27 2005-03-17 Sharp Corp 半導体基板の製造方法および半導体装置の製造方法
US6964911B2 (en) * 2003-09-23 2005-11-15 Freescale Semiconductor, Inc. Method for forming a semiconductor device having isolation regions
JP2005123604A (ja) * 2003-09-25 2005-05-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
KR100598098B1 (ko) * 2004-02-06 2006-07-07 삼성전자주식회사 매몰 절연 영역을 갖는 모오스 전계 효과 트랜지스터 및그 제조 방법
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100762A (ja) * 2000-09-22 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003045996A (ja) * 2001-07-26 2003-02-14 Toshiba Corp 半導体装置
JP2003092399A (ja) * 2001-09-18 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7839209B2 (en) 2006-10-05 2010-11-23 Nxp B.V. Tunnel field effect transistor

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