JP2003197906A - 半導体装置および相補型半導体装置 - Google Patents

半導体装置および相補型半導体装置

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昌司 島
Tetsutsugu Ueno
哲嗣 上野
Yoshiki Sakuma
芳樹 佐久間
Shunji Nakamura
俊二 中村
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Abstract

(57)【要約】 【課題】 チャネル層と、前記チャネル層上に形成され
たゲート電極と、前記チャネル層の一の側に形成された
ｐ型ソース領域と、前記チャネル層の他の側に形成され
たｐ型ドレイン領域とよりなり、前記チャネル層中にお
いて、２次元面内方向に等方的に印加される圧縮歪みに
より、重い正孔と軽い正孔のバンドが分裂しているｐチ
ャネル型半導体装置において、チャネル層中における正
孔の移動度を最大化する。 【解決手段】 ｐ型ソース領域とｐ型ドレイン領域とを
結ぶチャネル方向を、前記チャネル層中における正孔の
移動度が最大になるように＜１００＞方向あるいはその
近傍の方向に設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に正孔移動度が向上した高速半導体装置に関す
る。
【０００２】
【従来の技術】Ｓｉ結晶をベースとした半導体装置は、
高速論理素子から様々なメモリ素子まで、非常に広範な
用途に使われている。特に超高速論理素子についてみる
と、従来はＳｉ単結晶中における電子および正孔の移動
度に限界があり、このため超高速論理素子は主としてＧ
ａＡｓ等、電子の有効質量が小さく移動度が大きい化合
物半導体を使って構成されていた。
【０００３】しかしＧａＡｓ系の超高速半導体装置はＳ
ｉ系の半導体装置との集積化が困難で、またキャリアも
電子に限られるため、ｐチャネル素子とｎチャネル素子
とを使った相補型半導体装置を構成することができなか
った。
【０００４】これに対し、最近ではＳｉ単結晶に歪みを
与えることにより、電子移動度を向上させ、Ｓｉ結晶を
ベースとしながらも、化合物半導体装置を凌ぐ動作速度
を有する超高速半導体装置が実現されている。
【０００５】一方、このようなＳｉ系の超高速半導体装
置では、ｐチャネル素子とｎチャネル素子とを使ってＣ
ＭＯＳ回路のような相補型半導体装置を構成したい要求
がある。しかし従来は、歪み導入によりｎチャネル素子
における電子移動度は大きく向上しても、ｐチャネル素
子における正孔移動度を十分に向上させることができ
ず、このような相補型半導体装置を、特に高密度集積回
路の形で構成するのが困難であった。
【０００６】図１は、Ｓｉ結晶における価電子帯のバン
ド構造を示す。
【０００７】図１を参照するに、Ｓｉ結晶の価電子帯に
は軽い正孔のバンドであるバンドＬＨと重い正孔のバン
ドであるバンドＨＨとが存在するが、これらはＳｉ結晶
では基底状態で縮退しており、従ってこのようなＳｉ結
晶をチャネルとし、正孔をキャリアとして使う半導体装
置では、バンドＬＨ上の正孔が容易にバンドＨＨへと散
乱を受け、あるいはその逆の散乱が生じ、その結果正孔
移動度が制限されてしまう。これに伴い、半導体装置の
動作速度も制限され、Ｓｉ結晶をチャネルとして使って
超高速動作を実現することは困難であった。
【０００８】これに対し、図２は２次元面内方向に等方
的に圧縮されたＳｉＧｅ混晶における価電子帯のバンド
構造を示す。
【０００９】図２を参照するに、ＳｉＧｅ混晶を使うこ
とにより、バンドＬＨはその基底部において鋭く屈曲
し、
【００１０】
【数１】 で定義される正孔の有効質量ｍ*が減少するのがわか
る。従って軽い正孔のバンドＬＨ上における正孔移動度
は図１のＳｉ結晶の場合よりも増大する。
【００１１】
【発明が解決しようとする課題】一方、図２のバンド構
造では、ＳｉＧｅ混晶に２次元の等方的圧縮応力が印加
されることにより、バンドＬＨとバンドＨＨとの間の縮
退が解除されており、バンドＨＨがバンドＬＨの上方、
すなわちより低エネルギ側に位置しているのがわかる。
従って、このようなバンド構造では、価電子帯の正孔は
主としてエネルギの低いバンドＨＨ上に存在し、その結
果二つのバンドの間での正孔散乱は抑制されるものの、
バンドＨＨ上における正孔の有効質量が大きいため、所
望の正孔移動度の向上、および正孔をキャリアとするｐ
チャネルＭＯＳトランジスタの動作速度の向上には限界
があった。
【００１２】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置を提供することを概括的課題と
する。
【００１３】本発明のより具体的な課題は、正孔をキャ
リアとする半導体装置において、正孔移動度を最大化す
ることにある。
【００１４】本発明のその他の課題は、正孔をキャリア
とするｐチャネル素子と電子をキャリアとするｎチャネ
ル素子とを含む相補型半導体装置において、歪みＳｉＧ
ｅ結晶をチャネル領域に使うことによりｐチャネル素子
中における正孔移動度を最大化することにある。
【００１５】本発明のその他の課題は、正孔をキャリア
とするｐチャネル素子と電子をキャリアとするｎチャネ
ル素子とを含む相補型半導体装置において、歪みＳｉＧ
ｅ結晶をチャネル領域に使うことによりｐチャネル素子
中における正孔移動度を最大化し同時にｎチャネル素子
中における電子移動度を最大化することにある。
【００１６】
【課題を解決するための手段】本発明は上記の課題を、
正孔を輸送するチャネル層と、前記チャネル層上に形成
されたゲート電極と、前記チャネル層の一の側に形成さ
れたソース領域と、前記チャネル層の他の側に形成され
たドレイン領域とよりなる半導体装置において、前記チ
ャネル層中においては、２次元面内方向に等方的に印加
される圧縮歪みにより、重い正孔と軽い正孔のバンドが
分裂しており、前記ソース領域と前記ドレイン領域とを
結ぶチャネル方向は、前記チャネル層中における正孔の
移動度が最大となる方向の近傍に設定されていることを
特徴とする半導体装置により、解決する。
【００１７】本発明によれば、チャネル層中において重
い正孔のバンドと軽い正孔のバンドが、チャネル層に対
して２次元面内方向で等方的に印加される圧縮応力の効
果により分裂した半導体装置において、正孔が輸送され
るチャネル方向を、従来の＜１１０＞方向を避けて、好
ましくは＜１００＞方向近傍に設定することにより、チ
ャネル層中における正孔の移動度を最大化することが可
能である。これにより、ｐチャネル電界効果型トランジ
スタの動作速度を最大化することができる。
【００１８】本発明はまた上記の課題を、（００１）面
近傍の結晶面を主面とするＳｉ基板と、前記Ｓｉ基板の
第１の領域に形成されたｐチャネル電界効果型トランジ
スタと、前記Ｓｉ基板の第２の領域に形成されたｎチャ
ネル電界効果型トランジスタとよりなる相補型半導体装
置において、前記ｐチャネル電界効果型トランジスタ
は、前記Ｓｉ基板上の前記第１の領域にエピタキシャル
に形成された、少なくともＳｉとＧｅを含み圧縮歪みを
蓄積した混晶層よりなるｐチャネル領域と、前記ｐチャ
ネル領域上に形成された第１のゲート電極と、前記ｐチ
ャネル領域の一方の側に形成された第１の拡散領域と、
前記ｐチャネル領域の他方の側に形成された第２の拡散
領域とよりなり、前記ｎチャネル電界効果型トランジス
タは、前記Ｓｉ基板上の前記第２の領域にエピタキシャ
ルに形成された、Ｓｉ層よりなるｎチャネル領域と、前
記ｎチャネル領域上に形成された第２のゲート電極と、
前記ｎチャネル領域の一方の側に形成された第３の拡散
領域と、前記ｎチャネル領域の他方の側に形成された第
４の拡散領域とよりなり、前記ｐチャネル電界効果型ト
ランジスタでは、前記第１の拡散領域と前記第２の拡散
領域とを結ぶ第１のチャネル方向が、＜１１０＞方向か
ら外れた方向に設定されていることを特徴とする相補型
半導体装置により、解決する。
【００１９】本発明によれば、ｐチャネル電界効果型ト
ランジスタとｎチャネル電界効果型トランジスタとを、
共通Ｓｉ基板上に特にｐチャネル電界効果型トランジス
タの正孔移動度が最大となるような方位に、すなわちｎ
チャネル電界効果型トランジスタの方位とは異なった方
位に形成することにより、一方でｐチャネル電界効果型
トランジスタの正孔移動度、すなわち動作速度を最大化
しつつ、同時にｎチャネル電界効果型トランジスタの電
子移動度、すなわち動作速度の低下を回避することがで
きる。また、このような相補型半導体装置では、ｐチャ
ネル電界効果型トランジスタの正孔移動度とｎチャネル
電界効果型トランジスタの電子移動度の差が短縮され、
その結果これら二つのトランジスタを、集積化に有利な
単純な矩形形状を有する素子領域中に形成することが可
能で、半導体集積回路の集積密度を向上させることがで
きる。
【００２０】
【発明の実施の形態】［原理］図３は、通常の（００
１）面方位を有する一般的に使われているＳｉウェハを
１０示す。
【００２１】図３を参照するに、Ｓｉウェハ１０は＜１
１０＞方向にオリエンテーションフラット１０Ａを有し
ており、通常は、ＭＯＳＦＥＴやＭＯＳＦＥＴ等の電界
効果型半導体装置は、ｐチャネル電界効果型半導体装置
であれ、ｎチャネル電界効果型半導体装置であれ、前記
Ｓｉウェハ１０上に、ソース領域Ｓとドレイン領域Ｄと
を結ぶチャネル方向が、＜１１０＞方向に配向するよう
に形成される。これに伴って、図３の構成ではゲート電
極Ｇが＜１１０＞方向に延在している。
【００２２】このような構成でｐチャネル電界効果型半
導体装置を形成した場合には、正孔はソースＳからドレ
インＤへと前記ゲート電極Ｇ直下のチャネル中を＜１１
０＞方向に輸送されるが、先にも図２で説明したよう
に、この方向では正孔が主として存在している重い正孔
のバンドＨＨ上での正孔の有効質量ｍ*は大きく、半導
体装置の動作速度を向上させることはできない。
【００２３】これに対し、図４は本発明のｐチャネル電
界効果型半導体装置の原理を示す。
【００２４】図４を参照するに、本発明ではｐチャネル
電界効果型半導体装置のゲート電極Ｇを＜１００＞方向
に設定し、これに伴ってチャネル方向を＜１００＞方向
あるいはその近傍の方向に設定する。この場合、図２よ
りわかるようにバンドＨＨ上ではあっても、この＜１０
０＞方向では正孔の有効質量は非常に小さく、従ってｐ
チャネル電界効果型半導体装置は、チャネル方向を従来
の＜１１０＞方向とした場合よりもはるかに高速で動作
する。 ［第１実施例］図５は、本発明の第１実施例によるｐチ
ャネルＭＯＳトランジスタ２０の構成を示す。
【００２５】図５を参照するに、ｐチャネルＭＯＳトラ
ンジスタ２０はキャリア密度が１×１０16ｃｍ-3程度の
ｎ型Ｓｉ（００１）基板２１上に形成されており、前記
Ｓｉ（００１）基板２１上には、厚さが１００ｎｍのＳ
ｉバッファ層２２と、厚さが１０ｎｍでＧｅを２０原子
パーセント程度含むＳｉＧｅ混晶層２３と、厚さが１１
ｎｍのＳｉよりなるキャップ層２４とが順次、エピタキ
シャルに形成されている。
【００２６】前記Ｓｉ基板２１においてＭＯＳトランジ
スタ２０が形成される素子領域２１ＡはＳＴＩなどの素
子分離構造２１Ｂにより囲まれており、前記素子領域２
１ＡにはＰ等のｎ型不純物が導入されている。その結
果、前記Ｓｉ基板２１中には、前記素子領域２１Ａに対
応してｎ型ウェル２１Ｎが形成されている。また前記Ｓ
ｉバッファ層２１およびＳｉキャップ層２４、さらに前
記ＳｉＧｅ層２３はｎ型にドープされている。前記Ｓｉ
Ｇｅ層２３はＳｉ基板２１上にエピタキシャルに形成さ
れているため、２次元面内方向に等方的に圧縮歪みを蓄
積している。なお、前記ＳｉＧｅ層２３の膜厚は、Ｓｉ
Ｇｅ層２３中に転位等の欠陥が生じる臨界膜厚以下に設
定されている。
【００２７】さらに図５の構造では前記Ｓｉキャップ層
２４上にはゲート絶縁膜として酸化膜２５が形成されて
おり、前記ゲート酸化膜２５上にはゲート電極２６が形
成されている。
【００２８】さらに前記素子領域２１Ａにおいては前記
ゲート電極２６の一方の側にＢ等のｐ型不純物を導入さ
れたｐ型拡散領域２１Ｓが形成されており、また他方の
側にも同様なｐ型拡散領域２１Ｄが形成されている。ま
た前記拡散領域２１Ｓ上にはオーミック電極２７Ｓが、
前記拡散領域２１Ｄ上には別のオーミック電極２７Ｄが
形成されている。
【００２９】さらに図５の例では前記素子分離構造２１
Ｂ中、前記素子領域２１Ａの近傍に前記Ｓｉ層２４の表
面を露出するコンタクト構造が形成されており、前記コ
ンタクト領域には、前記ｎ型ウェル２４Ｎに到達するよ
うに、Ｐ等のｎ型ドーパントを導入することにより、ｎ
型コンタクト領域（ボディコンタクト領域）２１ｎが形
成されている。また前記ｎ型コンタクト領域２１ｎには
オーミック電極２８がボディ電極として形成されてい
る。
【００３０】図５のｐチャネルＭＯＳトランジスタ２０
では、前記ゲート電極２６は図４に示したように＜１０
０＞方向に延在し、その結果、前記拡散領域２１Ｓと拡
散領域２１Ｄとの間においてＳｉＧｅ混晶層２３中に形
成される正孔チャネルは、＜１１０＞方向に延在する。
【００３１】図６は、図５のｐチャネルＭＯＳトランジ
スタ２０について行った正孔移動度の測定結果を示す。
ただし図６中、縦軸は正孔移動度を、横軸は２次元チャ
ネル正孔濃度を表す。また図６中、正孔チャネルの方向
を従来の＜１１０＞方向に設定した場合、および通常の
Ｓｉチャネル層を使い、正孔チャネルの方向を従来の＜
１１０＞方向に設定した場合の結果を、比較のために示
す。
【００３２】図６を参照するに、圧縮応力を有するＳｉ
Ｇｅ混晶をチャネル層として使うことにより、正孔移動
度は通常のＳｉ単結晶をチャネル層として使う場合より
も大きく向上するが、特にチャネル方向を従来の＜１１
０＞方向から図４に示した＜１００＞方向に設定するこ
とにより、最大で１１５ｃｍ2／Ｖ・ｓの正孔移動度を
達成できることがわかる。
【００３３】図７は、図５のＭＯＳトランジスタの電流
−電圧特性を示す。ただし図中、縦軸はドレイン電流Ｉ
ｄを、横軸はドレイン電圧Ｖｄを示している。また図７
中、実線はチャネル方向を従来の＜１１０＞方向とした
場合の特性を、破線はチャネル方向を本発明の＜１００
＞方向とした場合の特性を示す。
【００３４】図７を参照するに、チャネル方向を＜１０
０＞方向に設定することにより、ドレイン電流Ｉｄが増
大することがわかる。 ［第２実施例］ところで、このようなチャネル方向を＜
１００＞方向に設定したｐチャネルＭＯＳトランジスタ
をｎチャネルＭＯＳトランジスタと一体的に集積化して
相補型半導体装置を構成しようとすると、ＳｉＧｅ混晶
中におけるチャネル方向と電子移動度との関係を求めて
おく必要がある。
【００３５】図８は、ＳｉＧｅ混晶中においてｎチャネ
ルＭＯＳトランジスタのチャネル方向を＜１００＞方向
に設定した場合の電子移動度を、ＳｉＧｅ混晶中におい
てチャネル方向を＜１１０＞方向に設定した場合、およ
びＳｉ混晶中においてチャネル方向を＜１１０＞方向に
設定した場合と比較して示す。
【００３６】図８を参照するに、このようなｎチャネル
ＭＯＳトランジスタの電子移動度は、ＳｉＧｅ層中にお
いて＜１００＞方向にチャネルを形成した場合が最も低
く、Ｓｉ層中において＜１１０＞方向にチャネルを形成
した場合が最も高くなることがわかる。またＳｉＧｅ層
中において＜１１０＞方向にチャネルを形成した場合は
その中間となる。
【００３７】これに伴い、図９に示したようにｎチャネ
ル型ＭＯＳトランジスタの電流−電圧特性も、チャネル
方向をＳｉＧｅ混晶層中において＜１００＞方向に設定
した場合には、＜１１０＞方向に設定した場合よりも大
幅に劣化してしまう。
【００３８】このようなことから、ＳｉＧｅ混晶層中に
おいて＜１００＞方向にチャネルを有するｐチャネルＭ
ＯＳトランジスタを＜１００＞方向にチャネルを有する
ｎチャネルＭＯＳトランジスタと共に集積化した場合に
は、ｐチャネルＭＯＳトランジスタの動作速度は向上す
るものの、ｎチャネルＭＯＳトランジスタの動作速度が
低下してしまい、所望の、ｐチャネルＭＯＳトランジス
タおよびｎチャネルＭＯＳトランジスタ共に高速動作す
る相補型半導体装置を構成することが困難である。
【００３９】図１０は、このような課題を解決した、本
発明の第２実施例による相補型半導体集積回路装置３０
の構成を示す。
【００４０】図１０を参照するに前記相補型半導体集積
回路装置３０はｎ型Ｓｉ基板３１上に形成されており、
前記Ｓｉ基板３１中には素子分離構造３２によりｐチャ
ネルＭＯＳトランジスタが形成されるｐチャネルＭＯＳ
領域３１ＡとｎチャネルＭＯＳトランジスタが形成され
るｎチャネルＭＯＳ領域３１Ｂとが画成されている。
【００４１】前記ｐチャネルＭＯＳ領域３１Ａ中では前
記Ｓｉ基板３１中にｎ型ウェル３１Ｎが形成されてお
り、前記ｎ型ウェル３１Ｎ上には先に図５で説明したｐ
チャネルＭＯＳトランジスタと同様に、ｎ型Ｓｉバッフ
ァ層３３とｎ型ＳｉＧｅチャネル層３４とｎ型Ｓｉキャ
ップ層３５とが順次エピタキシャルに形成されている。
【００４２】また前記Ｓｉキャップ層３５上にはチャネ
ル領域を覆うように酸化膜３５Ａがゲート絶縁膜として
形成されており、前記酸化膜３５Ａ上にはゲート電極３
７Ｐが形成されている。さらに前記Ｓｉ層３５，ＳｉＧ
ｅ混晶層３４，Ｓｉバッファ層３３およびｎ型ウェル３
１Ｎを構成するＳｉ基板３１の上部は、前記ゲート電極
３７Ｐに＜１００＞方向上で隣接する部分においてｐ型
にドープされており、ソース領域３１ＳＰおよびドレイ
ン領域３１ＤＰが形成されている。また前記ソース領域
３１ＳＰ上にはソース電極３８ＳＰが、ドレイン領域３
１ＤＰ上にはドレイン電極３８ＤＰが形成されている。
【００４３】さらに前記ｎ型ウェル３１Ｎには前記層３
３〜３４を横切って延在するｎ型コンタクト領域（ボデ
ィコンタクト領域）３１ｎが形成されており、前記ｎ型
コンタクト領域３１ｎ上にはコンタクト電極（ボディ電
極）３８Ｎが形成されている。
【００４４】一方前記ｎチャネルＭＯＳ領域３１Ｂでは
前記Ｓｉ基板３１中にｐ型ウェル３１Ｐが形成されてお
り、前記ｐ型ウェル３１Ｐ上には前記Ｓｉバッファ層３
３をチャネル層とするｎチャネルＭＯＳトランジスタが
形成されている。
【００４５】より具体的に説明すると、前記ｎチャネル
ＭＯＳ領域３１Ｂ中では前記Ｓｉバッファ層３３は前記
ｐ型ウェル３１Ｐと同様にｐ型にドープされており、前
記バッファ層３３上にはチャネル領域を覆うように酸化
膜３３Ａがゲート絶縁膜として形成されている。前記ゲ
ート絶縁膜３３Ａ上にはゲート電極３７Ｎが形成されて
おり、前記Ｓｉバッファ層３３および前記ｐ型ウェル３
１Ｐを構成するＳｉ基板３１の上部は、前記ゲート電極
３７Ｎに＜１１０＞方向あるいは＜１００＞方向上で隣
接する部分においてｎ型にドープされており、ソース領
域３１ＳＮおよびドレイン領域３１ＤＮが形成されてい
る。また前記ソース領域３１ＳＮ上にはソース電極３８
ＳＮが、ドレイン領域３１ＤＮ上にはドレイン電極３８
ＤＮが形成されている。
【００４６】さらに前記ｐ型ウェル３１Ｐ中には、前記
Ｓｉバッファ層３３を横切ってｐ型コンタクト領域（ボ
ディコンタクト領域）３１ｐが延在し、前記コンタクト
領域３１ｐにはコンタクト電極（ボディ電極）３８Ｐが
形成されている。
【００４７】このような構成の相補型半導体集積回路装
置では、ｐチャネルＭＯＳトランジスタのチャネル層を
構成するＳｉＧｅ混晶層３４に２次元面内方向に等方的
に圧縮歪みが蓄積されており、チャネル方向を＜１００
＞方向に設定することによりｐチャネルＭＯＳトランジ
スタの正孔移動度が、先に説明したように最大化され
る。
【００４８】一方、ｎチャネルＭＯＳトランジスタでは
ＳｉＧｅ混晶層３４は除去されており、電子チャネルは
Ｓｉ層３３中に形成される。その結果、先に図８あるい
は図９で説明したＳｉＧｅ混晶層３４中に電子のチャネ
ルを形成することに伴う移動度やドレイン電流の低下の
問題が回避され、ｎチャネルＭＯＳトランジスタの高速
動作が保証される。その際、電子チャネルの方向は＜１
００＞方向でも＜１１０＞方向でもよいが、図８，図９
の関係を見ると、＜１１０＞方向に設定したほうが、よ
り高速な動作を実現することができるのがわかる。
【００４９】以下、図１０の相補型半導体装置装置３０
の製造工程を、図１１（Ａ）〜図１４（Ｈ）を参照しな
がら説明する。
【００５０】図１１（Ａ）を参照するに、ｎ型Ｓｉ基板
３１上にはＳｉバッファ層３３とＳｉＧｅ混晶層３４と
Ｓｉキャップ層３５とが順次エピタキシャルに堆積さ
れ、ＳｉＧｅ混晶層３４中に２次元面内において等方的
に作用する圧縮応力が蓄積された半導体層構造が得られ
る。
【００５１】次に図１１（Ｂ）の工程で図１１（Ａ）の
半導体積層構造中にＳＴＩ構造による素子分離構造３２
が形成され、これによりｐチャネルＭＯＳ領域３１Ａと
ｎチャネルＭＯＳ領域３１Ｂとが前記Ｓｉ基板３１中に
画成される。ＳＴＩ構造は周知の如く、素子分離溝を形
成し、これをＳｉ酸化膜で埋め込むことにより形成され
る。
【００５２】次に図１２（Ｃ）の工程において図１１
（Ｂ）の構造上に前記ｎチャネルＭＯＳ領域３１Ｂを露
出するレジストパターンＲ１を形成し、前記レジストパ
ターンＲ１をマスクに、前記Ｓｉキャップ層３５および
ＳｉＧｅ混晶層３４を順次エッチングにより除去する。
さらに図１２（Ｃ）の工程では、前記レジストパターン
Ｒ１をマスクにＢ等のｐ型不純物を１×１０17ｃｍ-3程
度の濃度でイオン注入し、前記ｎチャネルＭＯＳ領域３
１Ｂにおいて前記Ｓｉバッファ層３３をｐ型にドープす
ると同時に、前記Ｓｉ基板３１中にｐ型ウェル３１Ｐを
形成する。
【００５３】次に図１２（Ｄ）の工程において前記レジ
ストパターンＲ１を除去し、さらに図示しない別のレジ
ストパターンをマスクに前記ｐチャネルＭＯＳ領域３１
ＡにＡｓやＰなどのｎ型不純物のイオン注入を１×１０
17ｃｍ-3程度の濃度で行い、前記Ｓｉ基板３１中に前記
領域３１Ａに対応してｎ型ウェル３１Ｎを形成すると同
時に、前記Ｓｉキャップ層３５、ＳｉＧｅ混晶層３４お
よびＳｉバッファ層３３をｎ型にドープする。
【００５４】さらに図１３（Ｅ）の工程において前記ｐ
チャネルＭＯＳ領域３１Ａおよび前記ｎチャネルＭＯＳ
領域３１Ｂにおいてそれぞれ前記Ｓｉキャップ層３５お
よびＳｉバッファ層３３の熱酸化によりゲート絶縁膜３
５Ａおよび３３Ａを３ｎｍ程度の膜厚に形成し、前記ゲ
ート絶縁膜３５Ａ上にゲート電極３７Ｐを、また前記ゲ
ート絶縁膜３３Ａ上にゲート電極３７Ｎを、ポリシリコ
ン膜の堆積およびパターニングにより形成する。
【００５５】さらに図１３（Ｆ）の工程において図１３
（Ｅ）の構造上に前記ｐチャネルＭＯＳ領域３１Ａを露
出するレジストパターンＲ２を形成し、前記レジストパ
ターンＲ２をマスクに、Ｂなどのｐ型不純物をイオン注
入することにより、前記ＭＯＳ領域３１Ａ中に前記ゲー
ト電極３７Ｐに対して自己整合的に、ｐ型ソース領域３
１ＳＰおよびｐ型ドレイン領域３１ＤＰを形成する。
【００５６】なお図１３（Ｆ）の断面は図１３（Ｅ）の
断面から多少ずれた位置にあり、素子分離領域３２中に
残されたコンタクト領域３１ｎおよび３１ｐが示されて
いる。前記コンタクト領域３１ｎでは前記Ｓｉキャップ
層３５が露出されており、一方前記コンタクト領域３１
ｐでは、前記バッファ層３３が露出されている。
【００５７】図１３（Ｆ）の工程では、前記ソース領域
３１ＳＰおよびドレイン領域３１ＤＰの形成と同時に、
前記コンタクト領域３１ｐにおいても、前記レジストパ
ターンＲ２中に形成された開口部Ｒ２１を介してイオン
注入がなされ、前記コンタクト領域３１ｐがｐ型にドー
プされる。
【００５８】次に図１４（Ｇ）の工程において、前記レ
ジストパターンＲ２が除去され、新たに前記ｎチャネル
ＭＯＳ領域３１Ｂを露出するレジストパターンＲ３をマ
スクにＡｓやＰなどのｎ型不純物が前記領域３１Ｂにイ
オン注入され、ｎ型ソース領域３１ＳＮおよびｎ型ドレ
イン領域３１ＤＮが前記ゲート電極３７Ｎに対して自己
整合的に形成される。また、同時に前記コンタクト領域
３１ｎがｎ型にドープされる。
【００５９】最後に前記レジストパターンＲ３を除去
し、前記ソース領域３１ＳＰに対応してソース電極３８
ＳＰを、前記ドレイン領域３１ＤＰに対応してドレイン
電極３８ＤＰを、前記ソース領域３１ＳＮに対応してソ
ース電極３８ＳＮを、前記ドレイン領域３１ＤＮに対応
してドレイン電極３８ＤＮを、それぞれ形成する。ま
た、前記コンタクト領域３１ｎに対応してコンタクト電
極３８Ｐが、前記コンタクト領域３１ｐに対応してコン
タクト電極３８Ｎが形成される。
【００６０】図１５は、図１０の相補型半導体装置３０
におけるｐチャネルＭＯＳトランジスタとｎチャネルＭ
ＯＳトランジスタの配置を示す平面図である。ただしコ
ンタクト領域３１ｎおよび３１ｐの表示は省略してい
る。
【００６１】図１５を参照するに、図示の例ではｎチャ
ネルＭＯＳトランジスタのチャネル方向は＜１１０＞方
向に設定されており、前記ｐチャネルＭＯＳトランジス
タの領域３１ＡとｎチャネルＭＯＳトランジスタの領域
３１Ｂとは略等しいサイズの矩形形状を有するのがわか
る。特にチャネル幅に対応するサイズＷがｐチャネルＭ
ＯＳトランジスタ３１ＡとｎチャネルＭＯＳトランジス
タとで略同じになっているが、これはｐチャネルＭＯＳ
トランジスタの移動度が先に図６で説明したように大き
く向上している効果と、チャネル方向が＜１００＞方向
に延在し、ｎチャネルＭＯＳトランジスタのチャネル方
向に対して斜交している効果によるものと考えられる。
【００６２】そこで本発明の相補型半導体装置では、図
１６に示すようにｐチャネルＭＯＳ領域３１Ａとｎチャ
ネルＭＯＳ領域３１Ｂとを連続させ、単一の矩形形状の
素子領域３１ＡＢを形成することが可能である。この場
合、前記ドレイン電極３８ＤＰとソース電極３８ＳＮに
対応して、前記ｐ型ドレイン領域３１ＤＰおよびｎ型ソ
ース領域３１ＳＮに共通に、共通電極３８が形成され
る。図１６の構成によれば、相補型ＭＯＳ回路を構成す
るような場合に、ドレイン電極３８ＤＰとソース電極３
８ＳＮとを配線で接続する必要がない。
【００６３】図１７は図１０の相補型半導体装置３０の
別変形例を示す。
【００６４】図１７を参照するに本変形例では素子領域
３１Ａおよび素子領域３１Ｂは素子分離領域３２によっ
て隔てられているが、ゲート電極３７Ｐとゲート電極３
７Ｎとが、共通電極パッド３７において共通接続されて
いる。図１７の構成によれば、ゲート電極３７Ｐとゲー
ト電極３７Ｎとを共通接続する配線を省略することが可
能である。
【００６５】図１８は図１０の相補型半導体装置３０の
さらに別の変形例を示す。
【００６６】図１８を参照するに、本変形例では素子領
域３１Ａと素子領域３１Ｂとが図１６の実施例と同様に
連続した矩形素子領域３１ＡＢを形成し、しかもゲート
電極３７Ｐとゲート電極３７Ｎとが共通電極パッド３７
において共通接続されている。
【００６７】図１８の構成ではこのように相補型半導体
装置全体のサイズがコンパクトになり、集積密度を向上
させるのに有効である。 ［第３実施例］図１９は、本発明の第３実施例による変
調ドープトランジスタ（ＭＯＤＦＥＴ）４０の構成を示
す。
【００６８】図１９を参照するに、ＭＯＳＦＥＴ４０
は、好ましくは１００Ω・ｃｍ以上の比抵抗を有する高
抵抗Ｓｉ基板４１上にＳＴＩ構造の素子分離構造４２に
より画成された素子領域上に形成されており、前記Ｓｉ
基板４１上にエピタキシャルに形成され好ましくは１０
０Ω・ｃｍ以上の比抵抗を有する高抵抗Ｓｉバッファ層
４３と、前記高抵抗Ｓｉバッファ層４３上にエピタキシ
ャルに形成されたＳｉＧｅ混晶層よりなるチャネル層４
４と、前記ＳｉＧｅ混晶層４４上にエピタキシャルに形
成されたｐ型Ｓｉ正孔供給層４５とよりなる半導体層状
構造体を含む。
【００６９】前記ＳｉＧｅ混晶層４４はＳｉ基板４１上
にエピタキシャルに形成されている結果、２次元面内に
等方的に作用する圧縮歪みを蓄積しており、ＳｉＧｅ混
晶層４４の膜厚は、転位等の欠陥が生じる臨界膜厚を超
えないような厚さに設定されている。このような半導体
層状構造体では、前記ＳｉＧｅ混晶層４４中に、前記正
孔供給層４５との界面に沿って二次元正孔ガス（２ＤＨ
Ｇ）が、キャリアとして形成される。
【００７０】さらに前記Ｓｉ正孔供給層４５上にはチャ
ネル領域に対応してアルミニウム等よりなるゲート電極
４６がショットキー接触して形成されており、前記正孔
供給層４５上には前記ゲート電極４６の両側にソース電
極４７Ｓおよびドレイン電極４７Ｄが、オーミック接触
して形成されている。
【００７１】その際、本発明のＭＯＤＦＥＴ４０では、
前記ソース電極４７Ｓとドレイン電極４７Ｄとが＜１０
０＞方向に整列し、従って前記ゲート電極４６直下に形
成されるチャネル領域は、正孔の移動度が最も大きい＜
１００＞方向に配向する。その結果、前記ＭＯＳＦＥＴ
４０は動作速度が従来のチャネル方向を＜１１０＞方向
に設定していたｐチャネルＭＯＳＦＥＴに比べて大きく
向上する。
【００７２】なお、以上の各実施例で説明したＭＯＳＦ
ＥＴあるいはＭＯＤＦＥＴは（００１）配向を有するＳ
ｉ基板表面に形成されるが、これは本発明の電界効果型
半導体装置が厳密にＳｉの（００１）面上に形成されな
ければならないことを意味するものではない。一般にＳ
ｉの（００１）配向基板として市販されているＳｉ基板
では、主面が（００１）面に対して±０．５°程度傾く
のが許容されているが、本発明はこのような多少傾斜し
た基板に対しても、傾斜角が±２５°以内であれば有効
である。
【００７３】また以上の説明では、ｐチャネルＭＯＳト
ランジスタのチャネル層はＳｉＧｅ混晶であるとした
が、これは必ずしもＳｉＧｅの２元系混晶に限定される
ものではなく、少量の他の元素、例えばＣ等を含むもの
であってもよい。
【００７４】以上、本発明を好ましい実施例について説
明したが、本発明は上記の実施例に限定されるものでは
なく、特許請求の範囲に記載した要旨内において様々な
変形・変更が可能である。
【００７５】（付記１） チャネル層と、前記チャネル
層上に形成されたゲート電極と、前記チャネル層の一の
側に形成されたｐ型ソース領域と、前記チャネル層の他
の側に形成されたｐ型ドレイン領域とよりなるｐチャネ
ル型半導体装置において、前記チャネル層中において
は、２次元面内方向に等方的に印加される圧縮歪みによ
り、重い正孔と軽い正孔のバンドが分裂しており、前記
ｐ型ソース領域と前記ｐ型ドレイン領域とを結ぶチャネ
ル方向は、前記チャネル層中における正孔の移動度が最
大となる方向の近傍に設定されていることを特徴とする
半導体装置。
【００７６】（付記２） 前記チャネル層は（００１）
面近傍の結晶面を主面とするＳｉ基板上にエピタキシャ
ルに形成された、少なくともＳｉとＧｅとを含む混晶層
よりなり、前記チャネル方向は、＜１１０＞方向を除く
方向に設定されていることを特徴とする付記１記載の半
導体装置。
【００７７】（付記３） 前記チャネル層は（００１）
面近傍の結晶面を主面とするＳｉ基板上にエピタキシャ
ルに形成された、少なくともＳｉとＧｅとを含む混晶層
よりなり、前記チャネル方向は、＜１００＞方向近傍に
設定されていることを特徴とする付記２記載の半導体装
置。
【００７８】（付記４） 前記チャネル方向は、＜１０
０＞方向に対して±２５°以内の角度に設定されること
を特徴とする付記２または３記載の半導体装置。
【００７９】（付記５） 前記チャネル層とゲート電極
との間にはＳｉ層が介在し、前記ゲート電極は前記Ｓｉ
層上に形成された酸化膜上に形成されることを特徴とす
る付記２〜４のうち、いずれか一項記載の半導体装置。
【００８０】（付記６） 前記チャネル層とゲート電極
との間にはｐ型Ｓｉ層が介在し、前記ゲート電極は前記
ｐ型Ｓｉ層上に形成され、前記チャネル層中には、前記
ｐ型Ｓｉ層との界面に沿って２次元ホールガスが形成さ
れることを特徴とする付記２〜４のうち、いずれか一項
記載の半導体装置。
【００８１】（付記７） 前記混晶層は、ＳｉＧｅ系の
２元混晶であることを特徴とする付記２〜６のうち、い
ずれか一項記載の半導体装置。
【００８２】（付記８） 前記ＳｉＧｅ系２元混晶は、
Ｇｅを原子百分率で０〜８０％含むことを特徴とする付
記７記載の半導体装置。
【００８３】（付記９） 前記混晶層は、ＳｉＧｅＣ系
の３元混晶であることを特徴とする付記２〜６のうち、
いずれか一項記載の半導体装置。
【００８４】（付記１０） （００１）面近傍の結晶面
を主面とするＳｉ基板と、前記Ｓｉ基板の第１の領域に
形成されたｐチャネル電界効果型トランジスタと、前記
Ｓｉ基板の第２の領域に形成されたｎチャネル電界効果
型トランジスタとよりなる相補型半導体装置において、
前記ｐチャネル電界効果型トランジスタは、前記Ｓｉ基
板上の前記第１の領域にエピタキシャルに形成された、
少なくともＳｉとＧｅを含み圧縮歪みを蓄積した混晶層
よりなるｐチャネル領域と、前記ｐチャネル領域上に形
成された第１のゲート電極と、前記ｐチャネル領域の一
方の側に形成されたｐ型の第１の拡散領域と、前記ｐチ
ャネル領域の他方の側に形成されたｐ型の第２の拡散領
域とよりなり、前記ｎチャネル電界効果型トランジスタ
は、前記Ｓｉ基板上の前記第２の領域にエピタキシャル
に形成された、Ｓｉ層よりなるｎチャネル領域と、前記
ｎチャネル領域上に形成された第２のゲート電極と、前
記ｎチャネル領域の一方の側に形成されたｎ型の第３の
拡散領域と、前記ｎチャネル領域の他方の側に形成され
たｎ型の第４の拡散領域とよりなり、前記ｐチャネル電
界効果型トランジスタでは、前記第１の拡散領域と前記
第２の拡散領域とを結ぶ第１のチャネル方向が、＜１１
０＞方向から外れた方向に設定されていることを特徴と
する相補型半導体装置。
【００８５】（付記１１） 前記第１の領域において、
前記Ｓｉ基板と前記混晶層との間には、Ｓｉバッファ層
が形成されており、前記ｎチャネル領域を形成するＳｉ
層は、前記バッファ層の一部であることを特徴とする付
記１０記載の相補型半導体装置。
【００８６】
【発明の効果】本発明によれば、チャネル層中において
重い正孔のバンドと軽い正孔のバンドが、チャネル層に
対して２次元面内方向で等方的に印加される圧縮応力の
効果により分裂した半導体装置において、正孔が輸送さ
れるチャネル方向を、従来の＜１１０＞方向を避けて、
好ましくは＜１００＞方向近傍に設定することにより、
チャネル層中における正孔の移動度を最大化することが
可能である。これにより、ｐチャネル電界効果型トラン
ジスタの動作速度を最大化することができる。
【００８７】また本発明によれば、ｐチャネル電界効果
型トランジスタとｎチャネル電界効果型トランジスタと
を、共通Ｓｉ基板上に特にｐチャネル電界効果型トラン
ジスタの正孔移動度が最大となるような方位に、すなわ
ちｎチャネル電界効果型トランジスタの方位とは異なっ
た方位に形成することにより、一方でｐチャネル電界効
果型トランジスタの正孔移動度、すなわち動作速度を最
大化しつつ、同時にｎチャネル電界効果型トランジスタ
の電子移動度、すなわち動作速度の低下を回避すること
ができる。また、このような相補型半導体装置では、ｐ
チャネル電界効果型トランジスタの正孔移動度とｎチャ
ネル電界効果型トランジスタの電子移動度の差が短縮さ
れ、その結果これら二つのトランジスタを、集積化に有
利な単純な矩形形状を有する素子領域中に形成すること
が可能で、半導体集積回路の集積密度を向上させること
ができる。
【図面の簡単な説明】
【図１】Ｓｉ結晶の価電子帯のバンド構造を示す図であ
る。
【図２】圧縮歪みを有するＳｉＧｅ混晶の価電子帯のバ
ンド構造を示す図である。
【図３】従来のＭＯＳＦＥＴのＳｉ基板上における方位
を説明する図である。
【図４】本発明の原理を示す図である。
【図５】本発明の第１実施例によるｐチャネルＭＯＳト
ランジスタの構成を示す図である。
【図６】図５のＭＯＳトランジスタの動作特性を示す図
である。
【図７】図５のＭＯＳトランジスタの動作特性を示す別
の図である。
【図８】様々な方位を有するｎチャネルＭＯＳトランジ
スタの動作特性を示す図である。
【図９】様々な方位を有するｎチャネルＭＯＳトランジ
スタの動作特性を示す図である。
【図１０】本発明の第２実施例による相補型半導体装置
の構成を示す図である。
【図１１】（Ａ），（Ｂ）は、図１０の相補型半導体装
置の製造工程を説明する図（その１）である。
【図１２】（Ｃ），（Ｄ）は、図１０の相補型半導体装
置の製造工程を説明する図（その２）である。
【図１３】（Ｅ），（Ｆ）は、図１０の相補型半導体装
置の製造工程を説明する図（その３）である。
【図１４】（Ｇ），（Ｈ）は、図１０の相補型半導体装
置の製造工程を説明する図（その４）である。
【図１５】図１０の相補型半導体装置の一変形例を示す
図である。
【図１６】図１０の相補型半導体装置の別の変形例を示
す図である。
【図１７】図１０の相補型半導体装置の他の変形例を示
す図である。
【図１８】図１０の相補型半導体装置のさらに他の変形
例を示す図である。
【図１９】本発明の第３実施例による変調ドープ型半導
体装置の構成を示す図である。
【符号の説明】
１０ Ｓｉウェハ １０Ａ オリエンテーションフラット ２０ ｐチャネルＭＯＳトランジスタ ２１，３１，４１ Ｓｉ基板 ２１Ａ，３１Ａ，３１Ｂ，４１Ａ 素子領域 ２１Ｂ，３２，４２ 素子分離領域 ２１Ｎ，３１Ｎ ｎ型ウェル ２１ｎ，３１ｎ ｎ型コンタクト領域 ２１Ｓ ソース領域 ２１Ｄ ドレイン領域 ２２，３３，４３ バッファ層 ２３，３４，４４ ＳｉＧｅ混晶層 ２４，３５ Ｓｉキャップ層 ２５，３５Ａ，３３Ａ ゲート酸化膜 ２６，３７Ｐ，３７Ｎ，４６ ゲート電極 ２７Ｓ，２７Ｄ，３８ＳＰ，３８ＳＮ，３８ＤＰ，３８
ＤＮ，４７Ｓ，４７Ｄソース電極，ドレイン電極 ２８ コンタクト電極 ３０ 相補型半導体装置 ３１Ｐ ｐ型ウェル ３１ｐ ｐ型コンタクト領域 ３１ＳＰ ｐ型ソース領域 ３１ＤＰ ｐ型ドレイン領域 ３１ＳＮ ｎ型ソース領域 ３１ＤＮ ｎ型ドレイン領域 ４０ ｐ型ＭＯＤＦＥＴ ４５ 正孔供給層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/778 29/812 (72)発明者 佐久間 芳樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AC03 BA05 BA10 BA14 BB01 BB05 BC19 BD01 BD05 BD09 BE03 BE09 BG13 BG14 5F102 GB01 GC01 GD01 GJ03 GK02 GL02 GM02 GQ01 GR01 GT02 HC01 5F140 AA01 AA05 AB03 AC01 AC28 BA01 BA05 BA17 BA20 BB18 BC06 BC12 BC15 BF01 BF04 BF51 BH43 BJ01 BK13 CB04 CB08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 チャネル層と、 前記チャネル層上に形成されたゲート電極と、 前記チャネル層の一の側に形成されたｐ型ソース領域
    と、 前記チャネル層の他の側に形成されたｐ型ドレイン領域
    とよりなるｐチャネル型半導体装置において、 前記チャネル層中においては、２次元面内方向に等方的
    に印加される圧縮歪みにより、重い正孔と軽い正孔のバ
    ンドが分裂しており、 前記ｐ型ソース領域と前記ｐ型ドレイン領域とを結ぶチ
    ャネル方向は、前記チャネル層中における正孔の移動度
    が最大となる方向の近傍に設定されていることを特徴と
    する半導体装置。
  2. 【請求項２】 前記チャネル層は（００１）面近傍の結
    晶面を主面とするＳｉ基板上にエピタキシャルに形成さ
    れた、少なくともＳｉとＧｅとを含む混晶層よりなり、
    前記チャネル方向は、＜１１０＞方向を除く方向に設定
    されていることを特徴とする請求項１記載の半導体装
    置。
  3. 【請求項３】 前記チャネル層は（００１）面近傍の結
    晶面を主面とするＳｉ基板上にエピタキシャルに形成さ
    れた、少なくともＳｉとＧｅとを含む混晶層よりなり、
    前記チャネル方向は、＜１００＞方向近傍に設定されて
    いることを特徴とする請求項２記載の半導体装置。
  4. 【請求項４】 前記チャネル方向は、＜１００＞方向に
    対して±２５°以内の角度に設定されることを特徴とす
    る請求項２または３記載の半導体装置。
  5. 【請求項５】 前記チャネル層とゲート電極との間には
    Ｓｉ層が介在し、前記ゲート電極は前記Ｓｉ層上に形成
    された酸化膜上に形成されることを特徴とする請求項２
    〜４のうち、いずれか一項記載の半導体装置。
  6. 【請求項６】 前記チャネル層とゲート電極との間には
    ｐ型Ｓｉ層が介在し、前記ゲート電極は前記ｐ型Ｓｉ層
    上に形成され、前記チャネル層中には、前記ｐ型Ｓｉ層
    との界面に沿って２次元ホールガスが形成されることを
    特徴とする請求項２〜４のうち、いずれか一項記載の半
    導体装置。
  7. 【請求項７】 前記混晶層は、ＳｉＧｅ系の２元混晶で
    あることを特徴とする請求項２〜６のうち、いずれか一
    項記載の半導体装置。
  8. 【請求項８】 前記ＳｉＧｅ系２元混晶は、Ｇｅを原子
    百分率で０〜８０％含むことを特徴とする請求項７記載
    の半導体装置。
  9. 【請求項９】 前記混晶層は、ＳｉＧｅＣ系の３元混晶
    であることを特徴とする請求項２〜６のうち、いずれか
    一項記載の半導体装置。
  10. 【請求項１０】 （００１）面近傍の結晶面を主面とす
    るＳｉ基板と、 前記Ｓｉ基板の第１の領域に形成されたｐチャネル電界
    効果型トランジスタと、 前記Ｓｉ基板の第２の領域に形成されたｎチャネル電界
    効果型トランジスタとよりなる相補型半導体装置におい
    て、 前記ｐチャネル電界効果型トランジスタは、前記Ｓｉ基
    板上の前記第１の領域にエピタキシャルに形成された、
    少なくともＳｉとＧｅを含み圧縮歪みを蓄積した混晶層
    よりなるｐチャネル領域と、前記ｐチャネル領域上に形
    成された第１のゲート電極と、前記ｐチャネル領域の一
    方の側に形成されたｐ型の第１の拡散領域と、前記ｐチ
    ャネル領域の他方の側に形成されたｐ型の第２の拡散領
    域とよりなり、 前記ｎチャネル電界効果型トランジスタは、前記Ｓｉ基
    板上の前記第２の領域にエピタキシャルに形成された、
    Ｓｉ層よりなるｎチャネル領域と、前記ｎチャネル領域
    上に形成された第２のゲート電極と、前記ｎチャネル領
    域の一方の側に形成されたｎ型の第３の拡散領域と、前
    記ｎチャネル領域の他方の側に形成されたｎ型の第４の
    拡散領域とよりなり、 前記ｐチャネル電界効果型トランジスタでは、前記第１
    の拡散領域と前記第２の拡散領域とを結ぶ第１のチャネ
    ル方向が、＜１１０＞方向から外れた方向に設定されて
    いることを特徴とする相補型半導体装置。
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