JP2003243667A - 半導体装置、半導体装置の製造方法、半導体基板の製造方法 - Google Patents
半導体装置、半導体装置の製造方法、半導体基板の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明では絶縁層上に形成されたＳｉＧｅ結
晶層に接合するひずみＳｉ層をチャネル層に用いるＭＩ
Ｓ型電界効果トランジスタにおいて、絶縁層とＳｉＧｅ
結晶層との界面の欠陥等に起因する問題が、リーク電流
特性等に悪影響を与えないよう改良する。 【解決手段】 本発明にかかる半導体装置は、絶縁層２
０と、絶縁層２０上のＳｉＧｅ結晶層３０と、ＳｉＧｅ
結晶層３０の側面に設けられ、ひずみＳｉ層４０と、ひ
ずみＳｉ層４０に設けられたソース領域５０及びドレイ
ン領域６０と、ゲート絶縁層７０及びゲート電極８０と
を備え、ひずみＳｉ層４０におけるチャネル形成面の面
積が、ＳｉＧｅ結晶層３０の底面の面積よりも大である
ＭＩＳ型電界効果トランジスタを備える。
晶層に接合するひずみＳｉ層をチャネル層に用いるＭＩ
Ｓ型電界効果トランジスタにおいて、絶縁層とＳｉＧｅ
結晶層との界面の欠陥等に起因する問題が、リーク電流
特性等に悪影響を与えないよう改良する。 【解決手段】 本発明にかかる半導体装置は、絶縁層２
０と、絶縁層２０上のＳｉＧｅ結晶層３０と、ＳｉＧｅ
結晶層３０の側面に設けられ、ひずみＳｉ層４０と、ひ
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ン領域６０と、ゲート絶縁層７０及びゲート電極８０と
を備え、ひずみＳｉ層４０におけるチャネル形成面の面
積が、ＳｉＧｅ結晶層３０の底面の面積よりも大である
ＭＩＳ型電界効果トランジスタを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型電界効果
型トランジスタを用いた半導体装置及びその製造方法、
またそれに用いられる半導体基板の製造方法を提供する
ものである。
型トランジスタを用いた半導体装置及びその製造方法、
またそれに用いられる半導体基板の製造方法を提供する
ものである。
【０００２】
【従来の技術】現在の半導体素子の中核的存在であるシ
リコンＭＯＳ電界効果トランジスタは、素子寸法の微細
化、特にゲート長の縮小によって高密度集積化と駆動力
の増大を同時に達成してきた。しかしながら近い将来、
従来のトレンドに従った素子の微細化は物理的、経済的
な壁にぶつかることが指摘されている。そこで今後は微
細化以外の手法による高速化、低消費電力化の技術を確
立する必要がある。
リコンＭＯＳ電界効果トランジスタは、素子寸法の微細
化、特にゲート長の縮小によって高密度集積化と駆動力
の増大を同時に達成してきた。しかしながら近い将来、
従来のトレンドに従った素子の微細化は物理的、経済的
な壁にぶつかることが指摘されている。そこで今後は微
細化以外の手法による高速化、低消費電力化の技術を確
立する必要がある。
【０００３】応力ひずみを加えたＳｉ結晶では、電子及
び正孔の移動度を向上することは以前より知られてい
た。またこの特性をＭＩＳ型電界効果トランジスタ（Ｍ
ＩＳＦＥＴ）のチャネル部分に適用した高性能素子も試
作されている。
び正孔の移動度を向上することは以前より知られてい
た。またこの特性をＭＩＳ型電界効果トランジスタ（Ｍ
ＩＳＦＥＴ）のチャネル部分に適用した高性能素子も試
作されている。
【０００４】具体的にはＳｉ結晶よりわずかに格子定数
の大きなＳｉＧｅ結晶層を下地として、この上に薄いＳ
ｉ薄層を積層することによりひずみＳｉ層を形成した半
導体基板を用いたＭＩＳ型電界効果トランジスタが提案
されている。この電界効果型トランジスタは、前記ひず
みＳｉ層においてキャリアが高移動度特性を示すため、
これをチャネル領域として使用することによって高速か
つ低消費電力化を図ることができる。
の大きなＳｉＧｅ結晶層を下地として、この上に薄いＳ
ｉ薄層を積層することによりひずみＳｉ層を形成した半
導体基板を用いたＭＩＳ型電界効果トランジスタが提案
されている。この電界効果型トランジスタは、前記ひず
みＳｉ層においてキャリアが高移動度特性を示すため、
これをチャネル領域として使用することによって高速か
つ低消費電力化を図ることができる。
【０００５】一方、ＭＩＳ型電界効果トランジスタの短
チャネル効果抑制のためのチャネル不純物の高濃度化は
ソース／ドレイン拡散層の寄生容量の増大を招く。この
寄生容量の低減のために、シリコンウエハ上に絶縁層を
具備しさらに前記絶縁層上に半導体層を具備する、例え
ばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）構造を有する半導体基板を使用することが有効であ
ることが知られている。
チャネル効果抑制のためのチャネル不純物の高濃度化は
ソース／ドレイン拡散層の寄生容量の増大を招く。この
寄生容量の低減のために、シリコンウエハ上に絶縁層を
具備しさらに前記絶縁層上に半導体層を具備する、例え
ばＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏ
ｒ）構造を有する半導体基板を使用することが有効であ
ることが知られている。
【０００６】そこで前記シリコンウエハ／ＳｉＧｅ結晶
層／Ｓｉ酸化層（絶縁層）／ＳｉＧｅ結晶層／ひずみＳ
ｉ層が形成された半導体基板を用いたＭＩＳ電界効果ト
ランジスタが提案されている。
層／Ｓｉ酸化層（絶縁層）／ＳｉＧｅ結晶層／ひずみＳ
ｉ層が形成された半導体基板を用いたＭＩＳ電界効果ト
ランジスタが提案されている。
【０００７】図１２に示すように、従来のひずみＳｉ層
をチャネルに用いたＭＩＳ型電界効果トランジスタは、
Ｓｉ基板１１０上に、応力を十分に緩和する程度に厚く
設けられたＳｉＧｅ結晶層１３０と、ＳｉＧｅ結晶層１
３０中に埋め込まれた絶縁層１２０と、上側のＳｉＧｅ
結晶層１３０上にエピタキシャル成長させたひずみＳｉ
層１４０を有している。さらにこのひずみＳｉ層１４０
表面に形成されたゲート絶縁層１７０と、ゲート絶縁層
１７０上に形成されたゲート電極１８０と、さらにゲー
ト電極１８０をマスクとして不純物が注入されて形成さ
れたソース領域、ドレイン領域を備えている。この構造
のＭＩＳ型電界効果トランジスタはひずみＳｉ層１４０
にチャネルが形成される。
をチャネルに用いたＭＩＳ型電界効果トランジスタは、
Ｓｉ基板１１０上に、応力を十分に緩和する程度に厚く
設けられたＳｉＧｅ結晶層１３０と、ＳｉＧｅ結晶層１
３０中に埋め込まれた絶縁層１２０と、上側のＳｉＧｅ
結晶層１３０上にエピタキシャル成長させたひずみＳｉ
層１４０を有している。さらにこのひずみＳｉ層１４０
表面に形成されたゲート絶縁層１７０と、ゲート絶縁層
１７０上に形成されたゲート電極１８０と、さらにゲー
ト電極１８０をマスクとして不純物が注入されて形成さ
れたソース領域、ドレイン領域を備えている。この構造
のＭＩＳ型電界効果トランジスタはひずみＳｉ層１４０
にチャネルが形成される。
【０００８】しかしながらこの構造では、絶縁層１２０
とＳｉＧｅ結晶層１３０との界面に欠陥が多く、通常の
Ｇｅを含まないＳＯＩに形成されているＳｉ層と絶縁層
の界面の特性に対してその特性が劣り、ＳＯＩのひずみ
のないＳｉ層をチャネルとするＭＩＳ型電界効果トラン
ジスタに比べてリーク電流が多くなるといった問題が起
こっている。
とＳｉＧｅ結晶層１３０との界面に欠陥が多く、通常の
Ｇｅを含まないＳＯＩに形成されているＳｉ層と絶縁層
の界面の特性に対してその特性が劣り、ＳＯＩのひずみ
のないＳｉ層をチャネルとするＭＩＳ型電界効果トラン
ジスタに比べてリーク電流が多くなるといった問題が起
こっている。
【０００９】
【発明が解決しようとする課題】本発明では絶縁層上に
形成されたＳｉＧｅ結晶層に接合するひずみＳｉ層をチ
ャネル層に用いるＭＩＳ型電界効果トランジスタにおい
て、絶縁層とＳｉＧｅ結晶層との界面の欠陥等に起因す
る問題が、リーク電流特性等に悪影響を与えないよう改
良したＭＩＳ型電界効果トランジスタを備える半導体装
置及びその製造方法、また、それに用いられる半導体基
板の製造方法を提供する。
形成されたＳｉＧｅ結晶層に接合するひずみＳｉ層をチ
ャネル層に用いるＭＩＳ型電界効果トランジスタにおい
て、絶縁層とＳｉＧｅ結晶層との界面の欠陥等に起因す
る問題が、リーク電流特性等に悪影響を与えないよう改
良したＭＩＳ型電界効果トランジスタを備える半導体装
置及びその製造方法、また、それに用いられる半導体基
板の製造方法を提供する。
【００１０】
【課題を解決するための手段】本発明は、主面を有する
絶縁層と、前記絶縁層の前記主面上に設けられ、前記絶
縁層の前記主面側の底面と、側面及び上面を有する第１
の半導体層と、前記第１の半導体層の少なくとも前記側
面上に設けられ、前記第１の半導体層と異なる格子定数
を有し、互いに離間して設けられたソース領域及びドレ
イン領域を有し前記ソース領域及びドレイン領域により
定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられた
ゲート絶縁層及びゲート電極とを備え、前記チャネル領
域のチャネル長方向が前記絶縁層の前記主面とほぼ平行
であり、前記第２の半導体層表面における前記チャネル
領域の面積が、前記第１半導体層の前記底面の面積より
も大であるＭＩＳ型電界効果トランジスタを備える半導
体装置である。
絶縁層と、前記絶縁層の前記主面上に設けられ、前記絶
縁層の前記主面側の底面と、側面及び上面を有する第１
の半導体層と、前記第１の半導体層の少なくとも前記側
面上に設けられ、前記第１の半導体層と異なる格子定数
を有し、互いに離間して設けられたソース領域及びドレ
イン領域を有し前記ソース領域及びドレイン領域により
定義されるチャネル領域を形成する第２の半導体層と、
前記第２の半導体層の前記チャネル領域上に設けられた
ゲート絶縁層及びゲート電極とを備え、前記チャネル領
域のチャネル長方向が前記絶縁層の前記主面とほぼ平行
であり、前記第２の半導体層表面における前記チャネル
領域の面積が、前記第１半導体層の前記底面の面積より
も大であるＭＩＳ型電界効果トランジスタを備える半導
体装置である。
【００１１】前記第１の半導体層はＳｉＧｅ層であり、
前記第２の半導体層がひずみＳｉ層であることが望まし
い。
前記第２の半導体層がひずみＳｉ層であることが望まし
い。
【００１２】また、前記第１の半導体層はＳｉ層であ
り、前記第２の半導体層はひずみＳｉＧｅ層とすること
が望ましい。
り、前記第２の半導体層はひずみＳｉＧｅ層とすること
が望ましい。
【００１３】また、本発明は、主面を有する絶縁層と、
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記
主面側の底面と、側面及び上面を有し、ｐ型領域を有す
る第１の半導体層と、前記第１の半導体層の少なくとも
前記側面上に設けられ、前記第１の半導体層と異なる格
子定数を有し、ｐ型領域と、互いに離間して設けられた
ｎ型ソース領域及びｎ型ドレイン領域を有し、前記ｎ型
ソース領域及びドレイン領域により定義されるチャネル
領域を形成する第２の半導体層と、前記第２の半導体層
の前記チャネル領域上に設けられたゲート絶縁層及びゲ
ート電極とを備え、前記チャネル領域のチャネル長方向
が前記絶縁層の前記主面とほぼ平行であり、前記第２の
半導体層表面における前記チャネル領域の面積が前記第
１半導体層の前記底面の面積よりも大であるｎチャネル
ＭＩＳ型電界効果トランジスタ及び、前記絶縁層の前記
主面上に設けられ、前記絶縁層側の前記主面側の底面
と、側面及び上面を有し、ｎ型領域を有する第３の半導
体層と、前記第３の半導体層の少なくとも前記側面上に
設けられ、前記第３の半導体層と異なる格子定数を有
し、ｎ型領域と、互いに離間して設けられたｐ型ソース
領域及びｐ型ドレイン領域を有し、前記ｎ型ソース領域
及びドレイン領域により定義されるチャネル領域を形成
する第４の半導体層と、前記第４の半導体層の前記チャ
ネル領域上に設けられたゲート絶縁層及びゲート電極と
を備え、前記チャネル領域のチャネル長方向が前記絶縁
層の前記主面とほぼ平行であり、前記第４の半導体層表
面における前記チャネル領域の面積が前記第３の半導体
層の前記底面の面積よりも大であるｐチャネルＭＩＳ型
電界効果トランジスタと、を組み合わせたＣＭＯＳ回路
を備えることを特徴とする半導体装置である。
前記絶縁層の前記主面上に設けられ、前記絶縁層の前記
主面側の底面と、側面及び上面を有し、ｐ型領域を有す
る第１の半導体層と、前記第１の半導体層の少なくとも
前記側面上に設けられ、前記第１の半導体層と異なる格
子定数を有し、ｐ型領域と、互いに離間して設けられた
ｎ型ソース領域及びｎ型ドレイン領域を有し、前記ｎ型
ソース領域及びドレイン領域により定義されるチャネル
領域を形成する第２の半導体層と、前記第２の半導体層
の前記チャネル領域上に設けられたゲート絶縁層及びゲ
ート電極とを備え、前記チャネル領域のチャネル長方向
が前記絶縁層の前記主面とほぼ平行であり、前記第２の
半導体層表面における前記チャネル領域の面積が前記第
１半導体層の前記底面の面積よりも大であるｎチャネル
ＭＩＳ型電界効果トランジスタ及び、前記絶縁層の前記
主面上に設けられ、前記絶縁層側の前記主面側の底面
と、側面及び上面を有し、ｎ型領域を有する第３の半導
体層と、前記第３の半導体層の少なくとも前記側面上に
設けられ、前記第３の半導体層と異なる格子定数を有
し、ｎ型領域と、互いに離間して設けられたｐ型ソース
領域及びｐ型ドレイン領域を有し、前記ｎ型ソース領域
及びドレイン領域により定義されるチャネル領域を形成
する第４の半導体層と、前記第４の半導体層の前記チャ
ネル領域上に設けられたゲート絶縁層及びゲート電極と
を備え、前記チャネル領域のチャネル長方向が前記絶縁
層の前記主面とほぼ平行であり、前記第４の半導体層表
面における前記チャネル領域の面積が前記第３の半導体
層の前記底面の面積よりも大であるｐチャネルＭＩＳ型
電界効果トランジスタと、を組み合わせたＣＭＯＳ回路
を備えることを特徴とする半導体装置である。
【００１４】前記ｎチャネルＭＩＳ型電界効果トランジ
スタの前記第１の半導体層はＳｉＧｅ層でありかつ前記
第２の半導体層がひずみＳｉ層であり、前記ｐチャネル
ＭＩＳ型電界効果トランジスタの前記第３の半導体層は
ＳｉＧｅ層でありかつ前記第４の半導体層はひずみＳｉ
層であることが望ましい。
スタの前記第１の半導体層はＳｉＧｅ層でありかつ前記
第２の半導体層がひずみＳｉ層であり、前記ｐチャネル
ＭＩＳ型電界効果トランジスタの前記第３の半導体層は
ＳｉＧｅ層でありかつ前記第４の半導体層はひずみＳｉ
層であることが望ましい。
【００１５】また前記ｎチャネルＭＩＳ型電界効果トラ
ンジスタの前記第１の半導体層はＳｉＧｅ層でありかつ
前記第２の半導体層がひずみＳｉ層であり、前記ｐチャ
ネルＭＩＳ型電界効果トランジスタの前記第３の半導体
層はＳｉ層であり、前記第４の半導体層はひずみＳｉＧ
ｅ層とすることが望ましい。
ンジスタの前記第１の半導体層はＳｉＧｅ層でありかつ
前記第２の半導体層がひずみＳｉ層であり、前記ｐチャ
ネルＭＩＳ型電界効果トランジスタの前記第３の半導体
層はＳｉ層であり、前記第４の半導体層はひずみＳｉＧ
ｅ層とすることが望ましい。
【００１６】また、本発明は、絶縁層とＳｉＧｅ層との
積層体を形成する工程と、前記ＳｉＧｅ層をエッチング
し、前記絶縁層上に前記絶縁層側の底面と、側面及び上
面を有する突起状のＳｉＧｅ層を形成する工程と、前記
積層体を酸化することにより前記ＳｉＧｅ層のＧｅ組成
を高濃度化する工程と、前記ＳｉＧｅ層の側面にＳｉ層
を形成する第３工程と、前記Ｓｉ層上にソース領域、ド
レイン領域、ゲート絶縁層及びゲート電極とを形成する
第４工程とを備えることを特徴とする半導体装置の製造
方法である。
積層体を形成する工程と、前記ＳｉＧｅ層をエッチング
し、前記絶縁層上に前記絶縁層側の底面と、側面及び上
面を有する突起状のＳｉＧｅ層を形成する工程と、前記
積層体を酸化することにより前記ＳｉＧｅ層のＧｅ組成
を高濃度化する工程と、前記ＳｉＧｅ層の側面にＳｉ層
を形成する第３工程と、前記Ｓｉ層上にソース領域、ド
レイン領域、ゲート絶縁層及びゲート電極とを形成する
第４工程とを備えることを特徴とする半導体装置の製造
方法である。
【００１７】また、本発明は、絶縁層と前記絶縁層上に
積層されたシリコン層とを備える半導体基板の前記シリ
コン層上に、選択的に、シリコン酸化物層及び前記シリ
コン酸化物層上に積層されたシリコン窒化物層とを備え
るマスクを形成する工程と、前記マスクが形成された部
分以外の前記シリコン層上にＳｉＧｅ層を積層する工程
と、前記半導体基板に熱酸化処理を施すことにより、前
記ＳｉＧｅ層表面に酸化物層を形成すると同時にＳｉＧ
ｅ層とシリコン層との積層体をＳｉＧｅ層単層に変化す
る工程と、前記酸化物層と、前記マスクを除去する工程
とを備える半導体基板の製造方法である。
積層されたシリコン層とを備える半導体基板の前記シリ
コン層上に、選択的に、シリコン酸化物層及び前記シリ
コン酸化物層上に積層されたシリコン窒化物層とを備え
るマスクを形成する工程と、前記マスクが形成された部
分以外の前記シリコン層上にＳｉＧｅ層を積層する工程
と、前記半導体基板に熱酸化処理を施すことにより、前
記ＳｉＧｅ層表面に酸化物層を形成すると同時にＳｉＧ
ｅ層とシリコン層との積層体をＳｉＧｅ層単層に変化す
る工程と、前記酸化物層と、前記マスクを除去する工程
とを備える半導体基板の製造方法である。
【００１８】本発明にかかる半導体装置は、絶縁層上に
形成された第１の半導体層、例えばＳｉＧｅ結晶層、に
接合された、第１の半導体層と異なる格子定数を有し結
晶格子に応力ひずみを有する第２の半導体層、例えばひ
ずみＳｉ層、をチャネル層に用いるＭＩＳ型電界効果ト
ランジスタ及びそのような電界効果トランジスタを組み
合わせたＣＭＯＳ回路に関わるものである。
形成された第１の半導体層、例えばＳｉＧｅ結晶層、に
接合された、第１の半導体層と異なる格子定数を有し結
晶格子に応力ひずみを有する第２の半導体層、例えばひ
ずみＳｉ層、をチャネル層に用いるＭＩＳ型電界効果ト
ランジスタ及びそのような電界効果トランジスタを組み
合わせたＣＭＯＳ回路に関わるものである。
【００１９】このようなＭＩＳ型電界効果トランジスタ
において、絶縁層上に形成された第１の半導体層の少な
くとも側面に第２の半導体層を接合させて、さらにゲー
トを前記第２の半導体層上に形成するにあたり、第２の
半導体層表面のチャネルとなる部分の面積をＳｉＧｅ層
と絶縁層との接合面積よりも小さくするようにゲートを
形成することにより、トランジスタの素子サイズに対し
て絶縁層とＳｉＧｅ層との接合部分の面積を小さくし、
界面の欠陥等に起因する悪影響を低減するものである。
において、絶縁層上に形成された第１の半導体層の少な
くとも側面に第２の半導体層を接合させて、さらにゲー
トを前記第２の半導体層上に形成するにあたり、第２の
半導体層表面のチャネルとなる部分の面積をＳｉＧｅ層
と絶縁層との接合面積よりも小さくするようにゲートを
形成することにより、トランジスタの素子サイズに対し
て絶縁層とＳｉＧｅ層との接合部分の面積を小さくし、
界面の欠陥等に起因する悪影響を低減するものである。
【００２０】本発明において、第１の半導体層をＳｉＧ
ｅ結晶層とし、第２の半導体層をひずみＳｉとした場
合、ＳｉＧｅ結晶層表面を覆うひずみＳｉ層がチャネル
となる。ひずみＳｉチャネルでは電子の移動度及び正孔
の移動度が通常のＳｉ層と比べて増大することが報告さ
れている。したがって、ｐチャネルＭＩＳ型電界効果ト
ランジスタでもｎチャネルＭＩＳ型電界効果トランジス
タでもキャリアが高移動度を示す高性能のＭＩＳ型電界
効果トランジスタを製造することができる。また、第１
の半導体層をＳｉ結晶層とし、第２の半導体層をひずみ
ＳｉＧｅ結晶層とした場合、本発明の係るＭＩＳ型電界
効果トランジスタでは表面を覆うひずみＳｉＧｅ結晶層
がチャネルとなる。このひずみＳｉＧｅ結晶層をチャネ
ルとした構造は正孔移動度が増大するためｐチャネルＭ
ＩＳ型電界効果トランジスタとして適している。
ｅ結晶層とし、第２の半導体層をひずみＳｉとした場
合、ＳｉＧｅ結晶層表面を覆うひずみＳｉ層がチャネル
となる。ひずみＳｉチャネルでは電子の移動度及び正孔
の移動度が通常のＳｉ層と比べて増大することが報告さ
れている。したがって、ｐチャネルＭＩＳ型電界効果ト
ランジスタでもｎチャネルＭＩＳ型電界効果トランジス
タでもキャリアが高移動度を示す高性能のＭＩＳ型電界
効果トランジスタを製造することができる。また、第１
の半導体層をＳｉ結晶層とし、第２の半導体層をひずみ
ＳｉＧｅ結晶層とした場合、本発明の係るＭＩＳ型電界
効果トランジスタでは表面を覆うひずみＳｉＧｅ結晶層
がチャネルとなる。このひずみＳｉＧｅ結晶層をチャネ
ルとした構造は正孔移動度が増大するためｐチャネルＭ
ＩＳ型電界効果トランジスタとして適している。
【００２１】本発明において、ＳｉＧｅ層におけるＧｅ
組成の望ましい範囲は５原子％以上８０原子％以下、よ
り好ましくは１０原子％以上５０原子％以下の範囲であ
ることにより適正な結晶ひずみの授受を隣接するシリコ
ン層との間に行なうことができる。
組成の望ましい範囲は５原子％以上８０原子％以下、よ
り好ましくは１０原子％以上５０原子％以下の範囲であ
ることにより適正な結晶ひずみの授受を隣接するシリコ
ン層との間に行なうことができる。
【００２２】本発明に係る電界効果トランジスタを用
い、ｎチャネル、ｐチャネル両方のＭＩＳ型電界効果ト
ランジスタを形成し、それらを組み合わせればキャリア
の移動度が高い高速動作の相補型電界効果トランジスタ
を作成することが可能となる。
い、ｎチャネル、ｐチャネル両方のＭＩＳ型電界効果ト
ランジスタを形成し、それらを組み合わせればキャリア
の移動度が高い高速動作の相補型電界効果トランジスタ
を作成することが可能となる。
【００２３】このとき、ｎチャネルＭＩＳ型電界効果ト
ランジスタの第１の半導体層をＳｉＧｅ結晶層とし、第
２の半導体層をひずみＳｉとしたひずみＳｉ層がチャネ
ルであるｎチャネルＭＩＳ型トランジスタ、ｐチャネル
ＭＩＳ型電界効果トランジスタの第３の半導体層をＳｉ
Ｇｅ結晶層とし、第４の半導体層をひずみＳｉとしたひ
ずみＳｉ層がチャネルであるｐチャネルＭＩＳ型電界効
果トランジスタを用いた場合両トランジスタともにキャ
リアが高移動度を示ため、高速の相補型電界効果トラン
ジスタが形成できる。
ランジスタの第１の半導体層をＳｉＧｅ結晶層とし、第
２の半導体層をひずみＳｉとしたひずみＳｉ層がチャネ
ルであるｎチャネルＭＩＳ型トランジスタ、ｐチャネル
ＭＩＳ型電界効果トランジスタの第３の半導体層をＳｉ
Ｇｅ結晶層とし、第４の半導体層をひずみＳｉとしたひ
ずみＳｉ層がチャネルであるｐチャネルＭＩＳ型電界効
果トランジスタを用いた場合両トランジスタともにキャ
リアが高移動度を示ため、高速の相補型電界効果トラン
ジスタが形成できる。
【００２４】また、ｐチャネルＭＩＳ型電界効果トラン
ジスタとして、第３の半導体層をＳｉ結晶層とし、第４
の半導体層をひずみＳｉＧｅ結晶層としたひずみＳｉＧ
ｅ層がチャネルであるトランジスタを用い、ｎチャネル
ＭＩＳ電界効果トランジスタとして、第１の半導体層を
ＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとし
たひずみＳｉチャネルであるトランジスタを用いた相補
型電界効果トランジスタも、両トランジスタともにキャ
リアが高移動度を示ため、高速の相補型電界効果トラン
ジスタが形成できる。
ジスタとして、第３の半導体層をＳｉ結晶層とし、第４
の半導体層をひずみＳｉＧｅ結晶層としたひずみＳｉＧ
ｅ層がチャネルであるトランジスタを用い、ｎチャネル
ＭＩＳ電界効果トランジスタとして、第１の半導体層を
ＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉとし
たひずみＳｉチャネルであるトランジスタを用いた相補
型電界効果トランジスタも、両トランジスタともにキャ
リアが高移動度を示ため、高速の相補型電界効果トラン
ジスタが形成できる。
【００２５】また、相補型電界効果トランジスタ一方の
電界効果トランジスタのみが、本発明に係る第１及び第
２の半導体層を用いたＭＩＳ型電界効果トランジスタで
あっても良い。例えばｐチャネルＭＩＳ型電界効果トラ
ンジスタとして正孔の移動度が高い、緩和したＳｉＧｅ
層をチャネルとするＭＩＳ型電界効果トランジスタ（こ
の場合第１及び第２の半導体層の積層を必要としない）
を用い、ｎ型ＭＩＳ型電界効果トランジスタとして本発
明に係るひずみＳｉ層をチャネルとするＭＩＳ型電界効
果トランジスタを用いてもよい。
電界効果トランジスタのみが、本発明に係る第１及び第
２の半導体層を用いたＭＩＳ型電界効果トランジスタで
あっても良い。例えばｐチャネルＭＩＳ型電界効果トラ
ンジスタとして正孔の移動度が高い、緩和したＳｉＧｅ
層をチャネルとするＭＩＳ型電界効果トランジスタ（こ
の場合第１及び第２の半導体層の積層を必要としない）
を用い、ｎ型ＭＩＳ型電界効果トランジスタとして本発
明に係るひずみＳｉ層をチャネルとするＭＩＳ型電界効
果トランジスタを用いてもよい。
【００２６】また、例えば上記の如くの相補型電界効果
トランジスタを製造する場合は、絶縁層上の同一面上に
シリコン層領域と緩和したＳｉＧｅ層領域が混在した基
板を用意する必要がある。すなわち基板上の指定の位置
をＳｉ及びＳｉＧｅで構成する必要がある。本発明の半
導体基板の製造方法によれば、そのような基板を容易に
製造することが可能となる。
トランジスタを製造する場合は、絶縁層上の同一面上に
シリコン層領域と緩和したＳｉＧｅ層領域が混在した基
板を用意する必要がある。すなわち基板上の指定の位置
をＳｉ及びＳｉＧｅで構成する必要がある。本発明の半
導体基板の製造方法によれば、そのような基板を容易に
製造することが可能となる。
【００２７】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の一実施例を示すＭＩＳ型電界効果トランジスタの概
略斜視図である。
明の一実施例を示すＭＩＳ型電界効果トランジスタの概
略斜視図である。
【００２８】例えばＳｉ等の半導体基板１０上にシリコ
ン酸化物等の絶縁層２０が形成され、絶縁層２０上に突
起状にＳｉＧｅ層（第１の半導体層）３０が設けられて
いる。前記ＳｉＧｅ層３０の側面及び上面には、ＳｉＧ
ｅ層３０を覆うようにひずみＳｉ層（第２の半導体層）
４０が形成されている。ひずみＳｉ層４０は、少なくと
もＳｉＧｅ層３０の側面に形成されていればよく、また
図１に示すように側面及び上面に連続して形成されてい
ても良い。またゲート電極８０がゲート絶縁層７０を介
してひずみＳｉ層４０の側面及び上面を覆うように帯状
に設けられている。ひずみＳｉ層４０のゲート絶縁層７
０及びゲート電極８０に覆われていない部分は不純物を
高濃度にドーピングし活性化したソース領域５０及びド
レイン領域６０である。ソース領域５０及びドレイン領
域６０の間のゲートに覆われたひずみＳｉ層４０に絶縁
層２０表面と平行方向に電流が流れるようチャネルが形
成される。ゲート電極８０はゲート絶縁層７０を介して
チャネルに電界効果を及ぼし、３端子電界効果型トラン
ジスタ動作を行なう。この構造は、ｐチャネルＭＩＳ型
電界効果トランジスタでもｎチャネルＭＩＳ型電界効果
トランジスタでも同様に製造することができる。
ン酸化物等の絶縁層２０が形成され、絶縁層２０上に突
起状にＳｉＧｅ層（第１の半導体層）３０が設けられて
いる。前記ＳｉＧｅ層３０の側面及び上面には、ＳｉＧ
ｅ層３０を覆うようにひずみＳｉ層（第２の半導体層）
４０が形成されている。ひずみＳｉ層４０は、少なくと
もＳｉＧｅ層３０の側面に形成されていればよく、また
図１に示すように側面及び上面に連続して形成されてい
ても良い。またゲート電極８０がゲート絶縁層７０を介
してひずみＳｉ層４０の側面及び上面を覆うように帯状
に設けられている。ひずみＳｉ層４０のゲート絶縁層７
０及びゲート電極８０に覆われていない部分は不純物を
高濃度にドーピングし活性化したソース領域５０及びド
レイン領域６０である。ソース領域５０及びドレイン領
域６０の間のゲートに覆われたひずみＳｉ層４０に絶縁
層２０表面と平行方向に電流が流れるようチャネルが形
成される。ゲート電極８０はゲート絶縁層７０を介して
チャネルに電界効果を及ぼし、３端子電界効果型トラン
ジスタ動作を行なう。この構造は、ｐチャネルＭＩＳ型
電界効果トランジスタでもｎチャネルＭＩＳ型電界効果
トランジスタでも同様に製造することができる。
【００２９】図２は、図１のａ−ａ´断面図を示したも
のである。
のである。
【００３０】このトランジスタ１つにおける絶縁層２０
とＳｉＧｅ層（第１の半導体層）３０の接合面積（即ち
ＳｉＧｅ層２０の底面の面積、図中Ａで示す面）をσ1
とし、ＳｉＧｅ層３０の幅をｄ1、ゲート（ゲート絶縁
層７０及びゲート電極８０）の長さ（図２では奥行き、
チャネル長に相当する）をＬｇ1とすると、σ1＝ｄ×Ｌ
ｇ1である。
とＳｉＧｅ層（第１の半導体層）３０の接合面積（即ち
ＳｉＧｅ層２０の底面の面積、図中Ａで示す面）をσ1
とし、ＳｉＧｅ層３０の幅をｄ1、ゲート（ゲート絶縁
層７０及びゲート電極８０）の長さ（図２では奥行き、
チャネル長に相当する）をＬｇ1とすると、σ1＝ｄ×Ｌ
ｇ1である。
【００３１】一方、このトランジスタ１つのチャネル形
成面の面積（素子面積）をφ1とし、第２の半導体層表
面の４０の幅をｄ1´、第２の半導体層の４０の高さを
ｗ1´とすると、チャネル幅は（２ｗ1´＋ｄ1´）とな
り、したがってφ1＝（２ｗ1´＋ｄ1´）×Ｌｇ1であ
る。
成面の面積（素子面積）をφ1とし、第２の半導体層表
面の４０の幅をｄ1´、第２の半導体層の４０の高さを
ｗ1´とすると、チャネル幅は（２ｗ1´＋ｄ1´）とな
り、したがってφ1＝（２ｗ1´＋ｄ1´）×Ｌｇ1であ
る。
【００３２】ここでｄ1＜ｄ1´であるから、σ1＝ｄ1×
Ｌｇ1＜＜（２ｗ1´＋ｄ1´）×Ｌｇ1＝φ1となる。つ
まりσ1＜＜φ1であり、１つのトランジスタにおいて絶
縁層２０とＳｉＧｅ層４０との接合部分の面積が、素子
面積に対して非常に小さくなっている。
Ｌｇ1＜＜（２ｗ1´＋ｄ1´）×Ｌｇ1＝φ1となる。つ
まりσ1＜＜φ1であり、１つのトランジスタにおいて絶
縁層２０とＳｉＧｅ層４０との接合部分の面積が、素子
面積に対して非常に小さくなっている。
【００３３】一方、図１２に従来のひずみＳｉ層をチャ
ネルとするＭＩＳ型電界効果トランジスタの断面図を示
す。
ネルとするＭＩＳ型電界効果トランジスタの断面図を示
す。
【００３４】このトランジスタ１つにおける絶縁層１２
０とＳｉＧｅ層１３０の接合面積（図中Ｂで示す面）を
σ2とし、ゲート（ゲート絶縁層７０及びゲート電極８
０）の長さ（図３では幅、チャネル長に相当する）をＬ
ｇ2とし、ゲートの幅（図３では奥行き）をｗ2とすると
σ2＝Ｌｇ2×ｗ2である。
０とＳｉＧｅ層１３０の接合面積（図中Ｂで示す面）を
σ2とし、ゲート（ゲート絶縁層７０及びゲート電極８
０）の長さ（図３では幅、チャネル長に相当する）をＬ
ｇ2とし、ゲートの幅（図３では奥行き）をｗ2とすると
σ2＝Ｌｇ2×ｗ2である。
【００３５】一方、このトランジスタ１つのチャネル形
成面の面積（素子面積）をφ2とすると、φ2＝Ｌｇ2×
ｗ2で表される。
成面の面積（素子面積）をφ2とすると、φ2＝Ｌｇ2×
ｗ2で表される。
【００３６】つまりσ2＝Ｌｇ2×ｗ2＝φ2となる。つま
り１つのトランジスタにおいて絶縁層１２０とＳｉＧｅ
層１３０との接合部分の面積が、素子面積と同じであ
る。
り１つのトランジスタにおいて絶縁層１２０とＳｉＧｅ
層１３０との接合部分の面積が、素子面積と同じであ
る。
【００３７】図２の構造と図１２の構造を比較すれば明
らかなように、本発明によれば、１つのトランジスタの
素子サイズに対して絶縁層とＳｉＧｅ層との接合部分の
面積を小さくなり、界面の欠陥等に起因する悪影響が低
減される。 （第２の実施形態）図３〜図６は本発明の一実施形態に
係わるＭＩＳ型電界効果トランジスタのプロセスの一例
を示す概略断面図である。以下、図３〜図６を用いて、
本発明の一実施形態に係わるＭＩＳ型電界効果トランジ
スタの製造方法について説明する。
らかなように、本発明によれば、１つのトランジスタの
素子サイズに対して絶縁層とＳｉＧｅ層との接合部分の
面積を小さくなり、界面の欠陥等に起因する悪影響が低
減される。 （第２の実施形態）図３〜図６は本発明の一実施形態に
係わるＭＩＳ型電界効果トランジスタのプロセスの一例
を示す概略断面図である。以下、図３〜図６を用いて、
本発明の一実施形態に係わるＭＩＳ型電界効果トランジ
スタの製造方法について説明する。
【００３８】まず、図３（ａ）に示すように、シリコン
酸化物からなる絶縁層１１上に第1の半導体層である格
子緩和したＳｉＧｅ結晶層１２が積層されたＳＧＯＩ
（ＳｉＧｅ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用意し
た。
酸化物からなる絶縁層１１上に第1の半導体層である格
子緩和したＳｉＧｅ結晶層１２が積層されたＳＧＯＩ
（ＳｉＧｅ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用意し
た。
【００３９】このＳＧＯＩ基板の製造方法は特に限定さ
れず、たとえば、シリコンウエハ上にＳｉＧｅ結晶層を
エピタキシャル成長させ、さらにＳｉＧｅ結晶層にＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）法を用いて酸素イオンをイオン注
入し、ＳｉＧｅ結晶層中に絶縁層（シリコン酸化物層）
を形成する方法や、表面を熱酸化し絶縁層（シリコン酸
化物層）が形成された第１のシリコンウエハに、表面に
ＳｉＧｅ結晶層を成長した第２のシリコンウエハを張り
合わせた後、前記第２のシリコンウエハを、前記ＳｉＧ
ｅ結晶層が第１のシリコンウエハの絶縁層表面に残留し
た状態で剥離する方法などにより得ることができる。こ
れらの方法で得られたＳＧＯＩ基板に、追加の高温熱酸
化を施し絶縁層上のＳｉＧｅ結晶層を薄層化し、ＳｉＧ
ｅ結晶層のＧｅ濃度を濃縮する方法を組み合わせること
も有効である。
れず、たとえば、シリコンウエハ上にＳｉＧｅ結晶層を
エピタキシャル成長させ、さらにＳｉＧｅ結晶層にＳＩ
ＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｙｇｅｎ）法を用いて酸素イオンをイオン注
入し、ＳｉＧｅ結晶層中に絶縁層（シリコン酸化物層）
を形成する方法や、表面を熱酸化し絶縁層（シリコン酸
化物層）が形成された第１のシリコンウエハに、表面に
ＳｉＧｅ結晶層を成長した第２のシリコンウエハを張り
合わせた後、前記第２のシリコンウエハを、前記ＳｉＧ
ｅ結晶層が第１のシリコンウエハの絶縁層表面に残留し
た状態で剥離する方法などにより得ることができる。こ
れらの方法で得られたＳＧＯＩ基板に、追加の高温熱酸
化を施し絶縁層上のＳｉＧｅ結晶層を薄層化し、ＳｉＧ
ｅ結晶層のＧｅ濃度を濃縮する方法を組み合わせること
も有効である。
【００４０】本実施形態では、絶縁層１１は厚さ１００
ｎｍのシリコン酸化物よりなり、前記絶縁層１１上に、
厚さ１００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶
層１２を有するＳＧＯＩ基板を用いた。
ｎｍのシリコン酸化物よりなり、前記絶縁層１１上に、
厚さ１００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶
層１２を有するＳＧＯＩ基板を用いた。
【００４１】本発明において、絶縁層１１の層厚は、プ
ロセス上からの大きな制約は無い。ただし、後工程で絶
縁層１１上のＳｉＧｅ結晶層、あるいはひずみＳｉ層な
どを、絶縁層１１とのエッチング速度の差を利用して、
選択エッチングする工程が用いられるため、絶縁層１１
の厚さが１ｎｍ以上であることが望ましい。
ロセス上からの大きな制約は無い。ただし、後工程で絶
縁層１１上のＳｉＧｅ結晶層、あるいはひずみＳｉ層な
どを、絶縁層１１とのエッチング速度の差を利用して、
選択エッチングする工程が用いられるため、絶縁層１１
の厚さが１ｎｍ以上であることが望ましい。
【００４２】また、本発明において、ＳｉＧｅ結晶層１
２の面方位は（００１）が望ましい。また、ここで形成
されるＳｉＧｅ結晶層１２の厚さは、素子を構成したと
きのＳｉＧｅ結晶層よりなる突起状部分（フィン）の高
さ以上の値が要求される。
２の面方位は（００１）が望ましい。また、ここで形成
されるＳｉＧｅ結晶層１２の厚さは、素子を構成したと
きのＳｉＧｅ結晶層よりなる突起状部分（フィン）の高
さ以上の値が要求される。
【００４３】次に、素子を構成するフィンを作成するた
めに、図３（ｂ）に示すように、ＳｉＧｅ結晶層１２表
面にシリコン酸化物あるいはシリコン窒化物からなるマ
スク１３を形成した。
めに、図３（ｂ）に示すように、ＳｉＧｅ結晶層１２表
面にシリコン酸化物あるいはシリコン窒化物からなるマ
スク１３を形成した。
【００４４】このマスク１３を形成するには、ＳｉＧｅ
結晶層１２上に熱酸化により熱酸化層を形成するか、あ
るいはＣＶＤ法によりシリコン窒化物層を形成した後、
この熱酸化層もしくはシリコン窒化物層上にレジストパ
ターンを形成し、前記レジストパターンをマスクとして
前記熱酸化層もしくはシリコン窒化物層をエッチングし
て作成することができる。
結晶層１２上に熱酸化により熱酸化層を形成するか、あ
るいはＣＶＤ法によりシリコン窒化物層を形成した後、
この熱酸化層もしくはシリコン窒化物層上にレジストパ
ターンを形成し、前記レジストパターンをマスクとして
前記熱酸化層もしくはシリコン窒化物層をエッチングし
て作成することができる。
【００４５】次にマスク１３を用いてＳｉＧｅ結晶層１
２のフィンとして残す部分以外をドライエッチング法、
たとえばＲＩＥ法にて除去し、図３（ｃ）に示すように
絶縁層１１を露出した。本実施形態ではマスク１３の幅
Ｄが４０ｎｍ、奥行きＬｇ（ここでは紙面に対して垂直
方向の長さ）が２μｍであった。このときＳｉＧｅ結晶
層１２の側面が（０１０）面、あるいは（１００）面を
向いていることが望ましい。もしくは（１１０）面ある
いはそれと等価の面でも許容できる。
２のフィンとして残す部分以外をドライエッチング法、
たとえばＲＩＥ法にて除去し、図３（ｃ）に示すように
絶縁層１１を露出した。本実施形態ではマスク１３の幅
Ｄが４０ｎｍ、奥行きＬｇ（ここでは紙面に対して垂直
方向の長さ）が２μｍであった。このときＳｉＧｅ結晶
層１２の側面が（０１０）面、あるいは（１００）面を
向いていることが望ましい。もしくは（１１０）面ある
いはそれと等価の面でも許容できる。
【００４６】次にドライエッチングによりダメージを受
けたフィンの表面を回復させるために、マスク１３を残
したまま、図３（ｄ）に示すようにＳｉＧｅ結晶層１２
に対して熱酸化を施した。
けたフィンの表面を回復させるために、マスク１３を残
したまま、図３（ｄ）に示すようにＳｉＧｅ結晶層１２
に対して熱酸化を施した。
【００４７】この熱酸化の過程で、マスク１３として熱
酸化層を用いた場合、ＳｉＧｅ結晶層１２は側面および
マスク１３で覆われた上面が酸化され新たに酸化層１４
が形成される。このとき酸化層１４中からＧｅ原子がは
じき出されるため、残されたＳｉＧｅ結晶層１２はその
大きさを小さくするとともに、内部のＧｅ濃度が上昇す
る。一方、マスク１３としてシリコン窒化物を用いた場
合、マスク１３で覆われた上面は酸化が進まないが、マ
スク１３のない側面は酸化されて酸化層１４が形成さ
れ、酸化層１４中からＧｅ原子がはじき出されるため、
残されたＳｉＧｅ結晶層は、Ｇｅ濃度が増加すると共に
その幅が狭くなる。
酸化層を用いた場合、ＳｉＧｅ結晶層１２は側面および
マスク１３で覆われた上面が酸化され新たに酸化層１４
が形成される。このとき酸化層１４中からＧｅ原子がは
じき出されるため、残されたＳｉＧｅ結晶層１２はその
大きさを小さくするとともに、内部のＧｅ濃度が上昇す
る。一方、マスク１３としてシリコン窒化物を用いた場
合、マスク１３で覆われた上面は酸化が進まないが、マ
スク１３のない側面は酸化されて酸化層１４が形成さ
れ、酸化層１４中からＧｅ原子がはじき出されるため、
残されたＳｉＧｅ結晶層は、Ｇｅ濃度が増加すると共に
その幅が狭くなる。
【００４８】本実施形態で、マスク１３としてシリコン
窒化物を用い、幅Ｄが４０ｎｍのＳｉＧｅ結晶層１２の
側面を片面で１０ｎｍずつ酸化した。それにより、Ｓｉ
Ｇｅ結晶層１２の幅ｄは片面で１０ｎｍ、両面で２０ｎ
ｍ薄くなり、２０ｎｍの厚さが残った。また、ＳｉＧｅ
結晶層１２のＧｅ組成は２０原子％に上昇した。
窒化物を用い、幅Ｄが４０ｎｍのＳｉＧｅ結晶層１２の
側面を片面で１０ｎｍずつ酸化した。それにより、Ｓｉ
Ｇｅ結晶層１２の幅ｄは片面で１０ｎｍ、両面で２０ｎ
ｍ薄くなり、２０ｎｍの厚さが残った。また、ＳｉＧｅ
結晶層１２のＧｅ組成は２０原子％に上昇した。
【００４９】この熱酸化の条件は、たとえば、処理温度
がＳｉＧｅ結晶層の結晶構造を回復させる温度であると
ともに、ＳｉＧｅの融点よりも低温であることが望まし
く、具体的には９００℃以上１３５０℃以下、より好ま
しくは１０００℃以上１３５０℃以下であることが望ま
しい。ＳｉＧｅはＧｅ濃度が増加するとその融点が低下
するので、温度設定には注意を要する。熱酸化温度がこ
の範囲であると絶縁層１１とＳｉＧｅ結晶層１２との界
面に酸化層１４からはじき出されたＧｅ原子がパイルア
ップせず欠陥などが発生しにくい。また熱酸化の際の雰
囲気は酸素濃度が５％〜１００％である雰囲気が挙げら
れる。
がＳｉＧｅ結晶層の結晶構造を回復させる温度であると
ともに、ＳｉＧｅの融点よりも低温であることが望まし
く、具体的には９００℃以上１３５０℃以下、より好ま
しくは１０００℃以上１３５０℃以下であることが望ま
しい。ＳｉＧｅはＧｅ濃度が増加するとその融点が低下
するので、温度設定には注意を要する。熱酸化温度がこ
の範囲であると絶縁層１１とＳｉＧｅ結晶層１２との界
面に酸化層１４からはじき出されたＧｅ原子がパイルア
ップせず欠陥などが発生しにくい。また熱酸化の際の雰
囲気は酸素濃度が５％〜１００％である雰囲気が挙げら
れる。
【００５０】本発明においてＳｉＧｅ結晶層１２よりな
るフィンの幅ｄは、後工程で形成されるＳｉ結晶層にひ
ずみを与えるために１０ｎｍ以上５０ｎｍ以下であるこ
とが望ましい。本発明においてＳｉＧｅ結晶層１２より
なるフィンの奥行き（ここでは紙面に対して垂直方向の
長さ）ｌｇはチャネルのゲート長とソース・ドレイン電
極の長さの合計を決定する値であり、０．５μｍ以上５
μｍ以下の範囲が挙げられる。本発明においてＳｉＧｅ
結晶層１２よりなるフィンの高さＷはチャネルのゲート
幅を決定する値となるため、５０ｎｍ以上は必要とな
る。最大値については、素子設計上からは制約は少ない
が、フィンの高さ、あるいは底面に対する高さの比（ア
スペクト比）が大きいとプロセスが難しくなるため、１
μｍ以下が望ましい。
るフィンの幅ｄは、後工程で形成されるＳｉ結晶層にひ
ずみを与えるために１０ｎｍ以上５０ｎｍ以下であるこ
とが望ましい。本発明においてＳｉＧｅ結晶層１２より
なるフィンの奥行き（ここでは紙面に対して垂直方向の
長さ）ｌｇはチャネルのゲート長とソース・ドレイン電
極の長さの合計を決定する値であり、０．５μｍ以上５
μｍ以下の範囲が挙げられる。本発明においてＳｉＧｅ
結晶層１２よりなるフィンの高さＷはチャネルのゲート
幅を決定する値となるため、５０ｎｍ以上は必要とな
る。最大値については、素子設計上からは制約は少ない
が、フィンの高さ、あるいは底面に対する高さの比（ア
スペクト比）が大きいとプロセスが難しくなるため、１
μｍ以下が望ましい。
【００５１】その後、図３（ｅ）に示すように表面のマ
スク１３および熱酸化層１４をウエットエッチング等で
除去し、表面処理を施した後にＳｉＧｅ結晶層１２表面
にエピタキシャル成長にてＳｉ層を成長させた。このＳ
ｉ層は、第２の半導体層であるひずみＳｉ層１５であ
る。本実施形態では厚さ７ｎｍのひずみＳｉ層を形成し
た。
スク１３および熱酸化層１４をウエットエッチング等で
除去し、表面処理を施した後にＳｉＧｅ結晶層１２表面
にエピタキシャル成長にてＳｉ層を成長させた。このＳ
ｉ層は、第２の半導体層であるひずみＳｉ層１５であ
る。本実施形態では厚さ７ｎｍのひずみＳｉ層を形成し
た。
【００５２】本発明においては、ひずみＳｉ層１５の厚
さは５ｎｍ以上３０ｎｍ以下であることが望ましい。
さは５ｎｍ以上３０ｎｍ以下であることが望ましい。
【００５３】このようにして得られた表面にひずみＳｉ
層を有するフィンに対してゲート加工及びソース／ドレ
インの加工をしてＭＩＳＦＥＴが完成する。
層を有するフィンに対してゲート加工及びソース／ドレ
インの加工をしてＭＩＳＦＥＴが完成する。
【００５４】以下、上記にようにして得られた、表面に
ひずみＳｉ層を有するフィンを使用したＭＩＳＦＥＴを
形成するためのプロセスの詳細を述べる。ＭＩＳＦＥＴ
を作成するプロセスは大きく２種類に大別される。ひと
つは、従来の平面型のＭＯＳＦＥＴ作成の場合と同様
に、ゲート加工を施してから、ソース／ドレインの加工
を行うもの、他方は先にソース／ドレインの加工を施
し、その後にゲート加工を行うものである。
ひずみＳｉ層を有するフィンを使用したＭＩＳＦＥＴを
形成するためのプロセスの詳細を述べる。ＭＩＳＦＥＴ
を作成するプロセスは大きく２種類に大別される。ひと
つは、従来の平面型のＭＯＳＦＥＴ作成の場合と同様
に、ゲート加工を施してから、ソース／ドレインの加工
を行うもの、他方は先にソース／ドレインの加工を施
し、その後にゲート加工を行うものである。
【００５５】図４〜図６を用いて、ゲート加工を先に行
うプロセスの例を説明する。図４（ａ）、（ｂ）〜図６
（ａ）、（ｂ）の（イ）は基板上面から見た平面図、
（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）は前
記（イ）のＢ−Ｂ´方向断面図である。
うプロセスの例を説明する。図４（ａ）、（ｂ）〜図６
（ａ）、（ｂ）の（イ）は基板上面から見た平面図、
（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）は前
記（イ）のＢ−Ｂ´方向断面図である。
【００５６】図３に示す工程で得られたフィンの概略図
を図４（ａ）に示す。シリコン酸化物よりなる第１絶縁
層２１上に、突起状のＳｉＧｅ結晶層２２が形成され、
その表面にひずみＳｉ層２３が形成されたフィンが形成
されている。
を図４（ａ）に示す。シリコン酸化物よりなる第１絶縁
層２１上に、突起状のＳｉＧｅ結晶層２２が形成され、
その表面にひずみＳｉ層２３が形成されたフィンが形成
されている。
【００５７】次に図４（ｂ）に示すように、ひずみＳｉ
層２３の表面を熱酸化してゲート絶縁層となる第２絶縁
層２４を形成した。本実施形態の場合、第２絶縁層２４
はシリコン酸化物よりなる。このときの第２絶縁層２４
の厚さは４ｎｍであった。その結果、ひずみＳｉ層２３
の厚さは５ｎｍとなった。さらに、ＣＶＤ法により第２
絶縁層２４表面全面に厚さ２００ｎｍの多結晶Ｓｉを堆
積してゲート電極となる導電性層２５を形成した。この
ときの導電性層２５には高濃度の燐を添加した。燐の添
加は多結晶Ｓｉ堆積時に同時に不純物添加する方法で
も、多結晶Ｓｉ堆積後にイオン注入により導入する方法
でもいずれでも良い。
層２３の表面を熱酸化してゲート絶縁層となる第２絶縁
層２４を形成した。本実施形態の場合、第２絶縁層２４
はシリコン酸化物よりなる。このときの第２絶縁層２４
の厚さは４ｎｍであった。その結果、ひずみＳｉ層２３
の厚さは５ｎｍとなった。さらに、ＣＶＤ法により第２
絶縁層２４表面全面に厚さ２００ｎｍの多結晶Ｓｉを堆
積してゲート電極となる導電性層２５を形成した。この
ときの導電性層２５には高濃度の燐を添加した。燐の添
加は多結晶Ｓｉ堆積時に同時に不純物添加する方法で
も、多結晶Ｓｉ堆積後にイオン注入により導入する方法
でもいずれでも良い。
【００５８】次に導電性層２５上にレジスト層（図示せ
ず）をパターンニングし、レジスト層をマスクとして導
電性層２５をエッチングし、図５（ａ）に示すように、
第２絶縁層２４の一部の表面に帯状にゲート電極２５を
ゲート加工した。このとき、ゲート加工でマスクに用い
たレジスト層を利用しフィンにソース／ドレイン領域を
形成するために硼素などの不純物をイオン注入しておく
ことが望ましい。図５（ロ）中不純物が添加された領域
の境界を点線で示す。
ず）をパターンニングし、レジスト層をマスクとして導
電性層２５をエッチングし、図５（ａ）に示すように、
第２絶縁層２４の一部の表面に帯状にゲート電極２５を
ゲート加工した。このとき、ゲート加工でマスクに用い
たレジスト層を利用しフィンにソース／ドレイン領域を
形成するために硼素などの不純物をイオン注入しておく
ことが望ましい。図５（ロ）中不純物が添加された領域
の境界を点線で示す。
【００５９】この後、ゲート電極２５の側壁を作成し
た。側壁は、まず、図５（ｂ）に示すように、ゲート電
極２５、露出した第２絶縁層２４、及び露出した第１絶
縁層２１表面全面にＣＶＤ法で側壁となるシリコン酸化
物よりなる第３絶縁層２６を堆積した。
た。側壁は、まず、図５（ｂ）に示すように、ゲート電
極２５、露出した第２絶縁層２４、及び露出した第１絶
縁層２１表面全面にＣＶＤ法で側壁となるシリコン酸化
物よりなる第３絶縁層２６を堆積した。
【００６０】次に第３絶縁層２６に対し、選択エッチン
グを施しゲート電極２５の側面のみ側壁絶縁層２６を残
した。このとき選択エッチングの条件をゲート電極２５
表面が露出するように設定する事により、ゲート電極２
５と、ゲート絶縁層２４の高さが異なるため、図６
（ａ）に示すように、ゲート電極２５の側面の側壁絶縁
層２６及び側壁絶縁層２６下の第２絶縁層２４（ゲート
絶縁層２４）のみを残して、第３絶縁層２６および第２
絶縁層２４は完全除去され、フィンのゲート電極２５
と、側壁絶縁層２６及びゲート絶縁層２４で覆われた部
分以外はひずみＳｉ層２３が露出した。
グを施しゲート電極２５の側面のみ側壁絶縁層２６を残
した。このとき選択エッチングの条件をゲート電極２５
表面が露出するように設定する事により、ゲート電極２
５と、ゲート絶縁層２４の高さが異なるため、図６
（ａ）に示すように、ゲート電極２５の側面の側壁絶縁
層２６及び側壁絶縁層２６下の第２絶縁層２４（ゲート
絶縁層２４）のみを残して、第３絶縁層２６および第２
絶縁層２４は完全除去され、フィンのゲート電極２５
と、側壁絶縁層２６及びゲート絶縁層２４で覆われた部
分以外はひずみＳｉ層２３が露出した。
【００６１】最後に図６（ｂ）に示すように、露出した
ひずみＳｉ層２３表面にソース／ドレイン領域となる半
導体層２７をＳｉの選択成長で形成した。ここではフィ
ンのひずみＳｉ層２３が露出した領域にのみ新たな半導
体層２７が成長する。このとき硼素などの不純物を添加
した選択成長を行うことによりソース・ドレイン領域の
不純物添加ができる。最後にゲート、ソース／ドレイン
に電極を形成してＭＩＳ型電界効果トランジスタが完成
した。 （第３の実施形態）本実施形態では、先にソース／ドレ
インの加工を施し、その後にゲート加工を行うものであ
り、かつ複数のフィンに対して１組のソース・ドレイン
領域を有するひとつのＭＩＳ型電界効果トランジスタを
構成する例を示す。具体的には２つのフィンから構成さ
れる例について説明する。
ひずみＳｉ層２３表面にソース／ドレイン領域となる半
導体層２７をＳｉの選択成長で形成した。ここではフィ
ンのひずみＳｉ層２３が露出した領域にのみ新たな半導
体層２７が成長する。このとき硼素などの不純物を添加
した選択成長を行うことによりソース・ドレイン領域の
不純物添加ができる。最後にゲート、ソース／ドレイン
に電極を形成してＭＩＳ型電界効果トランジスタが完成
した。 （第３の実施形態）本実施形態では、先にソース／ドレ
インの加工を施し、その後にゲート加工を行うものであ
り、かつ複数のフィンに対して１組のソース・ドレイン
領域を有するひとつのＭＩＳ型電界効果トランジスタを
構成する例を示す。具体的には２つのフィンから構成さ
れる例について説明する。
【００６２】図７〜図１０は本発明の一実施形態に係わ
るＭＩＳ型電界効果トランジスタのプロセスの一例を示
す概略断面図である。以下、図７〜図１０を用いて、本
発明の一実施形態に関わるＭＩＳ型電界効果トランジス
タの製造方法について説明する。図７（ａ）、（ｂ）〜
図１０（ａ）、（ｂ）の（イ）は基板上面から見た平面
図、（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）
は前記（イ）のＢ−Ｂ´方向断面図である。
るＭＩＳ型電界効果トランジスタのプロセスの一例を示
す概略断面図である。以下、図７〜図１０を用いて、本
発明の一実施形態に関わるＭＩＳ型電界効果トランジス
タの製造方法について説明する。図７（ａ）、（ｂ）〜
図１０（ａ）、（ｂ）の（イ）は基板上面から見た平面
図、（ロ）は前記（イ）のＡ−Ａ´方向断面図、（ハ）
は前記（イ）のＢ−Ｂ´方向断面図である。
【００６３】まず、第２の実施形態同様、図７（ａ）に
示すように、絶縁層３１上に第１の半導体層である格子
緩和したＳｉＧｅ結晶層３２が積層されたＳＧＯＩ基板
を用意した。
示すように、絶縁層３１上に第１の半導体層である格子
緩和したＳｉＧｅ結晶層３２が積層されたＳＧＯＩ基板
を用意した。
【００６４】本実施形態では絶縁層３１は厚さ１００ｎ
ｍのシリコン酸化物よりなり、前記絶縁層３１上に、厚
さ２００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶層
３２を有するＳＧＯＩ基板を用いた。
ｍのシリコン酸化物よりなり、前記絶縁層３１上に、厚
さ２００ｎｍ、Ｇｅ組成が１０原子％のＳｉＧｅ結晶層
３２を有するＳＧＯＩ基板を用いた。
【００６５】次にこのＳＧＯＩ基板に厚さ１０ｎｍのシ
リコン酸化物層３３をＣＶＤ法により堆積し、さらに厚
さ１０ｎｍのシリコン窒化物層３４を積層した。続い
て、ソース・ドレイン領域となる部分を残して前記シリ
コン窒化物層３４を取り除き、シリコン酸化物層３３を
露出させた。さらに、フィン部となる部分を残してフィ
ン周辺部のシリコン酸化物層３３を除去し、ＳｉＧｅ結
晶層３２を露出させた。この構造を図７（ｂ）に示す。
このときフィン部を覆うシリコン酸化物層３３の幅は２
５０ｎｍとした。
リコン酸化物層３３をＣＶＤ法により堆積し、さらに厚
さ１０ｎｍのシリコン窒化物層３４を積層した。続い
て、ソース・ドレイン領域となる部分を残して前記シリ
コン窒化物層３４を取り除き、シリコン酸化物層３３を
露出させた。さらに、フィン部となる部分を残してフィ
ン周辺部のシリコン酸化物層３３を除去し、ＳｉＧｅ結
晶層３２を露出させた。この構造を図７（ｂ）に示す。
このときフィン部を覆うシリコン酸化物層３３の幅は２
５０ｎｍとした。
【００６６】この後、図８（ａ）に示すようにドライエ
ッチングによりフィン部周辺のＳｉＧｅ結晶層３２をエ
ッチング除去し、フィン部の突起を形成した。これによ
りソース・ドレイン領域となるＳｉＧｅ結晶層３２´の
間に２つのフィン部となるＳｉＧｅ結晶層３２´´が形
成されたことになる。このときフィン部となるＳｉＧｅ
結晶層３２´´側面が（０１０）面となることが望まし
い。
ッチングによりフィン部周辺のＳｉＧｅ結晶層３２をエ
ッチング除去し、フィン部の突起を形成した。これによ
りソース・ドレイン領域となるＳｉＧｅ結晶層３２´の
間に２つのフィン部となるＳｉＧｅ結晶層３２´´が形
成されたことになる。このときフィン部となるＳｉＧｅ
結晶層３２´´側面が（０１０）面となることが望まし
い。
【００６７】続いて、酸化温度１０００℃以上で熱酸化
を施した。このときの状態を図８（ｂ）に示す。このと
き、表面がシリコン窒化物層３４で覆われたソース・ド
レイン領域となるＳｉＧｅ結晶層３２´は酸化されない
が、シリコン窒化物３４層の無いフィン部となるＳｉＧ
ｅ結晶層３２´´は酸化が進む。すなわちフィン部とな
るＳｉＧｅ結晶層３２´´はシリコン酸化物層３３で覆
われた上部と、シリコン酸化物層３３の無い側面から酸
化が進む。この熱酸化によりフィン部となるＳｉＧｅ結
晶層３２´´のおよそ１００ｎｍの厚さが酸化する。そ
の結果、フィン部となるＳｉＧｅ結晶層３２´´は高さ
１００ｎｍ、幅３０ｎｍとなる。ここでフィン部となる
ＳｉＧｅ層３２´´の上面には薄いシリコン酸化物酸化
層３３が形成されていたため、側面の酸化の速度が、酸
化開始時にわずかに速い。
を施した。このときの状態を図８（ｂ）に示す。このと
き、表面がシリコン窒化物層３４で覆われたソース・ド
レイン領域となるＳｉＧｅ結晶層３２´は酸化されない
が、シリコン窒化物３４層の無いフィン部となるＳｉＧ
ｅ結晶層３２´´は酸化が進む。すなわちフィン部とな
るＳｉＧｅ結晶層３２´´はシリコン酸化物層３３で覆
われた上部と、シリコン酸化物層３３の無い側面から酸
化が進む。この熱酸化によりフィン部となるＳｉＧｅ結
晶層３２´´のおよそ１００ｎｍの厚さが酸化する。そ
の結果、フィン部となるＳｉＧｅ結晶層３２´´は高さ
１００ｎｍ、幅３０ｎｍとなる。ここでフィン部となる
ＳｉＧｅ層３２´´の上面には薄いシリコン酸化物酸化
層３３が形成されていたため、側面の酸化の速度が、酸
化開始時にわずかに速い。
【００６８】次に図９（ａ）に示すように、ソース・ド
レイン領域となるシリコン窒化物層３４を除去した後
に、シリコン酸化物層３３ごしに基板に燐のイオンをイ
オン注入した。このときソース・ドレイン領域となるＳ
ｉＧｅ結晶層３２´にはイオンは注入されるが、フィン
部となるＳｉＧｅ層３２´´には熱酸化で厚膜化した厚
いシリコン酸化物層３３で覆われているため、イオンは
注入されない。
レイン領域となるシリコン窒化物層３４を除去した後
に、シリコン酸化物層３３ごしに基板に燐のイオンをイ
オン注入した。このときソース・ドレイン領域となるＳ
ｉＧｅ結晶層３２´にはイオンは注入されるが、フィン
部となるＳｉＧｅ層３２´´には熱酸化で厚膜化した厚
いシリコン酸化物層３３で覆われているため、イオンは
注入されない。
【００６９】その後、図９（ｂ）に示すようにソース・
ドレイン領域表面、フィン部のシリコン酸化層３３を除
去し、ＳｉＧｅ結晶層３２´、３２´´表面を露出させ
たのち、選択成長によりこのＳｉＧｅ結晶層３２´、３
２´´面上にのみ厚さ１０ｎｍの第２の半導体層である
ひずみＳｉ層３５を成長した。さらにこのひずみＳｉ層
３５の表面を厚さ３ｎｍ熱酸化し、シリコン酸化物から
なるゲート絶縁層３６を形成した。このときの加熱温度
はＧｅの拡散を防ぎ良質なＳｉ／ＳｉＧｅ界面を維持す
るため８５０℃以下が望ましい。
ドレイン領域表面、フィン部のシリコン酸化層３３を除
去し、ＳｉＧｅ結晶層３２´、３２´´表面を露出させ
たのち、選択成長によりこのＳｉＧｅ結晶層３２´、３
２´´面上にのみ厚さ１０ｎｍの第２の半導体層である
ひずみＳｉ層３５を成長した。さらにこのひずみＳｉ層
３５の表面を厚さ３ｎｍ熱酸化し、シリコン酸化物から
なるゲート絶縁層３６を形成した。このときの加熱温度
はＧｅの拡散を防ぎ良質なＳｉ／ＳｉＧｅ界面を維持す
るため８５０℃以下が望ましい。
【００７０】続いて図１０（ａ）に示すようにフィン部
の隙間を埋め込むようにゲート電極として多結晶シリコ
ン層３７をＣＶＤ法により堆積した。ここで多結晶シリ
コン層３７にはホウ素を添加した。これはＣＶＤによる
堆積時に同時にホウ素を添加する方法でも、後からイオ
ン注入により導入方法でも良い。
の隙間を埋め込むようにゲート電極として多結晶シリコ
ン層３７をＣＶＤ法により堆積した。ここで多結晶シリ
コン層３７にはホウ素を添加した。これはＣＶＤによる
堆積時に同時にホウ素を添加する方法でも、後からイオ
ン注入により導入方法でも良い。
【００７１】最後に図１０（ｂ）に示すようにゲートの
幅で多結晶シリコン層３７を残して周囲を除去し、ソー
ス／ドレイン領域、多結晶シリコン部にそれぞれ電極を
形成してＭＩＳ型電界効果トランジスタＦＥＴが出来上
がる。
幅で多結晶シリコン層３７を残して周囲を除去し、ソー
ス／ドレイン領域、多結晶シリコン部にそれぞれ電極を
形成してＭＩＳ型電界効果トランジスタＦＥＴが出来上
がる。
【００７２】なお、第１の実施形態〜第３の実施形態で
は緩和したＳｉＧｅ結晶でフィン中央部を形成し、ひず
みシリコン層により表面を覆い、ひずみシリコン層をチ
ャネルとする構造を採用した。また通常のＳｉ結晶でフ
ィン中央部を形成し、表面をひずみＳｉＧｅ結晶層で表
面を覆い、このひずみＳｉＧｅ層をチャネルとした構造
では正孔移動度が増大する。このようなＳｉＧｅ層をチ
ャネルとする場合は、ゲート絶縁層として、ＳｉＧｅ層
を直接酸化して酸化膜をゲートとする方法のほかに、Ｓ
ｉＧｅ層の上に２〜５ｎｍ程度（酸化層となる厚さの半
分程度）の厚さのＳｉ層を積層し、このＳｉ層を酸化す
る方法もある。ＳｉＧｅ直接酸化の場合、酸化層からは
じき出されたＧｅ原子が界面の特性を劣化させるため問
題が生ずることがあるが、Ｓｉ層を酸化する方法ではこ
の問題はない。ただしＳｉ層の厚さが厚すぎるとチャネ
ルとゲート酸化層間にＳｉ層が残り、移動度などの特性
を低下させる。 （第４の実施形態）第１の半導体層をＳｉとし、第２の
半導体層をひずみＳｉＧｅ層とする構造でｐチャネルＭ
ＩＳ型電界効果トランジスタを構成し、第１の半導体層
をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉと
する構造でｎチャネルＭＩＳ電界効果トランジスタを構
成し、両者を組み合わせて相補型電界効果トランジスタ
を製造する場合は、絶縁層上にシリコン層領域と緩和し
たＳｉＧｅ層領域が混在した基板を用意する必要があ
る。すなわち基板上の指定の位置をＳｉ及びＳｉＧｅで
構成する必要がある。このような基板の製造方法を図１
１を用いて説明する。図１１は絶縁層上にＳｉ層領域と
ＳｉＧｅ層領域を有する基板の製造プロセスの一例を示
す概略断面図である。
は緩和したＳｉＧｅ結晶でフィン中央部を形成し、ひず
みシリコン層により表面を覆い、ひずみシリコン層をチ
ャネルとする構造を採用した。また通常のＳｉ結晶でフ
ィン中央部を形成し、表面をひずみＳｉＧｅ結晶層で表
面を覆い、このひずみＳｉＧｅ層をチャネルとした構造
では正孔移動度が増大する。このようなＳｉＧｅ層をチ
ャネルとする場合は、ゲート絶縁層として、ＳｉＧｅ層
を直接酸化して酸化膜をゲートとする方法のほかに、Ｓ
ｉＧｅ層の上に２〜５ｎｍ程度（酸化層となる厚さの半
分程度）の厚さのＳｉ層を積層し、このＳｉ層を酸化す
る方法もある。ＳｉＧｅ直接酸化の場合、酸化層からは
じき出されたＧｅ原子が界面の特性を劣化させるため問
題が生ずることがあるが、Ｓｉ層を酸化する方法ではこ
の問題はない。ただしＳｉ層の厚さが厚すぎるとチャネ
ルとゲート酸化層間にＳｉ層が残り、移動度などの特性
を低下させる。 （第４の実施形態）第１の半導体層をＳｉとし、第２の
半導体層をひずみＳｉＧｅ層とする構造でｐチャネルＭ
ＩＳ型電界効果トランジスタを構成し、第１の半導体層
をＳｉＧｅ結晶層とし、第２の半導体層をひずみＳｉと
する構造でｎチャネルＭＩＳ電界効果トランジスタを構
成し、両者を組み合わせて相補型電界効果トランジスタ
を製造する場合は、絶縁層上にシリコン層領域と緩和し
たＳｉＧｅ層領域が混在した基板を用意する必要があ
る。すなわち基板上の指定の位置をＳｉ及びＳｉＧｅで
構成する必要がある。このような基板の製造方法を図１
１を用いて説明する。図１１は絶縁層上にＳｉ層領域と
ＳｉＧｅ層領域を有する基板の製造プロセスの一例を示
す概略断面図である。
【００７３】まず、図１１（ａ）に示すように通常のＳ
ＯＩ基板（絶縁層４１上にシリコン層４２（ＳＯＩ層）
が積層された基板、通常はシリコンウエハに埋め込み絶
縁膜を形成してなる）を用意した。絶縁層はシリコン酸
化物よりなるものであった。ここで絶縁層４１の厚さに
は指定は無い。絶縁層４１上のシリコン層４２の厚さは
数ｎｍ以上でかつ２００ｎｍ程度以下であれば良い。こ
こでは絶縁層４１上のＳＯＩ層４２の厚さが８０ｎｍで
あるＳＯＩ基板を例に説明する。
ＯＩ基板（絶縁層４１上にシリコン層４２（ＳＯＩ層）
が積層された基板、通常はシリコンウエハに埋め込み絶
縁膜を形成してなる）を用意した。絶縁層はシリコン酸
化物よりなるものであった。ここで絶縁層４１の厚さに
は指定は無い。絶縁層４１上のシリコン層４２の厚さは
数ｎｍ以上でかつ２００ｎｍ程度以下であれば良い。こ
こでは絶縁層４１上のＳＯＩ層４２の厚さが８０ｎｍで
あるＳＯＩ基板を例に説明する。
【００７４】次に、図１１（ｂ）に示すようにこのＳＯ
Ｉ基板の全面を熱酸化しシリコン層４２表面に２０ｎｍ
のシリコン酸化物層４３を形成する。この段階でシリコ
ン層４２の厚さは７０ｎｍとなっている。さらにその上
を厚さ３０ｎｍのシリコン窒化物層４４で覆う。シリコ
ン窒化物層４４の形成はＣＶＤ法で行った。
Ｉ基板の全面を熱酸化しシリコン層４２表面に２０ｎｍ
のシリコン酸化物層４３を形成する。この段階でシリコ
ン層４２の厚さは７０ｎｍとなっている。さらにその上
を厚さ３０ｎｍのシリコン窒化物層４４で覆う。シリコ
ン窒化物層４４の形成はＣＶＤ法で行った。
【００７５】次に、レジスト層（図示せず）を全面に塗
布した後、フォトリソグラフィーの手法により、シリコ
ン層を残す領域にのみレジストを残し、シリコン層を残
さずＳｉＧｅ層を形成する領域のレジストを除去した。
さらに図１１（ｄ）に示すようにこのレジスト（図示せ
ず）をマスクにし、開口部のシリコン窒化物層４４及び
シリコン酸化物層４３をエッチングし残ったレジストを
除去して、シリコン層４２を露出させた。
布した後、フォトリソグラフィーの手法により、シリコ
ン層を残す領域にのみレジストを残し、シリコン層を残
さずＳｉＧｅ層を形成する領域のレジストを除去した。
さらに図１１（ｄ）に示すようにこのレジスト（図示せ
ず）をマスクにし、開口部のシリコン窒化物層４４及び
シリコン酸化物層４３をエッチングし残ったレジストを
除去して、シリコン層４２を露出させた。
【００７６】その後、図１１（ｅ）に示すように、選択
成長の手法で、露出したシリコン層４２部分にのみ厚さ
１４０ｎｍ、Ｇｅ組成１５原子％のＳｉＧｅ層４５を成
長した。
成長の手法で、露出したシリコン層４２部分にのみ厚さ
１４０ｎｍ、Ｇｅ組成１５原子％のＳｉＧｅ層４５を成
長した。
【００７７】この後、図１１（ｆ）に示すように熱酸化
を行いＳｉＧｅ層４５上にシリコン酸化物層４６を形成
すると同時にＳｉＧｅ層４５中のＧｅ原子がシリコン層
４２中に拡散してＳｉＧｅ層単層と変化させた。このと
き熱酸化の温度は９００℃以上が望ましい。さらには１
０００℃以上が望ましい。高温の熱酸化によりＳｉＧｅ
層４５上に厚さ２８０ｎｍの酸化物層４６を形成される
がこの熱酸化では酸化物層４６中にはＧｅ原子は取り込
まれず、ＳｉＧｅ層４５中にはじき出される。さらにＳ
ｉＧｅ層４５中のＧｅ原子は最初に用意したシリコン層
４２層中に拡散しシリコン層とＳｉＧｅ層の積層構造は
ＳｉＧｅ単層と変化する。その結果絶縁層４１上に厚さ
７０ｎｍ、Ｇｅ組成３０原子％のＳｉＧｅ層領域が形成
される。この過程でシリコン窒化物層４４で覆われた部
分では酸化は進まない。すなわち当初のシリコン層４２
がそのまま残る。したがって基板上に７０ｎｍのシリコ
ン層領域と、同じく７０ｎｍでＧｅ組成３０原子％のし
ＳｉＧｅ層領域が選択的に形成できる。最後に酸化物層
４６、シリコン窒化物層４４、シリコン酸化物層４３を
ＲＩＥ法にて除去した。
を行いＳｉＧｅ層４５上にシリコン酸化物層４６を形成
すると同時にＳｉＧｅ層４５中のＧｅ原子がシリコン層
４２中に拡散してＳｉＧｅ層単層と変化させた。このと
き熱酸化の温度は９００℃以上が望ましい。さらには１
０００℃以上が望ましい。高温の熱酸化によりＳｉＧｅ
層４５上に厚さ２８０ｎｍの酸化物層４６を形成される
がこの熱酸化では酸化物層４６中にはＧｅ原子は取り込
まれず、ＳｉＧｅ層４５中にはじき出される。さらにＳ
ｉＧｅ層４５中のＧｅ原子は最初に用意したシリコン層
４２層中に拡散しシリコン層とＳｉＧｅ層の積層構造は
ＳｉＧｅ単層と変化する。その結果絶縁層４１上に厚さ
７０ｎｍ、Ｇｅ組成３０原子％のＳｉＧｅ層領域が形成
される。この過程でシリコン窒化物層４４で覆われた部
分では酸化は進まない。すなわち当初のシリコン層４２
がそのまま残る。したがって基板上に７０ｎｍのシリコ
ン層領域と、同じく７０ｎｍでＧｅ組成３０原子％のし
ＳｉＧｅ層領域が選択的に形成できる。最後に酸化物層
４６、シリコン窒化物層４４、シリコン酸化物層４３を
ＲＩＥ法にて除去した。
【００７８】以上のようにして得られた半導体基板に対
し、例えば本発明の第２の実施形態に示される如くの方
法にてｎチャネルトランジスタ及びｐチャネルトランジ
スタをそれぞれ形成することにより、本発明にかかるＣ
ＭＯＳを有する半導体装置を得ることができる。
し、例えば本発明の第２の実施形態に示される如くの方
法にてｎチャネルトランジスタ及びｐチャネルトランジ
スタをそれぞれ形成することにより、本発明にかかるＣ
ＭＯＳを有する半導体装置を得ることができる。
【００７９】
【発明の効果】以上述べたごとく、ＭＩＳ型電界効果ト
ランジスタの素子サイズに対して絶縁層と半導体層との
接合部分の面積を小さくすることが可能となる。これに
より絶縁層と半導体層との接合部分の欠陥等に起因する
悪影響を低減できる。
ランジスタの素子サイズに対して絶縁層と半導体層との
接合部分の面積を小さくすることが可能となる。これに
より絶縁層と半導体層との接合部分の欠陥等に起因する
悪影響を低減できる。
【図１】 本発明の一実施形態を示すＭＩＳ型電界効果
トランジスタの概略斜視図。
トランジスタの概略斜視図。
【図２】 本発明の一実施形態を示すＭＩＳ型電界効果
トランジスタの概略断面図。
トランジスタの概略断面図。
【図３】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図４】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図５】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図６】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図７】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図８】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図９】 本発明の一実施形態に係わるＭＩＳ型電界効
果トランジスタの製造プロセスの一例を示す概略断面
図。
果トランジスタの製造プロセスの一例を示す概略断面
図。
【図１０】 本発明の一実施形態に係わるＭＩＳ型電界
効果トランジスタの製造プロセスの一例を示す概略断面
図。
効果トランジスタの製造プロセスの一例を示す概略断面
図。
【図１１】 本発明の一実施形態に係わる絶縁層上にＳ
ｉ層領域とＳｉＧｅ層領域を有する基板の製造プロセス
の一例を示す概略断面図。
ｉ層領域とＳｉＧｅ層領域を有する基板の製造プロセス
の一例を示す概略断面図。
【図１２】 従来のひずみＳｉ層をチャネルに用いたＭ
ＩＳ型電界効果トランジスタを示す断面概略図。
ＩＳ型電界効果トランジスタを示す断面概略図。
１０…半導体基板
２０…絶縁層
３０…ＳｉＧｅ層（第１の半導体層）
４０…ひずみＳｉ層（第２の半導体層）
５０…ソース領域
６０…ドレイン領域
７０…ゲート絶縁層
８０…ゲート電極
１１…絶縁層
１２…ＳｉＧｅ結晶層
１３…マスク
１４…酸化層
１５…ひずみ
２１…第１絶縁層
２２…ＳｉＧｅ結晶層
２３…ひずみＳｉ層
２４…第２絶縁層
２５…導電性層（ゲート電極）
２６…第３絶縁層
２７…半導体層
３１…絶縁層
３２、３２´、３２´´…ＳｉＧｅ結晶層
３３…シリコン酸化物層
３４…シリコン窒化物層
３５…ひずみ
３６…ゲート絶縁層
３７…多結晶シリコン層（ゲート電極）
４１…絶縁層
４２…シリコン層
４３…シリコン酸化物層
４４…シリコン窒化物層
４５…ＳｉＧｅ層
４６…酸化物層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 水野 智久
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 高木 信一
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
Ｆターム(参考） 5F110 AA06 AA30 BB03 CC02 DD05
DD13 EE09 EE22 EE32 FF02
FF23 GG01 GG02 GG07 GG12
GG17 GG19 GG22 GG25 GG29
GG41 HJ01 HJ13 HK09 HK31
QQ17
Claims (8)
- 【請求項１】主面を有する絶縁層と、前記絶縁層の前記
主面上に設けられ、前記絶縁層の前記主面側の底面と、
側面及び上面を有する第１の半導体層と、前記第１の半
導体層の少なくとも前記側面上に設けられ、前記第１の
半導体層と異なる格子定数を有し、互いに離間して設け
られたソース領域及びドレイン領域を有し前記ソース領
域及びドレイン領域により定義されるチャネル領域を形
成する第２の半導体層と、前記第２の半導体層の前記チ
ャネル領域上に設けられたゲート絶縁層及びゲート電極
とを備え、前記チャネル領域のチャネル長方向が前記絶
縁層の前記主面とほぼ平行であり、前記第２の半導体層
表面における前記チャネル領域の面積が、前記第１半導
体層の前記底面の面積よりも大であるＭＩＳ型電界効果
トランジスタを備える半導体装置。 - 【請求項２】前記第１の半導体層はＳｉＧｅ層であり、
前記第２の半導体層がひずみＳｉ層であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】前記第１の半導体層はＳｉ層であり、前記
第２の半導体層はひずみＳｉＧｅ層とすることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】主面を有する絶縁層と、 前記絶縁層の前記主面上に設けられ、前記絶縁層の前記
主面側の底面と、側面及び上面を有し、ｐ型領域を有す
る第１の半導体層と、前記第１の半導体層の少なくとも
前記側面上に設けられ、前記第１の半導体層と異なる格
子定数を有し、ｐ型領域と、互いに離間して設けられた
ｎ型ソース領域及びｎ型ドレイン領域を有し、前記ｎ型
ソース領域及びドレイン領域により定義されるチャネル
領域を形成する第２の半導体層と、前記第２の半導体層
の前記チャネル領域上に設けられたゲート絶縁層及びゲ
ート電極とを備え、前記チャネル領域のチャネル長方向
が前記絶縁層の前記主面とほぼ平行であり、前記第２の
半導体層表面における前記チャネル領域の面積が前記第
１半導体層の前記底面の面積よりも大であるｎチャネル
ＭＩＳ型電界効果トランジスタ及び、前記絶縁層の前記
主面上に設けられ、前記絶縁層側の前記主面側の底面
と、側面及び上面を有し、ｎ型領域を有する第３の半導
体層と、前記第３の半導体層の少なくとも前記側面上に
設けられ、前記第３の半導体層と異なる格子定数を有
し、ｎ型領域と、互いに離間して設けられたｐ型ソース
領域及びｐ型ドレイン領域を有し、前記ｎ型ソース領域
及びドレイン領域により定義されるチャネル領域を形成
する第４の半導体層と、前記第４の半導体層の前記チャ
ネル領域上に設けられたゲート絶縁層及びゲート電極と
を備え、前記チャネル領域のチャネル長方向が前記絶縁
層の前記主面とほぼ平行であり、前記第４の半導体層表
面における前記チャネル領域の面積が前記第３の半導体
層の前記底面の面積よりも大であるｐチャネルＭＩＳ型
電界効果トランジスタと、を組み合わせたＣＭＯＳ回路
を備えることを特徴とする半導体装置。 - 【請求項５】前記ｎチャネルＭＩＳ型電界効果トランジ
スタの前記第１の半導体層はＳｉＧｅ層でありかつ前記
第２の半導体層がひずみＳｉ層であり、前記ｐチャネル
ＭＩＳ型電界効果トランジスタの前記第３の半導体層は
ＳｉＧｅ層でありかつ前記第４の半導体層はひずみＳｉ
層であることを特徴とする請求項４記載の半導体装置。 - 【請求項６】前記ｎチャネルＭＩＳ型電界効果トランジ
スタの前記第１の半導体層はＳｉＧｅ層でありかつ前記
第２の半導体層がひずみＳｉ層であり、前記ｐチャネル
ＭＩＳ型電界効果トランジスタの前記第３の半導体層は
Ｓｉ層であり、前記第４の半導体層はひずみＳｉＧｅ層
とすることを特徴とする請求項４記載の半導体装置。 - 【請求項７】絶縁層とＳｉＧｅ層との積層体を形成する
工程と、前記ＳｉＧｅ層をエッチングし、前記絶縁層上
に前記絶縁層側の底面と、側面及び上面を有する突起状
のＳｉＧｅ層を形成する工程と、前記積層体を酸化する
ことにより前記ＳｉＧｅ層のＧｅ組成を高濃度化する工
程と、前記ＳｉＧｅ層の側面にＳｉ層を形成する第３工
程と、前記Ｓｉ層上にソース領域、ドレイン領域、ゲー
ト絶縁層及びゲート電極とを形成する第４工程とを備え
ることを特徴とする半導体装置の製造方法。 - 【請求項８】絶縁層と前記絶縁層上に積層されたシリコ
ン層とを備える半導体基板の前記シリコン層上に、選択
的に、シリコン酸化物層及び前記シリコン酸化物層上に
積層されたシリコン窒化物層とを備えるマスクを形成す
る工程と、前記マスクが形成された部分以外の前記シリ
コン層上にＳｉＧｅ層を積層する工程と、前記半導体基
板に熱酸化処理を施すことにより、前記ＳｉＧｅ層表面
に酸化物層を形成すると同時にＳｉＧｅ層とシリコン層
との積層体をＳｉＧｅ層単層に変化する工程と、前記酸
化物層と、前記マスクを除去する工程とを備える半導体
基板の製造方法。
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