FR2881878A1 - Transistor a effet de champ - Google Patents
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Abstract
La présente invention propose un transistor de champ comprenant un drain, une source, un canal en liaison électrique avec la source et le drain, et au moins deux grilles situées de part et d'autre du canal de sorte à appliquer, lorsqu'elles sont polarisées, un champ électrique au canal, caractérisé en ce que le canal a une structure multicouche configurée de sorte à comporter au moins une couche de conditionnement et au moins une couche conductrice, une couche de conditionnement étant adjacente à une couche conductrice de porteurs de charge, chaque couche de conditionnement étant agencée de sorte à, en association ou non avec une autre couche de conditionnement, contraindre au moins une couche conductrice adjacente à confiner des porteurs de charge.
Description
L'invention concerne un transistor à effet de champs (FET) à plusieurs
grilles.
De tels FETs multi-grilles ont connu un vif succès ces dernières années du fait des nombreux avantages qu'ils présentent, notamment par rapport aux FETs mono-grille, tels qu'une réduction des effets de canal court (encore appelés SCE de l'acronyme anglo-saxon Short-Channel Effects ), une pente sous le seuil raide, pas d'effet de corps (encore appelé Body Effect ), et un dopage moindre voir nul.
Ces avantages sont procurés principalement par la configuration io particulière d'un FET multi-grilles qui a un canal actif étroit (séparant la source du drain) pouvant être électriquement séparé du substrat massif (encore appelé Bulk ).
En référence aux figures la et 1 b, représentant respectivement une vue en coupe longitudinale et une vue en coupe transversale d'un FET à doublegrille comprenant donc une source 40 et un drain 50 reliés entre eux électriquement par un canal actif 10, et deux grilles 20a et 20b situées de part et d'autre du canal actif 10 (la grille du dessus étant appelée la grille avant 20a et la grille enterrée étant appelée la grille arrière 20b) de sorte à appliquer, lorsqu'elles sont polarisées, un champ électrique au canal 10. La grille avant 20a et la grille arrière 20b sont sensiblement parallèles entre elles afin de créer un champ électrique sensiblement symétrique le long du canal et perpendiculaire au plan de référence du canal 10 défini ici par un plan s'étendant entre le canal 10 et une des deux grilles 20a et 20b. Les grilles 20a et 20b sont chacune séparées du canal 10 par une couche en matériau diélectrique 30a et 30b créant ainsi une capacité dont la constante diélectrique est celle du diélectrique (tel que du SiO2). Le FET double-grille est supporté ici par un substrat raidisseur 300 qui permet notamment de garder une tenue mécanique de l'ensemble. Dans une alternative possible, telle qu'illustrée sur les figures la et lb, une couche épaisse 200 en matériau diélectrique est intercalée entre le substrat raidisseur 300 et le FET double-grille, notamment pour améliorer les propriétés électriques du transistor, celui-ci étant alors un FET double-grille-sur-isolant.
L'application de deux tensions identiques ou non VG et VG' à chacune des deux grilles 20a et 20b (selon une première configuration) ou l'application d'une tension VG à la grille avant 20a et une liaison à la masse de la grille arrière 20b (dans une seconde configuration) créera alors au moins une zone d'accumulation de porteurs de charge ou une zone d'inversion des porteurs de charge dans le canal 10. A partir d'une tension seuil Vs, appliquée aux grilles 20a et/ou 20b, un courant sera apte à circuler io entre la source 40 et le drain 50 par l'intermédiaire du canal 10, le FET double-grille étant alors passant.
En référence aux figures 2a à 2f, sont représentées différentes conceptions de FET multi-grilles, connues de l'état de la technique. II est à noter que, sur ces figures, ne sont schématisés (pour des raisons de is simplification du discours) que le canal 10, la source 40, le drain 50 et les grilles. La flèche contenue dans chacune des différentes figures représente la direction du courant dans le canal 10 (lorsque VG>Vs). Le substrat support est ici supposé se situer sous les FETs représentés.
En référence à la figure 2a, est représenté un FET planaire double-grille dont les grilles 20a et 20b s'étendent parallèlement et de part et d'autre des plans dans lesquels le courant circule dans le canal 10, le FET s'étendant ici le long de son substrat support.
Les figures 2b et 2c représentent des FETs double-grille pour lesquels les grilles 20a et 20b s'étendent parallèlement et de part et d'autre des plans de circulation du courant, le FET de la figure 2b s'étendant en longueur dans une direction sensiblement parallèle à la surface du substrat support, et le FET de la figure 2c s'étendant en longueur dans une direction sensiblement perpendiculaire à la surface du substrat support.
La figure 2d représente un FET à quatre grilles 20a, 20b, 20c, 20d, ces 30 dernières entourant entièrement au moins une partie du canal 10 dans sa longueur. Ce FET est encore appelé FET-GAA ( GAA étant l'acronyme anglo-saxon de Gate-All-Around ).
La figure 2e représente un FET-GAA à quatre grilles 20a, 20b, 20c et 20d, ces dernières entourant entièrement au moins une partie du canal 10, 5 le FET étant ici davantage disposé verticalement par rapport au substrat que le FET de la figure 2d.
La figure 2f représente un FET appelé Fin-FET, à trois grilles, ces dernières entourant au moins une partie du canal 10, deux grilles 20a et 20b s'étendant dans des plans de circulation de courant ainsi que dans la io longueur du canal 10.
Comparés à des FETs mono-grille, les FETs multi-grilles peuvent atteindre, grâce aux propriétés particulières d'un canal 10 étroit entouré par au moins deux grilles, des transconductances deux fois supérieures.
Cependant, malgré les performances accrues d'un FET multi-grilles, il serait souhaitable d'obtenir un meilleur contrôle intrinsèque du courant au sein du canal 10, et notamment du nombre des porteurs de charges qu'il contient et de leur mobilité lors de l'application d'une tension VG déterminée.
A cet effet, on pourrait diminuer la section du canal 10 de sorte à confiner des porteurs dans celui-ci. Mais des structures de canal 10 trop fines conduiraient à des problèmes de diffusion de porteurs à proximité des grilles et à des effets quantiques (notamment courants tunnels) qui diminueraient finalement le contrôle intrinsèque qu'on souhaite obtenir du courant.
Un premier objectif de l'invention est d'obtenir un meilleur contrôle 25 intrinsèque des charges dans le canal d'un FET multi-grilles.
Un deuxième objectif de l'invention est d'atteindre le premier objectif tout en évitant des problèmes d'effets de bords de canal, habituellement rencontrés.
Un troisième objectif de l'invention est d'augmenter la mobilité des 30 porteurs de charge dans le canal.
La présente invention tend à atteindre ces objectifs en proposant un transistor à effet de champ comprenant donc un drain, une source, un canal en liaison électrique avec la source et le drain, et au moins deux grilles situées de part et d'autre du canal de sorte à appliquer, lorsqu'elles sont polarisées, un champ électrique au canal, caractérisé en ce que le canal a une structure multicouche configurée de sorte à comporter au moins une couche de conditionnement et au moins une couche conductrice, une couche de conditionnement étant adjacente à une couche conductrice de porteurs de charge, chaque couche de conditionnement étant agencée de io sorte à, en association ou non avec une autre couche de conditionnement, contraindre au moins une couche conductrice adjacente à confiner des porteurs de charge, éventuellement chaque couche conductrice étant suffisamment mince pour présenter un tel confinement de charge.
D'autres caractéristiques du transistor à effet de champ selon l'invention sont: - chaque couche conductrice est suffisamment mince pour être en outre contrainte élastiquement par au moins une couche de conditionnement adjacente, c'est à dire que la couche conductrice a une épaisseur inférieure à l'épaisseur critique au delà de laquelle la contrainte ne serait plus essentiellement élastique; - le matériau de chaque couche conductrice est différent de celui de chaque couche de conditionnement, cette différence entre matériaux participant au confinement des charges dans la couche conductrice; - chaque couche conductrice présente une concentration et/ou des natures d'espèces dopantes différente(s) de celle(s) de chaque couche de conditionnement de sorte à améliorer le confinement des porteurs dans la couche conductrice; - au moins une couche de conditionnement est située au voisinage d'au moins une grille, et a une épaisseur suffisante pour éviter des fuites ou un ralentissement des porteurs de charge de chaque couche conductrice, ces fuites ou ralentissement de porteurs étant dues à des effets de bords de canal liés notamment à de la diffusion de porteurs et à des courants tunnels; - la structure multicouche présente un plan de symétrie parallèle aux plans des couches partageant la structure multicouche en deux parties 5 sensiblement identiques l'une de l'autre; - la structure multicouches est constituée de trois couches, deux couches latérales au voisinage des deux grilles, constituées sensiblement d'un même matériau, et une couche centrale, la structure multicouche étant configurée de sorte que la couche centrale soit une couche conductrice et w que les couches latérales soient des couches de conditionnement, ou de sorte que la couche centrale soit une couche de conditionnement et que les couches latérales soient des couches conductrices; - les couches latérales sont en matériaux essentiellement contraints élastiquement, et en ce que la couche centrale est en matériau is essentiellement relâché élastiquement; - les couches latérales sont en Si1_XGex essentiellement contraint élastiquement, et la couche centrale est en Sil_yGey essentiellement relâché élastiquement, x et y E [0;1], et x y; - la structure multicouche est conforme à l'une des configurations 20 suivantes: couches latérales en Si essentiellement contraint élastiquement et couche centrale en Si1_yGey essentiellement relâché élastiquement, y E]0;1[; couches latérales en Si essentiellement contraint élastiquement et 25 couche centrale en Ge essentiellement relâché élastiquement; - couches latérales en Ge essentiellement contraint élastiquement et couche centrale en Si essentiellement relâché élastiquement; - les couches latérales sont en matériaux essentiellement relâchés élastiquement, et la couche centrale est en matériau essentiellement 30 contraint élastiquement; - les couches latérales sont en Si,_XGe, essentiellement relâché élastiquement, et la couche centrale est en Sii_yGey essentiellement contraint élastiquement, x et y E [0;1], et x y; - la structure multicouche est conforme à l'une des configurations 5 suivantes: couches latérales en Si relâché élastiquement et couche centrale en SiGe contraint élastiquement; couches latérales en Si relâché élastiquement et couche centrale en Ge contraint élastiquement; io couches latérales en Ge relâché élastiquement et couche centrale en Si contraint élastiquement.
D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante dans laquelle sont présentés des dispositifs et des procédés selon l'invention, donnés à titre d'exemples non limitatifs et faits en référence aux dessins annexés sur lesquels: La figure la et la figure 1 b représentent respectivement, de façon schématique, une vue en coupe longitudinale et transversale d'un FET à double-grille.
Les figures 2a à 2f représentent respectivement, et de façon schématique, différentes conceptions de FETs multi-grilles.
Les figures 3a et 3b représentent des FETs double-grille selon l'invention, respectivement selon une vue en perspective par transparence, et selon une vue en coupe transversale au canal.
Les figures 4a et 4b représentent un Fin-FET selon l'invention, respectivement selon une vue en perspective par transparence et selon une vue en coupe transversale au canal.
La figure 5 représente une vue en coupe d'un FET GAA selon l'invention.
Les figures 6a à 6f représentent différentes étapes de réalisation d'un FET selon l'invention, les figures 6a à 6d étant des vues en coupe des étapes associées, et les figures 6e et 6f étant des vues en perspective des étapes associées.
En référence aux figures 3a, 3b, 4a, 4b, et 5, sont représentés des exemples de FET multi-grille selon l'invention.
Ces FETs comprennent donc chacun un drain 40, une source 50, situés respectivement à l'extrémité du canal 10 afin d'être en liaison électrique avec ce dernier, et au moins deux grilles (20, 20a, 20b, 20c et/ou 20d). Le canal 10 est séparé de chaque grille par une couche diélectrique (30, 30a ou 30b) constituée d'un matériau diélectrique.
io Source 40, Drain 50, Canal 10 et Grilles ont une géométrie, sont dimensionnées et sont conçues de sorte à satisfaire les spécifications techniques souhaitées dans le cahier des charges du transistor (propriétés électriques, thermiques, densité de courant, tension seuil VS, etc.).
A ce propos, on peut se référer au document intitulé Beyond the conventional transistor de H.-S. P. Wong (IBM Journal of Research & Development, Vol. 46 N 2/3, de mars/mai 2002).
Préférentiellement, le canal 10 est principalement en matériau(x) choisi(s) parmi les matériaux semiconducteurs.
Le canal 10 a une structure multicouche avec au moins trois couches, et est configuré de sorte à comporter au moins une couche de conditionnement et au moins une couche conductrice, une couche de conditionnement étant adjacente à une couche conductrice de porteurs de charge, chaque couche de conditionnement étant agencée de sorte à avoir, en association ou non avec une autre couche de conditionnement, des propriétés électriques aptes à contraindre au moins une couche conductrice adjacente à confiner des porteurs de charge.
La détermination de la (ou des) couche(s) conductrice(s) et de la (ou des) couche(s) de conditionnement peut aussi dépendre du type de polarisation appliqué aux grilles. Ainsi, par exemple, certaines couches peuvent être conductrices pour une polarisation d'un premier type et devenir des couches de conditionnement vis-à-vis d'autres couches pour une polarisation d'un second type. On peut aussi avoir des couches qui sont à la fois des couches conductrices et des couches de conditionnement.
Le canal 10 est en outre avantageusement configuré pour présenter une symétrie dans la géométrie, dans les matériaux choisis et dans les propriétés électriques de la structure en couche le composant. Ainsi le canal présente une telle symétrie par rapport à un plan de symétrie parallèle aux plans des couches, ce plan séparant alors le canal 10 en deux parties sensiblement identiques l'une de l'autre (identité dans le nombre et les épaisseurs de couches ainsi que dans les matériaux choisis).
io Préférentiellement, les couches du canal 10 s'étendent parallèlement à deux grilles.
Pour illustration, en référence aux figures 3a, 3b, 4a, 4b, 5, est représenté un canal 10 formé d'une structure à trois couches référencées 11 a-12-11 b respectivement. Ici, on a affaire à une alternance de couches d'un premier type (couches 11a et 11b) et d'une couche 12 d'un deuxième type. Le premier type de couche présente des propriétés électriques sensiblement différentes de celles du deuxième type de couche.
On entend par propriétés électriques: - la modulation, de façon indépendante ou non, de la mobilité des trous 20 et/ou des électrons dans une ou plusieurs couches; ou - le confinement des électrons et/ou des trous, dans au moins une partie d'une ou plusieurs couches, les électrons et les trous pouvant être confinés dans une même couche.
En particulier, ces différences de propriétés électriques sont telles qu'au moins une des trois couches 11 a, 12 et 11 b est contrainte à confiner des porteurs de charge lorsque les grilles sont polarisées, cette (ou ces) couche(s) étant suffisamment mince(s) pour être apte à présenter un tel confinement.
Les différences de propriétés électriques entraînant le confinement 30 peuvent être obtenues par exemple par au moins un des moyens suivants, pris seul ou en combinaison: - un dopage différent d'une couche à l'autre; en effet, la modification du dopage d'une couche permet de faire varier sa tension seuil (VT) (tel que par exemple divulgué par S. M. Sze, Physics of semiconductor devices , pp 440-442, Wiley Ed.) ; en adaptant ainsi les VT des différentes couches on peut alors déclancher la circulation du courant dans la (ou les) couche(s) ayant le VT le plus faible; - une différence de matériaux d'une couche à l'autre (jouant ainsi sur les différences de structure de bandes entre les couches en présence) ; en effet, la modification de la structure de bande d'une couche permet de faire io varier sa tension seuil (VT) ; en adaptant ainsi les VT des différentes couches on peut alors déclancher la circulation du courant dans la (ou les) couche(s) ayant le VT le plus faible; - des contraintes élastiques internes différentes d'une couche à l'autre; la contrainte permet en effet de jouer sur la mobilité. Ainsi, si des porteurs sont présents dans toutes les couches, ils circuleront préférentiellement là où la mobilité est la plus forte (faible résistance électrique) ; - des différences d'épaisseur d'une couche à l'autre, qui peuvent notamment jouer dans le cas d'un confinement quantique dans des couches 20 minces.
Selon une première variante de l'invention, la couche centrale 12 présente un confinement, et les deux couches latérales 11 a et 11 b réalisent des couches de conditionnement aptes à contraindre au confinement la couche centrale 12.
La couche conductrice de porteurs (i.e. de confinement) étant la couche centrale 12, on éloigne alors les porteurs confinés des interfaces avec le diélectrique (30a, 30b, 30) au niveau desquelles des problèmes de diffusion et d'effets tunnel pourraient être rencontrés.
Ci-dessous sont présentés des cas de figure pour lesquels un tel canal 3o 10 a les couches latérales 11 a et 11 b en un matériau essentiellement relâché élastiquement, et la couche centrale 12 en un matériau essentiellement contraint élastiquement par les couches latérales 11 a et 11 b, la contrainte induite dans la couche centrale 12 pouvant participer au moins en partie au confinement intrinsèque de porteurs de charge.
De préférence, les couches latérales 11 a et 11 b ont une épaisseur totale suffisante pour empêcher toute relaxation des contraintes dans la couche centrale 12 (pour plus de précision, voir par exemple le document High mobility Si and Ge structures de Friedrich Schâffler ( Semiconductor Science Technology 12 (1997) 1515-1549)).
Dans cette configuration, le confinement sera donc principalement lo trouvé dans la couche centrale 12. Les couches de conditionnement étant alors ici les couches latérales 11 a et 11 b.
Par exemple, on pourra ainsi choisir de réaliser les couches latérales 11 a et 11 b en Si1_XGex (x E [0;1]) relâché élastiquement et la couche centrale 12 en Sil_yGey (y e [0;1] et y x) contraint élastiquement.
Ainsi, une première configuration consiste à choisir de réaliser les couches latérales 11 a et 11 b en Si relâché élastiquement et la couche centrale 12 en SiGe contraint élastiquement.
Dans cette première configuration, la circulation de trous est confinée dans la couche centrale 12 en SiGe contraint lorsqu'on polarise les grilles.
En outre des avantages procurés par le confinement des trous permettant ainsi un meilleur contrôle intrinsèque du courant lorsque les grilles sont polarisées, l'intensité du courant est accrue par rapport au cas où cette couche centrale 12 aurait été réalisée en SiGe relâché élastiquement (un SiGe contraint élastiquement présente en effet une mobilité de trous plus importante que celle d'un SiGe relâché) Une deuxième configuration consiste à choisir de réaliser les couches latérales 11 a et 11 b en Si relâché élastiquement et la couche centrale 12 en Ge contraint élastiquement.
Dans cette deuxième configuration, la circulation de trous est confinée dans la couche centrale 12 en Ge contraint. En outre des avantages procurés par le confinement des trous permettant ainsi un meilleur contrôle intrinsèque du courant lorsque les grilles sont polarisées, l'intensité du courant est nettement accrue par rapport au cas où cette couche centrale 12 aurait été réalisée en Ge relâché élastiquement (un Ge contraint élastiquement présente en effet une mobilité de trous plus importante que celle d'un Ge relâché).
Optionnellement, on peut réaliser une couche de Ge contraint ultrafine, c'est-à-dire de l'ordre de 10 à 15 nanomètres, afin de bénéficier du phénomène d'inversion volumique, et obtenir ainsi qu'une partie non négligeable des trous circule au centre du canal 10.
io On peut aussi, optionnellement, doper les couches latérales 11 a et 11 b de sorte à augmenter le confinement dans la couche centrale 12. Le dopage peut ainsi être réalisé durant une épitaxie de la couche, ou postérieurement par implantation.
Au final, on peut aussi espérer un dispositif dans lequel non seulement les trous mais aussi les électrons sont confinés dans la couche centrale 12. Ainsi, par exemple, si on utilise du Ge en couche centrale 12 et du Si en couches latérales 11 a et 11 b, les structures de bande respectives de ces matériaux sont telles que les deux types de porteurs circulent dans le Ge.
Selon une troisième configuration, on choisit de réaliser les couches latérales 11 a et 11 b en Ge relâché élastiquement et la couche centrale 12 en Si contraint élastiquement.
Dans cette troisième configuration, la circulation d'électrons est confinée dans la couche centrale 12 en Si contraint. En outre des avantages procurés par le confinement des électrons permettant ainsi un meilleur contrôle intrinsèque du courant lorsque les grilles sont polarisées, l'intensité du courant est accrue par rapport au cas où cette couche centrale 12 aurait été réalisée en Si relâché élastiquement (un Si contraint élastiquement présente en effet une mobilité d'électrons plus importante que celle d'un Si relâché).
Le canal 10 peut aussi être agencé de sorte qu'une circulation de trous soit confinée dans les couches latérales 11 a et 11 b en Ge, permettant alors d'augmenter encore la mobilité générale des porteurs de charge dans le canal 10. Dans ce cas, aussi bien la couche centrale 12 que les couches latérales 11 a et 11 b sont des couches conductrices et de conditionnement.
Selon une deuxième variante de l'invention, le canal 10 peut être s agencé de sorte que ce soit cette fois les couches latérales 11 a et llb qui présentent un confinement de porteurs, et la couche centrale 12 qui réalise une couche de conditionnement apte à contraindre les couches 11a et 11b au confinement.
Le fait de confiner la circulation du courant dans les couches latérales io 11 a et 11 b, permet de contenir le courant dans des couches avoisinant les grilles et de ressentir alors davantage le champ électrique appliqué par ces dernières, ce qui aura pour effet de maximiser l'influence du champ sur le courant.
On pourra par exemple obtenir ce résultat en prévoyant un canal 10 avec des couches latérales 11 a et 11 b en un matériau contraint élastiquement, et une couche centrale 12 en un matériau essentiellement relâché élastiquement.
Préférablement, la couche centrale 12 a alors une épaisseur totale suffisante pour empêcher toute relaxation dans les couches latérales 11 a et 11 b.
Dans cette configuration, le confinement sera donc principalement trouvé dans les couches latérales 11 a et 11 b. La couche de conditionnement étant alors ici la couche centrale 12.
Par exemple, on pourra ainsi choisir de réaliser les couches latérales 11a et 11b en Si1,Gex (x E [0;1]) contraint élastiquement et la couche centrale 12 en Si1_YGey (y e [0;1] et y x) relâché élastiquement.
Ainsi, selon une première configuration, on pourra choisir de réaliser les couches latérales 11 a et 11 b en Si contraint élastiquement et la couche centrale 12 en SiGe relâché élastiquement.
Dans cette première configuration, la circulation des électrons est confinée dans les couches latérales 11 a et 11 b en Si contraint. En outre des avantages procurés par le confinement des électrons permettant ainsi un meilleur contrôle intrinsèque du courant lorsque les grilles sont polarisées, l'intensité du courant est accrue par rapport au cas où ces couches latérales 11 a et 11 b auraient été réalisées en Si relâché élastiquement (un silicium contraint élastiquement présente en effet une mobilité d'électrons plus importante que celle du Si relâché). En outre, cette configuration permet de multiplier par deux l'épaisseur de matériau contraint dans le canal 10 par rapport à ladite première variante de l'invention.
En outre, une circulation de trous peut aussi éventuellement être io confinée dans la couche centrale 12 en SiGe.
Selon une deuxième configuration, on choisira de réaliser les couches latérales 11 a et 11 b en Si contraint élastiquement et la couche centrale 12 en Ge relâché élastiquement.
Dans cette deuxième configuration, la circulation des électrons est confinée dans les couches latérales 11 a et 11 b en Si contraint. En outre des avantages procurés par le confinement des électrons permettant ainsi un meilleur contrôle intrinsèque du courant lorsque les grilles sont polarisées, l'intensité du courant est accrue par rapport au cas où ces couches latérales 11 a et 11 b seraient réalisées en Si relâché élastiquement.
En outre, une circulation de trous peut aussi éventuellement être confinée dans la couche centrale 12 en Ge.
Selon une troisième configuration, on choisira de réaliser les couches latérales 11 a et 11 b en Ge contraint élastiquement et la couche centrale 12 en Si relâché élastiquement.
La circulation des trous est alors confinée dans les couches latérales 11 a et 11 b de Ge contraint, permettant d'atteindre une mobilité de trous bien plus élevée que si cette couche centrale 12 avait été relâchée.
Ces différentes configurations peuvent être très profitables pour améliorer les performances du FET considéré car elles permettent non seulement d'améliorer le contrôle du courant, mais aussi d'augmenter l'intensité du courant.
Dans des cas particuliers, on a vu qu'on pouvait aussi sélectionner les matériaux des différentes couches de sorte à forcer la circulation d'un type de porteur (trou ou électron) dans une couche et celle de l'autre type de porteur dans une autre couche de sorte à avoir une mobilité similaire pour les deux types de porteurs.
On peut aussi modifier le conditionnement des couches confinées en dopant des couches de façon adaptée, ou en jouant sur les épaisseurs de couches, ou en jouant sur la différence de teneur en Ge entre les différentes couches.
io Une telle structure multicouche peut être réalisée avec plus ou moins d'alternances de couches relâchées contraintes.
Une telle structure multicouche peut être réalisée avec des épaisseurs de couches contraintes plus ou moins importantes (notamment en jouant sur les concentrations x de Ge dans les couches adjacentes pour modifier l'épaisseur critique).
Les conceptions classiques de grilles (telles que déclinées sur les figures 2a à 2e) ne sont donc pas nécessairement applicables à un FET multi-grilles selon l'invention.
En référence à la figure 3a est représenté en perspective un FET doublegrille, pris isolément de son substrat, et comprenant alors une source 40, un drain 50, un canal 10, des grilles 20a-20b et des couches diélectriques 30a-30b.
En référence à la figure 3b, est représentée une vue en coupe transversale au canal 10 d'une configuration d'un FET double-grille supporté par un substrat 300. On pourra remarquer que le FET double- grille peut être séparé électriquement du substrat massif 300 par une couche épaisse 200 en matériau diélectrique.
En référence à la figure 3b, un FET a les deux grilles 20a-20b d'un FETdouble-grille s'étendant parallèlement au plan de référence 400 du canal 10, le plan de référence 400 étant défini ici par un plan d'interface entre deux couches du canal 10.
Dans le cas du FET double-grille, on pourra faire en sorte que la distance séparant les deux grilles 20a et 20b (ainsi que la largeur du canal 10) soit réduite afin que le coeur du canal 10 (ici la couche centrale 12) puisse ressentir le champ électrique (appliqué par les grilles polarisées) de manière suffisante pour que des charges électriques puissent s'y créer. On pourra ainsi avoir par exemple une distance entre les deux grilles 20a et 20b d'environ 15 nm.
En particulier, on pourra suffisamment diminuer cet écart pour qu'au moins une couche fonctionne en inversion volumique. On pourra ainsi avoir io par exemple une distance inter-grilles 20a-20b d'environ 10 nm.
En référence aux figures 4a et 4b, une deuxième configuration du FET selon l'invention y est illustrée. Ce FET est à triple grille (et est encore appelé un Fin-FET), une troisième grille 20c étant ajoutée perpendiculairement aux deux grilles 20a et 20b du FET double-grille selon la deuxième configuration (en référence à la figure 3c). On a donc ici deux grilles 20a et 20b s'étendant parallèlement au plan de référence 400 du canal 10 et une grille 20c s'étendant perpendiculairement au plan de référence 400 du canal 10. Lorsque cette troisième grille 20c est solidaire des deux premières grilles 20a et 20b, on obtient alors une unité de grille 20 en forme de U s'étendant sur une certaine longueur du canal 10.
En référence à la figure 5, une troisième configuration du FET selon l'invention y est illustrée. Ce FET est à quatre grilles (et est encore appelé un GAA-FET). Ces quatre grilles 20a, 20b, 20c et 20d entourent entièrement au moins une partie du canal 10, de sorte à former une unité 20 de section sensiblement rectangulaire s'étendant sur une certaine longueur du canal 10. Cette unité de grille 20 est séparée du canal 10 par une couche diélectrique 30.
En référence aux figures 3a, 3b, 4a, 4b, 5, le matériau choisi pour les grilles 20, 20a, 20b, 20c, et/ou 20d peut être du polysilicium, ou un alliage 30 de métal (tel qu'un alliage contenant du Ti, du Ni, ou du TiN) ou encore un matériau conducteur, ayant une fonction de travail adaptée au canal 10 selon l'invention.
La ou les grille(s) peuvent s'étendre sur toute la longueur du canal 10 ou sur une partie seulement de la longueur de celui-ci ainsi que sur toute la largeur du canal 10 ou sur une partie seulement de cette largeur.
Une couche diélectrique 30 ou 30a-30b, constituée d'un matériau diélectrique, est située entre le canal 10 et les grilles. Le matériau diélectrique choisi peut par exemple être du SiO2, du Si3N4, ou du SiXOyNZ. Le matériau diélectrique peut aussi être choisi de sorte à avoir une grande io constante diélectrique, tel qu'un oxyde métallique comme du Ta205, du TiO2, du ZrO2, du HfO2, du Y203, du La203, du AI203 ou du Gd203 et leurs silicates; on peut ainsi augmenter la capacité par rapport aux diélectriques plus classiques pour une même épaisseur de couche diélectrique 30 (ce qui permet de contrôler l'effet canal court et de réussir à créer un fort courant en gardant un nombre important de charges induites dans le canal 10 lorsque VG décroît). On peut aussi réduire l'épaisseur de la couche diélectrique 30 par rapport aux couches diélectriques plus classiques , et réduire ainsi la dimension du FET. L'épaisseur du diélectrique doit toutefois rester supérieure à une épaisseur limite au-delà de laquelle des courants tunnels apparaissent de façon à nuire à la mise en oeuvre du FET (par exemple, une couche diélectrique 30 en SiO2 a une épaisseur limite typique d'environ 0,8 nm).
La source 40 et le drain 50 peuvent par exemple être en siliciure métallique ou en silicium, pouvant en outre être plus ou moins dopées selon l'application envisagée. On fera en sorte de choisir un dopage approprié pour créer des barrières électriques plus ou moins grandes entre canal 10 d'une part et source 40 drain 50 d'autre part, et donc pour avoir respectivement une tension seuil Vs plus ou moins grande.
En addition aux différents éléments du FET selon l'invention (canal, 30 grilles, diélectrique, source, drain), un substrat raidisseur 300 est avantageusement prévu pour supporter ces éléments, tel que par exemple représenté sur la figure 3b.
Selon une première configuration, le FET a été collé à ce substrat raidisseur 300, le FET ayant été alors fabriqué séparément du substrat raidisseur 300 (qui est alors ici un substrat récepteur du FET). Optionnellement, le FET est relié au substrat raidisseur 300 par l'intermédiaire d'une couche épaisse en matériau diélectrique, tel que du SiO2, du Si3N4, ou du SixOyNZ (qui a éventuellement pu servir de couche de collage) le séparant ainsi au moins électriquement du substrat raidisseur io 300, et constituant alors un FET multi-grilles sur-isolant.
Selon une deuxième configuration, le FET est solidaire du substrat raidisseur 300 au niveau du canal 10 (c'est à dire qu'aucune grille n'est interposée entre le canal 10 et le substrat raidisseur 300), et le substrat raidisseur 300 a été en outre utilisé comme substrat de croissance cristalline pour la formation d'une ou plusieurs couches du canal 10, et/ou la source 40, et/ou le drain 50. Cette croissance cristalline a pu être réalisée sélectivement de sorte à pouvoir former simultanément les différentes couches du canal 10. On obtient alors un canal 10 avec un plan de référence 400 sensiblement perpendiculaire au plan du substrat raidisseur 300. Dans ce cas, deux grilles seront formées perpendiculairement au substrat raidisseur 300 ou au plan du substrat récepteur du canal après transfert (voir plus loin), de sorte que ces grilles soient parallèles au plan de référence 400. En variante, cette croissance cristalline est réalisée couche après couche. On obtient alors un canal 10 avec un plan de référence 400 sensiblement parallèle au plan du substrat raidisseur 300 ou au plan du substrat récepteur du canal après transfert (voir plus loin). Dans ce cas, deux grilles seront formées parallèlement au substrat raidisseur 300, de sorte que ces grilles soient perpendiculaires au plan de référence 400.
La réalisation d'un FET multi-grilles selon l'invention comprend la formation du canal 10, d'au moins deux grilles, d'une couche diélectrique entre le canal 10 et chaque grille, d'une source 40 et d'un drain 50 respectivement à une extrémité du canal 10.
La formation du canal 10 comprend la formation d'une structure multicouche de sorte à être dimensionnée pour former le canal, les couches s successives de la structure multicouche comprenant des couches en matériau(x) choisi(s) parmi les matériaux semiconducteurs.
Les couches du canal 10 sont épitaxiées à partir d'au moins un substrat cristallin initial.
Ce substrat cristallin peut être un substrat massif ( bulk ), tel que du io Si ou du Ge. Ce cas-là peut notamment être choisi lorsque le canal 10 souhaité comprend une couche en Si relaxé ou une couche en Ge relaxé.
Ce substrat cristallin peut être un pseudo-substrat constitué d'un substrat support (typiquement massif) et d'une structure tampon réalisée par épitaxie sur le substrat support. Une telle structure tampon est classiquement formée d'une unique couche épaisse, ou d'une structure métamorphique (c'est à dire une structure à plusieurs couches successives de sorte à avoir son paramètre de maille évoluant graduellement en épaisseur à partir du paramètre de maille du substrat support). Une structure tampon peut donc avoir notamment pour fonction d'adapter des paramètres de maille, et de confiner des défauts de sorte à présenter en surface une bonne structure cristallographique avec peu ou pas de défauts. Ainsi, par exemple, on peut réaliser un canal 10 comprenant des couches de Ge contraint, de Si contraint et de SiGe relaxé ou contraint, à partir d'un pseudo-substrat comprenant une structure tampon en SiGe, avec une concentration de Ge augmentant graduellement en épaisseur, épitaxiée sur un substrat support en Si massif.
Selon un premier mode de réalisation d'un canal 10 selon l'invention, et en référence à la figure 6a, sont mises en oeuvre des croissances cristallines successives des couches 11 b, 12, 11 a de la structure multicouche 10 à partir du substrat cristallin 600. A cet effet, pourront être mises en oeuvre des techniques d'épitaxie par dépôt en phase vapeur (encore appelées techniques CVD), telles que PECVD, MOCVD, LPCVD, etc. Les épaisseurs et éventuellement les niveaux de dopage doivent en particulier être contrôlées de sorte à atteindre les propriétés électriques souhaitées.
Selon un deuxième mode de réalisation d'un canal 10 selon l'invention, (non représenté), est mise en oeuvre au moins une croissance cristalline d'une couche à partir d'un substrat cristallin, cette couche étant destinée à constituer une des couches de la future structure multicouche du canal 10, les techniques d'épitaxie utilisées à cet effet étant sensiblement io identiques à celles utilisées pour le premier mode de réalisation. Un collage de cette couche avec un substrat récepteur puis un enlèvement du substrat cristallin ultérieur, sont ensuite mis en oeuvre. Avantageusement, le collage est réalisé au moyen d'au moins une couche de collage en matériau diélectrique (SiO2, Si3N4, SiXOYNZ ou autre. ..) formée sur au moins une des deux surfaces à coller.
L'enlèvement du substrat cristallin, n'a ici pour unique but que de détacher la couche mince initialement épitaxiée. On pourra ainsi réaliser un transfert de couche telle que du Si contraint ou du SiGe, de façon identique à celui divulgué dans le document WO 04/006326 comprenant une implantation d'espèces atomiques précédemment au collage au-dessous de la couche à prélever créant alors une zone de fragilisation, un détachement après collage au niveau de cette zone de fragilisation, puis une étape finale de gravure sélective de la partie restante au-dessus de la couche mince épitaxiée transférée.
Pour réaliser la structure multicouche du canal 10, on pratique alors successivement deux prélèvements de couches minces, alternativement à une formation de deux couches en matériau diélectrique (tel que du SiO2, du Si3N4, ou du SiXOYNz) de sorte à former au final une structure multicouche 10 comprenant alternativement des couches 11 a et 11 b en matériau semiconducteur prélevé et une couche 12 en matériau diélectrique formé, la deuxième couche en matériau diélectrique formant une des couches diélectriques (30a, 30b, 30) séparant une grille du canal 10. La couche centrale 12 est avantageusement suffisamment fine pour constituer une couche de conditionnement des deux couches latérales 11a et 11 b.
Les prélèvements peuvent être faits à partir de substrats cristallins distincts ou d'un unique substrat cristallin, recyclé après chaque prélèvement de sorte à pouvoir fournir une nouvelle couche lors d'un nouveau prélèvement.
On pourra former les couches en matériau diélectrique par dépôt ou io par des méthodes par exemple de nitruration ou d'oxydation (selon le diélectrique choisi), ou par une combinaison de ces deux méthodes.
Après chaque prélèvement et/ou formation de couche diélectrique, on pourra mettre en oeuvre des étapes de finition de surface, telles que du polissage, de la gravure chimique ou de l'oxydation sacrificielle.
Une fois la structure multicouche 10 formée, une gravure pourra éventuellement être mise en oeuvre pour lui donner les dimensions souhaitées du canal.
Selon un troisième mode de réalisation d'un canal 10 selon l'invention (non représenté), sont mises en oeuvre des croissances cristallines sélectives de couches 11 a, 12, 11 b à partir d'un substrat cristallin 600 pour réaliser une structure multicouche 10, la hauteur des couches définissant la largeur du futur canal. A cet effet, pourront être mises en oeuvre des techniques d'épitaxie par dépôt en phase vapeur (encore appelée techniques CVD), telles que PECVD, MOCVD, LPCVD, etc. Les épaisseurs doivent en particulier être contrôlées de sorte à atteindre les propriétés électriques souhaitées.
Contrairement à la structure multicouche 10 obtenue selon le premier ou le deuxième mode de réalisation, la géométrie est ici entièrement définie à partir de l'épitaxie (et ne nécessite pas nécessairement de gravure sélective postérieure). D'autre part, la structure multicouche est ici tournée de 90 par rapport au substrat cristallin, en comparaison avec la structure multicouche 10 obtenue selon le premier ou le deuxième mode de réalisation.
Quel que soit le mode de réalisation de la structure multicouche choisi, on peut éventuellement mettre en oeuvre une ou plusieurs étapes de dopage de couches, de sorte à doper de façon sélective (c'est à dire certaines couches plutôt que d'autres, en adaptant l'énergie d'implantation) ou non sélective des couches du canal 10, de sorte à atteindre certaines propriétés électriques.
Le dopage peut éventuellement avoir lieu durant la formation des io couches.
En référence à la figure 6b, le procédé comprend une étape optionnelle de formation d'une grille 20a en matériau électriquement conducteur et d'une couche en matériau diélectrique 30a située entre la grille 20a et la structure multicouche 10. Ces deux couches peuvent par exemple être d'abord formées par dépôt.
L'épaisseur et le matériau du diélectrique sont choisis pour satisfaire aux conditions électriques pré-établies dans le cahier des charges (valeur de la capacité, épaisseur minimum à partir de laquelle des courants tunnels occurent, etc.).
Si le diélectrique est du SiO2, un dépôt de particules de SiO2 ou une oxydation thermique du Si en surface peut être mis en oeuvre.
Sinon, les techniques suivantes peuvent être utilisées: pulvérisation, procédés sol gel, PVD ( physical vapor deposition ), MOCVD ( metalloorganic chemical vapor deposition ), dépôt de couches atomiques (encore appelée ALD).
La grille 20a peut être réalisée en polysilicium ou en un métal (alliage, aluminium, ou autre), ou en un autre matériau suffisamment conducteur électrique pour le FET considéré.
Les techniques choisies peuvent être de la pulvérisation, CVD ou 30 autres.
Des techniques de gravure (après masquage) de la couche diélectrique 30a et de la grille 20a peuvent alors éventuellement être mises en oeuvre de sorte à façonner celles-ci selon une topographie déterminée, pour obtenir au final une grille 20a ayant une longueur et une largeur déterminées, notamment par rapport à la largeur et à la longueur de la structure multicouche 10. La structure multicouche 10 peut elle aussi être gravée de sorte à obtenir une structure multicouche 10 ayant une longueur et une largeur déterminées, conformes par exemple aux dimensions souhaitées du canal à former.
io En référence à la figure 6c, un collage de la structure multicouche 10 à un substrat récepteur 300 suivi d'un enlèvement du substrat cristallin 600 et d'éventuellement une partie de la structure multicouche 10 sont alors mis en oeuvre. L'enlèvement du substrat cristallin 600 peut être réalisé par les traitements suivants, pris seuls ou en combinaison: une ou plusieurs gravures adaptées par l'arrière du substrat (encore appelée etch-back ), un polissage mécanique et éventuellement chimique, un rodage, une oxydation sacrificielle, un Smart-Cut , etc. Le collage peut être réalisé par l'intermédiaire d'une couche de collage 200 en matériau diélectrique, comme le SiO2, ayant une épaisseur suffisante pour isoler électriquement le substrat récepteur 300 du FET. On pourra ainsi obtenir une structure FET sur isolant, pouvant améliorer les performances. Des traitements thermiques adaptés sont mis en oeuvre de sorte à solidariser le tout en vue du collage. On pourra se référer, pour le collage, à "Semiconductor Wafer Bonding Science and Technology" (Q-Y. Tong et U. Gôsele, a Wiley Interscience publication, Johnson Wiley & Sons, Inc.).
En alternative des étapes représentées par les figures 6a et 6b, on pourra réaliser non pas les deux couches 30a et 20a sur le substrat donneur 600 (comme représenté sur la figure 6a), mais la couche diélectrique 30a sur le substrat donneur 600 et la grille 20a sur le substrat récepteur 300, avant de coller ces deux ensembles au niveau de l'interface grille 20a-diélectrique 30a pour réaliser la structure de la figure 6c.
A
L'enlèvement du substrat cristallin 600 permet alors de retrouver la structure représentée sur la figure 6d, cette structure ayant une grille 20a enterrée.
En référence à la figure 6e, le procédé comprend en outre une étape de formation d'une couche en matériau diélectrique 30b puis d'une couche de grille 20b en matériau électriquement conducteur. Ces deux couches 30b et 20b peuvent par exemple être d'abord formées par dépôt.
En référence à la figure 6f, le canal 10, la couche de la grille 20b et la couche diélectrique 30b peuvent être façonnées par gravures sélectives pour obtenir au final des dimensions voulues pour le canal 10 (i.e. la io structure multicouche 10 ainsi façonnée) et la grille 20b.
Une largeur de canal 10 étroite sera conseillée si on souhaite par la suite réaliser des grilles latéralement à ces couches (de sorte que la tension appliquée par les grilles puisse atteindre le centre du canal 10). On pourra ainsi, par exemple, choisir une largeur de canal 10 d'environ 10 ou 20 nm.
La formation d'une source 40 et d'un drain 50 peut être faite antérieurement ou postérieurement à la formation du canal 10 ou des grilles. Elle peut comprendre une ou plusieurs étapes de croissances cristallines, et des étapes d'implantation (adaptées pour réaliser une barrière électrique souhaitée avec le canal 10). Elle peut être faite par exemple par siliciuration ou par toute autre méthode connue.
On obtient alors un FET double-grille tel que représenté sur la figure 6f.
En référence à la figure 6f, chaque grille 20a, 20b est formée dans un plan sensiblement parallèle au plan de référence 400 du canal 10, puisque le canal 10 est ici constitué de couches horizontales , à savoir perpendiculaires au plan de dépôt des grilles.
Optionnellement, une troisième grille 20c est formée perpendiculairement, à l'extrémité des deux grilles 20a et 20b, afin de former un Fin-FET (voir figure 4a et 4b).
En variante et optionnellement, une troisième grille 20c et une quatrième grille 20d sont formées perpendiculairement, respectivement chacune à une extrémité des deux grilles 20a et 20b afin de former un GAAFET (voir figure 5).
En variante, et dans le cas d'une fabrication d'un Fin-FET (représenté sur les figures 4a et 4b), les grilles 20a, 20b, 20c peuvent être formées séparément du reste du transistor, puis assemblées sur le reste du transistor, au moyen par exemple d'un collage. Le collage peut alors être réalisé par l'intermédiaire d'une couche de collage qui formera par la suite la couche diélectrique 30 du Fin-FET.
En variante, et dans le cas d'une fabrication d'un GAA-FET io (représenté sur la figure 5), on pourra réaliser l'unité de grille 20 au moyen d'abord d'une gravure d'un tunnel traversant dans la couche diélectrique 200, c'est-à-dire d'une gravure mise en oeuvre sous le canal 10 déjà formé, puis au moyen d'un dépôt métallique classique qui se fera à la fois dans le tunnel et sur le canal. On pourra à cet effet se référer au document intitulé Silicon-On-Insulator Gate-All-Around Device de J.P. Colinge et al. (IEDM'90 Tech. Digest, p.595, 1990) pour plus de précisions.
Optionnellement, la réalisation du FET comprend en outre une étape de collage du transistor ou d'une partie de transistor déjà réalisé avec un substrat raidisseur par l'intermédiaire d'une couche en matériau diélectrique ayant une épaisseur suffisante pour protéger le transistor des effets du collage, ainsi que pour isoler électriquement le transistor du substrat raidisseur. On obtient ainsi un FET sur isolant.
Bien entendu, les techniques de réalisation comprennent toutes autres étapes de réalisation classique de composants (photolithographies, etc.) 25 nécessaires pour obtenir le composant souhaité.
Dans les couches en matériau(x) semiconducteur(s) du canal 10, d'autres constituants peuvent y être ajoutés, tel que du carbone avec une concentration de carbone dans la couche considérée sensiblement inférieure ou égale à 50 % ou plus particulièrement avec une concentration inférieure ou égale à 5 %.
Enfin, la présente invention ne se limite pas à un canal 10 en matériaux IV ou IV-IV présentés ci-dessus, mais s'étend aussi à d'autres types de matériaux appartenant aux familles atomiques II, III, IV, V ou VI et à des alliages appartenant aux familles atomiques IV-IV, III-V, Il-VI. En outre le canal 10 peut comprendre des couches intermédiaires en matériaux non conducteurs ou non semiconducteurs, tels que des matériaux diélectriques.
Il est à préciser que dans le cas de matériaux en alliage, les alliages choisis peuvent être binaires, ternaires, quaternaires ou de degré supérieur.
Claims (14)
1. Transistor à effet de champ comprenant donc un drain, une source, un canal en liaison électrique avec la source et le drain, et au moins deux grilles situées de part et d'autre du canal de sorte à appliquer, lorsqu'elles sont polarisées, un champ électrique au canal, caractérisé en ce que le canal a une structure multicouche configurée de sorte à comporter au moins une couche de conditionnement et au moins une couche conductrice, une couche de conditionnement étant adjacente à une couche conductrice de io porteurs de charge, chaque couche de conditionnement étant agencée de sorte à, en association ou non avec une autre couche de conditionnement, contraindre au moins une couche conductrice adjacente à confiner des porteurs de charge.
2. Transistor à effet de champ selon la revendication précédente, caractérisé en ce que chaque couche conductrice est suffisamment mince de sorte à présenter un tel confinement de charge.
3. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que chaque couche conductrice est suffisamment mince pour être en outre contrainte élastiquement par au moins une couche de conditionnement adjacente, c'est à dire que la couche conductrice a une épaisseur inférieure à l'épaisseur critique au delà de laquelle la contrainte ne serait plus essentiellement élastique.
4. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que le matériau de chaque couche conductrice est différent de celui de chaque couche de conditionnement, cette différence entre matériaux participant au confinement des charges dans la couche conductrice.
5. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que chaque couche conductrice présente une concentration et/ou des natures d'espèces dopantes différente(s) de celle(s) de chaque couche de conditionnement de sorte à améliorer le confinement des porteurs dans la couche conductrice.
6. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce qu'au moins une couche de conditionnement est située au voisinage d'au moins une grille, et a une io épaisseur suffisante pour éviter des fuites de porteurs de charge de chaque couche conductrice, ces fuites de porteurs étant dues à des effets de bords de canal liés notamment à de la diffusion de porteurs et à des courants tunnels.
7. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que la structure multicouche présente un plan de symétrie parallèle aux plans des couches partageant la structure multicouche en deux parties sensiblement identiques l'une de l'autre.
8. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que la structure multicouches est constituée de trois couches, deux couches latérales au voisinage des deux grilles, constituées sensiblement d'un même matériau, et une couche centrale, la structure multicouche étant configurée de sorte que la couche centrale soit une couche conductrice et que les couches latérales soient des couches de conditionnement, ou de sorte que la couche centrale soit une couche de conditionnement et que les couches latérales soient des couches conductrices.
9. Transistor à effet de champ selon la revendication 8, caractérisé en ce que les couches latérales sont en matériaux essentiellement contraints élastiquement, et en ce que la couche centrale est en matériau essentiellement relâché élastiquement.
10.Transistor à effet de champ selon la revendication précédente, caractérisé en ce que les couches latérales sont en Si1_XGex essentiellement contraint élastiquement, et en ce que la couche centrale est en Sii_yGey essentiellement relâché élastiquement, x et y E [0;1], et x y.
11.Transistor à effet de champ selon la revendication précédente, io caractérisé en ce que la structure multicouche est conforme à l'une des configurations suivantes: couches latérales en Si essentiellement contraint élastiquement et couche centrale en Si1_yGey essentiellement relâché élastiquement, y E]0;1[; couches latérales en Si essentiellement contraint élastiquement et couche centrale en Ge essentiellement relâché élastiquement; couches latérales en Ge essentiellement contraint élastiquement et couche centrale en Si essentiellement relâché élastiquement.
12.Transistor à effet de champ selon la revendication 8, caractérisé en ce que les couches latérales sont en matériaux essentiellement relâchés élastiquement, et en ce que la couche centrale est en matériau essentiellement contraint élastiquement.
13.Transistor à effet de champ selon la revendication précédente, caractérisé en ce que les couches latérales sont en Si1_XGex essentiellement relâché élastiquement, et en ce que la couche centrale est en Si1_yGey essentiellement contraint élastiquement, x et y e [0;1], et x y.
14.Transistor à effet de champ selon la revendication précédente, caractérisé en ce que la structure multicouche est conforme à l'une des configurations suivantes: couches latérales en Si relâché élastiquement et couche centrale en 5 SiGe contraint élastiquement; couches latérales en Si relâché élastiquement et couche centrale en Ge contraint élastiquement; couches latérales en Ge relâché élastiquement et couche centrale en Si contraint élastiquement.
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| FR0501130A FR2881878A1 (fr) | 2005-02-04 | 2005-02-04 | Transistor a effet de champ |
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Citations (2)
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| EP0587520A1 (fr) * | 1992-08-10 | 1994-03-16 | International Business Machines Corporation | MOSFET SOI en SiGe et sa méthode de fabrication |
| US20030227036A1 (en) * | 2002-02-22 | 2003-12-11 | Naoharu Sugiyama | Semiconductor device |
-
2005
- 2005-02-04 FR FR0501130A patent/FR2881878A1/fr active Pending
Patent Citations (2)
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