FR3057703B1 - Procede de fabrication d’un transistor a effet de champ a grille enrobante - Google Patents

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Abstract

L'invention concerne un procédé de fabrication d'un transistor à effet de champ à grille enrobante (41), comprenant : -fournir une superposition de premier à troisième nanofils (11-17), chacun en matériau semi-conducteur, le deuxième nanofil étant soumis à une contrainte selon son axe longitudinal, la partie médiane des premier à troisième nanofils étant recouverte par une grille sacrificielle (31) ; -former des évidements par retrait d'une partie intermédiaire des premier et troisième nanofils (11, 13) entre leurs extrémités et leur partie médiane, en conservant la superposition des premier à troisième nanofils (11, 12, 13) au niveau des extrémités et sous la grille sacrificielle (31) ; -former un isolant électrique dans lesdits évidements autour du deuxième nanofil (12) ; -retirer ladite grille sacrificielle (31) et la partie médiane des premier et troisième nanofils (11, 13); -former une électrode de grille enrobant la partie médiane dudit deuxième nanofil (12).

Description

PROCEDE DE FABRICATION D’UN TRANSISTOR A EFFET DE CHAMP A GRILLE ENROBANTE L’invention concerne les transistors à effet de champ à grille enrobante, et en particulier les procédés de fabrication pour de tels transistors. L'augmentation des performances des circuits intégrés due à la miniaturisation des transistors à effet de champ est confrontée à un obstacle technologique et scientifique. Une des problématiques est l’augmentation de la puissance statique et dynamique dans les circuits intégrés. Afin de réduire cette puissance consommée, de nouvelles architectures et de nouveaux matériaux qui permettront d'obtenir une faible tension d'opération sont aujourd'hui intensivement étudiés.
En particulier, pour des nœuds technologiques sous les 50 nm, le contrôle électrostatique du canal par la grille devient un paramètre de fonctionnement prépondérant pour le fonctionnement du transistor. Pour améliorer ce contrôle électrostatique, différentes technologies de transistors à grilles multiples font l’objet de développements, en particulier les transistors à grille enrobante. Par ailleurs, il est connu de contraindre les canaux de transistors pMOS en compression ou les canaux de transistors nMOS en tension selon leur direction de conduction, de façon à améliorer la mobilité des porteurs dans ces canaux.
Un procédé de fabrication connu pour un transistor pMOS à grille enrobante est le suivant. On forme un empilement de nanofils, comprenant une alternance de nanofils de silicium et de silicium-germanium sur un substrat, de façon à obtenir par exemple des nanofils de SiGe contraints en compression et des nanofils de Silicium relaxés. Une grille sacrificielle est formée pour recouvrir la partie médiane de l’empilement des nanofils. Des espaceurs isolants sont également formés de part et d’autre de la grille sacrificielle, pour recouvrir une partie médiane intermédiaire de l’empilement des nanofils. Les canaux du transistor sont destinés à être formés dans cette partie médiane. Les parties des nanofils de l’empilement saillantes au-delà des espaceurs sont non recouvertes et sont retirées par gravure. Les nanofils de SiGe sont alors relaxés et les nanofils de Silicium subissent alors une contrainte en tension.
La partie des nanofils de silicium-germanium disposée sous les espaceurs est retirée par une gravure sélective, de façon à former des cavités sous ces espaceurs. Des espaceurs internes sont ensuite déposés à l’intérieur des cavités. Par une étape de croissance de silicium-germanium par épitaxie, on forme une source et un drain de part et d’autre de l’empilement. La source et le drain formés par épitaxie sont alors en contact et dans la continuité des nanofils de silicium qui ont été conservés sous la grille sacrificielle et les espaceurs. La source et le drain sont ensuite encapsulés dans un matériau de passivation ou d’encapsulation.
Une gorge est alors formée au niveau de la grille sacrificielle et la grille sacrificielle est retirée. L’empilement résiduel de nanofils est alors découvert. Par une gravure sélective, on retire les nanofils de silicium-germanium. Un isolant de grille est alors déposé sur la partie découverte des nanofils de silicium, puis un matériau de grille est formé sur l’isolant de grille pour encapsuler la partie médiane de ces nanofils. A l’issue de ce procédé de fabrication, les nanofils de Silicium restent légèrement contraints en tension dans le canal, ce qui dégrade les performances du transistor pMOS.
De façon similaire, pour un transistor nMOS de type sSOI, ou basé sur une couche SRB, un procédé de fabrication similaire aboutit à une relaxation du Silicium du canal, malgré une précontrainte en tension initiale dans les nanofils de Silicium. Les performances d’un tel transistor nMOS sont donc dégradées.
La formation ultérieure de la source et du drain par épitaxie ne permet pas d’obtenir la contrainte souhaitée dans la zone de canal des nanofils de silicium.
Il existe donc un besoin pour un procédé de fabrication d’un transistor à effet de champ à grille enrobée, destiné à obtenir une contrainte significative dans ses canaux. L’invention vise à résoudre un ou plusieurs de ces inconvénients. L’invention porte ainsi sur un procédé de fabrication d'un transistor à effet de champ à grille enrobante, comprenant les étapes de : -fournir un substrat surmonté d'une superposition de premier à troisième nanofils présentant chacun une partie médiane et des première et deuxième extrémités de part et d'autre de la partie médiane selon un axe longitudinal, chacun de ces nanofils étant formé en matériau semi-conducteur, ledit deuxième nanofil étant disposé entre les premier et troisième nanofils et étant formé dans un matériau semi-conducteur différent de celui du premier nanofil et différent de celui du troisième nanofil, de sorte que le premier ou le deuxième nanofil est soumis à une contrainte mécanique selon son axe longitudinal, la partie médiane des premier à troisième nanofils étant recouverte par une grille sacrificielle, de l’isolant électrique enrobant une partie intermédiaire du deuxième nanofil entre sa partie médiane et sa première extrémité et entre sa partie médiane et sa deuxième extrémité, ledit isolant électrique séparant la première extrémité de la partie médiane des premier et troisième nanofils, et séparant le deuxième extrémité de la partie médiane des premier et troisième nanofils ; -retrait des premières et deuxièmes extrémités des premier et troisième nanofils; -dépôt d'un matériau semi-conducteur différent de celui des premier à troisième nanofils, par croissance par épitaxie à partir des premières et deuxièmes extrémités du deuxième nanofil, de façon à modifier la contrainte mécanique dans la partie médiane du deuxième nanofil ; puis -retirer ladite grille sacrificielle et retirer la partie médiane des premier et troisième nanofils ; -former une électrode de grille enrobant la partie médiane dudit deuxième nanofil. L’invention porte également sur les variantes suivantes. L’homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire.
Selon une variante, lesdits premier à troisième nanofils fournis incluent du silicium, les premier et troisième nanofils incluant une proportion de germanium supérieure à celle du deuxième nanofil.
Selon encore une variante, les premier et troisième nanofils fournis sont en Si(i-x)Gex avec 0,2<x<0,6.
Selon une autre variante, ledit matériau semi-conducteur déposé est du SiC dopé in situ avec du Phosphore.
Selon encore une autre variante, ledit matériau semi-conducteur déposé est du SiGe dopé in situ avec du Bore.
Selon une variante, ledit matériau semi-conducteur déposé présente une concentration en Germanium supérieure à celle des premier et troisième nanofils.
Selon une autre variante, ledit deuxième nanofil du substrat fourni est relaxé.
Selon encore une variante, ledit deuxième nanofil du substrat fourni est contraint en tension selon son axe longitudinal.
Selon encore une autre variante, le procédé comprend des étapes préalables de : -retrait de parties intermédiaire de premier et troisième nanofils initialement continus, entre leur première extrémité et leur partie médiane d’une part, et entre leur deuxième extrémité et leur partie médiane d’autre part ; -dépôt dudit isolant.
Selon une autre variante, ladite étape de retrait des parties intermédiaires des premier et troisième nanofils comprend une implantation ionique dans ces parties intermédiaires puis une étape de gravure sélective de ces parties.
Selon encore une variante, ladite étape de retrait des parties intermédiaires des premier et troisième nanofils comprend une gravure desdites parties intermédiaires des premier et troisième nanofils selon leurs plans cristallins.
Selon encore une autre variante, le procédé comprend en outre une étape de dopage du deuxième nanofil dans une partie intermédiaire entre sa première extrémité et sa partie médiane et dans une partie intermédiaire entre sa deuxième extrémité et sa partie médiane, postérieurement à l'étape de fourniture du substrat et antérieurement à l'étape de retrait de la grille sacrificielle.
Selon une variante, lesdits premier à troisième nanofils fournis présentent une épaisseur au plus égale à 15 nm.
Selon une autre variante, ledit isolant électrique pour le substrat fourni présente une épaisseur comprise entre 3 et 15 nm entre la première extrémité et la partie médiane des premier et troisième nanofils. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -les figures 1 à 28 illustrent un transistor durant différentes étapes de son procédé de fabrication, selon un exemple d’un mode de réalisation de l’invention. L’invention propose un procédé de fabrication d’un transistor à effet de champ à grille enrobante, permettant d’une part de former des espaceurs internes lorque des nanofils sont conservés entre une zone de source jusqu’à une zone de drain en passant par une zone de canal, et permettant d’autre part d’obtenir une précontrainte élevée à l’intérieur de ces zones de canal. De façon générale, on maintiendra une précontrainte en tension pour la zone de canal d’un transistor nMOS et une précontrainte en compression pour la zone de canal d’un transistor pMOS.
Les figures 1 à 28 illustrent un transistor 1 à différentes étapes de son procédé de fabrication, selon un exemple de mode de réalisation de l’invention. Le procédé de fabrication est ici appliqué pour un transistor nMOS. Les étapes décrites en référence aux figures 1 à 5 sont connues en soi de l’homme du métier et données à titre d’exemple non limitatif pour l’obtention d’une superposition de nanofils avec une grille sacrificielle. A la figure 1, on dispose d’un substrat, illustré en perspective. Dans l’exemple détaillé ici, le substrat peut par exemple être du type sSOI (pour Silicium contraint sur isolant) ou de type SRB (pour substrat à couche tampon relaxée), de façon connue en soi. Le substrat est ici de type semi-conducteur sur isolant.
Le substrat comprend ici une couche d’isolant 100, recouverte d’une couche de semi-conducteur 101. La couche de semi-conducteur 101 est ici une couche de SiGe relaxée. Pour un substrat de type SRB, la couche d’isolant 100 sera par exemple remplacée par une couche de SiGe relaxée recouverte d’une couche de Silicium comportant typiquement une contrainte en tension biaxiale. À la figure 2, on a procédé à la formation d’une superposition de couches 102 à 107 sur la couche de SiGe 101. On a ainsi formé une alternance de couches de SiGe 101, 103, 105 et 107, et de couches de silicium 102, 104 et 106. Les couches 102 à 107 sont typiquement formées par des étapes séquentielles de dépôt par épitaxie. De façon connue en soi, du fait des différences de paramètres de maille entre les couches de silicium 102, 104 et 106, et les couches de SiGe 101, 103, 105 et 107, une contrainte en tension est induite dans les couches en Si 102, 104 et 106. L’épaisseur des couches 101, 103, 105 et 107 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 7 nm. L’épaisseur des couches 102, 104 et 106 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 9 nm. A la figure 3, on a formé un masque 2 sur la superposition des couches 101 à 107, par exemple par photolithographie. À la figure 4, on a procédé à la gravure des couches 101 à 107, de façon à former des superpositions ou empilements de nanofils adjacents. Chaque superposition ou empilement de nanofils comporte une superposition de nanofils 11 à 17. Les nanofils 11 à 17 s’étendent selon une direction longitudinale, et présentent ainsi une longueur au moins deux fois supérieure à leur largeur ou leur hauteur. Les nanofils 11,13,15 et 17 sont ici en SiGe, par exemple
Si(i-x)Gex avec 0,2<x<0,6. On peut par exemple prendre la valeur x=0,3. Les nanofils 12, 14 et 16 sont ici en silicium. Le masque 2 a été retiré des empilements. La largeur de chaque empilement est par exemple comprise entre 10 et 50 nanomètres. Les empilements de nanofils comportent ici 7 nanofils superposés. Un nombre différent de nanofils superposés peut bien entendu être utilisé. La hauteur des empilements de nanofils est par exemple comprise entre 30 et 100 nanomètres. A ce stade, les nanofils de SiGe 11, 13, 15 et 17 sont relaxés et les nanofils de Silicium 12, 14 et 16 sont contraints en tension. À la figure 5, on a formé une grille sacrificielle 31 pour chacun des empilements de nanofils. Chaque grille sacrificielle 31 enrobe la partie médiane d’un empilement de nanofils respectif. La grille sacrificielle 31 comprend par exemple une couche de protection d’une épaisseur comprise entre 1 nm et 3 nm de S1O2 en contact avec les nanofils, recouverte d’une couche de Poly Si. La grille sacrificielle 31 peut également être formée (de façon non limitative) par une unique couche de SiO2. Le procédé de formation et de mise en forme de chaque grille sacrificielle 31 est connu en soi. La longueur de grille d’un transistor à former est définie par la longueur selon laquelle une grille sacrificielle 31 enrobe un empilement de nanofils respectif. À la figure 6, on a formé des espaceurs sacrificiels 32 et 33, de part et d’autre de chacune des grilles sacrificielles 31. Les espaceurs sacrificiels 32 enrobent chacun un empilement de nanofils respectif au niveau de sa partie médiane, d’un côté d’une grille sacrificielle 31 respective. Les espaceurs sacrificiels 33 enrobent chacun un empilement de nanofils respectif au niveau de sa partie médiane, de l’autre côté d’une grille sacrificielle 31 respective. Le procédé de formation et de mise en forme de chaque espaceur sacrificiel 32,33 est connu en soi. La largeur de chacun des espaceurs sacrificiels 32 ou 33 est par exemple comprise entre 3 et 15 nm. Les espaceurs sacrificiels 32,33 sont par exemple réalisés en matériau diélectrique. Les espaceurs sacrificiels 32 ou 33 sont par exemple formés en SiN, en SiOCH ou en SiOCN, ou en SiBCN. Les extrémités des empilements de nanofils restent exposées. À la figure 7, on a réalisé une encapsulation des extrémités des nanofils dans un matériau d’encapsulation 34, selon un procédé de dépôt connu en soi. Un accès est ménagé à la face supérieure des grilles sacrificielles 31 et à la face supérieure des espaceurs sacrificiels 32 et 33. La figure 8 est une vue en coupe longitudinale au niveau d’un des empilements de nanofils. À ce stade, les nanofils 11 à 17 sont conservés dans leur intégralité, sous le matériau de passivation 34, sous les espaceurs sacrificiels 32 et 33, et sous la grille sacrificielle 31. Du fait de la continuité de ces nanofils entre leurs extrémités, sur tout l’empilement, en conserve les contraintes de tension induites dans les nanofils de Silicium 12, 14, 16 et 18. À la figure 9, on procède à une étape de retrait des espaceurs sacrificiels 32 et 33. Ce retrait est ici réalisé par gravure sélective des espaceurs sacrificiels 32 et 33. Pour des espaceurs sacrificiels 32 et 33 formés en SiN, le retrait peut par exemple être réalisé par une gravure humide à l’acide orthophosphorique (H3PO4). Des gorges 321 et 331 sont ainsi formées de part et d’autres de chacune des grilles sacrificielles 31. Comme mieux illustré à la figure 10, une partie médiane intermédiaire des empilements de nanofils est ainsi exposée, de part et d’autre des grilles sacrificielles 31. À la figure 11, les parties exposées des nanofils à l’aplomb des gorges 321 et 331 font ici l’objet d’une implantation ionique, d’autres méthodes de consommation chimiques étant détaillées par la suite. On peut par exemple réaliser une implantation ionique de silicium, en vue de rendre amorphe le SiGe exposé, ou au moins de le rendre riche en défauts. L’implantation ionique vise ici à rendre amorphe ou modifier la maille cristalline des nanofils de SiGe 11,13,15 et 17, à l’aplomb des gorges 321 et 331. Chaque nanofil 11 à 17 est alors dissocié entre : -une première extrémité logée sous le matériau de passivation 34. Cette première extrémité n’est pas impactée (ou alors marginalement) par l’étape d’implantation ionique ; -une partie intermédiaire exposée dans la gorge 321. Cette partie intermédiaire correspond à la référence 112 pour le nanofil de SiGe 11. Cette partie intermédiaire correspond à la référence 162 pour le nanofil de silicium 16 ; -une partie intermédiaire de canal logée sous la grille sacrificielle 31. Cette partie intermédiaire n’est pas impactée (ou alors marginalement) par l’étape d’implantation ionique. Cette partie intermédiaire correspond à la référence 113 pour le nanofil de SiGe 11. Cette partie intermédiaire correspond à la référence 163 pour le nanofil de silicium 16 ; -une partie intermédiaire exposée dans la gorge 331. Cette partie intermédiaire correspond à la référence 114 pour le nanofil de SiGe 11. Cette partie intermédiaire correspond à la référence 164 pour le nanofil de silicium 16 ; -une deuxième extrémité logée sous le matériau de passivation 34. Cette deuxième extrémité n’est pas impactée (ou alors marginalement) par l’étape d’implantation ionique. Cette deuxième extrémité correspond la référence 115 pour les nanofil de SiGe 11. Cette deuxième extrémité correspond à la référence 165 pour le nanofil de silicium 16.
Les zones du SiGe ayant fait l’objet d’une implantation ionique deviennent alors particulièrement sensibles à une gravure ultérieure, qui sera sélective. L’implantation ionique tire ici parti des seuils d’amorphisation différents pour le silicium et le germanium. L’implantation ionique permet ainsi de réaliser une amorphisation des parties intermédiaires des nanofils de SiGe, sans aboutir à une amorphisation des parties intermédiaires des nanofils de silicium.
Afin de réaliser une implantation ionique des parties intermédiaires des nanofils de SiGe à différents niveaux de l’empilement, l’implantation ionique peut être réalisée en plusieurs étapes, avec des énergies d’ionisation différentes. Les énergies d’ionisation seront par exemple conçues pour présenter un pic de défauts au niveau d’une partie intermédiaire respective visée dans un nanofil de SiGe. On peut par exemple envisager de réaliser une implantation ionique à partir de Si, P, Ar et Ge. A la figure 12, on réalise le retrait des parties intermédiaires des nanofils de SiGe 11,13,15 et 17. Ce retrait est effectué par une gravure sélective du SiGe rendu amorphe à l’aplomb des gorges 321 et 331. Les extrémités et la partie médiane des nanofils de SiGe 11, 13, 15 et 17 restés masquées par le matériau de passivation 34 et la grille sacrificielle 31 n’ayant pas été altérées par l’implantation ionique, la gravure du SiGe des parties intermédiaires étant très sélective. Les parties intermédiaires retirées des nanofils de SiGe 11, 13, 15 et 17 laissent place à des évidements. Le nanofil 11 comporte ainsi des évidements 116 et 117 de part et d’autre de sa partie médiane 113. Le nanofil 16 comporte ainsi des évidements au-dessus et en dessous de ses parties intermédiaires 162 et 164.
Avantageusement, les parties intermédiaires des nanofils de Silicium 12, 14 et 16 peuvent faire l’objet d’un dopage après le retrait des parties intermédiaires des nanofils de SiGe 11, 13, 15 et 17. Un dopage approprié des parties intermédiaires des nanofils de Silicium permet d’améliorer les performances électriques des transistors à former. Un tel dopage peut par exemple être réalisé par une immersion plasma ou par un dépôt riche en ions pouvant diffuser dans les parties intermédiaires des nanofils de Silicium. A la figure 13, on remplit au moins partiellement les évidements ménagés auparavant avec un matériau diélectrique, de façon à former des espaceurs internes. Ainsi, les évidements 116 et 117 du nanofil 11 sont ici remplacés par des espaceurs internes 118 et 119. Avantageusement, on peut également ne remplir les évidements formés que partiellement, de façon à conserver un espaceur d’air. Un tel remplissage partiel pourra par exemple être réalisé par ALD (pour dépôt en couche atomique, Atomic Layer Déposition en langue anglaise). De tels espaceurs d’air permettent de diminuer la constante diélectrique des espaceurs. Un tel remplissage partiel permet tout de même de maintenir un matériau entre l’air et la partie médiane sous la grille pour éviter le remplissage de cette cavité lors d’étapes ultérieures. Chaque partie intermédiaire d’un nanofil de Silicium 12, 14 ou 16 est ainsi disposée entre deux espaceurs internes selon une direction normale au substrat 100. Les espaceurs internes sont réalisés en diélectrique, par exemple un diélectrique à faible constante diélectrique (typiquement inférieure à 4). Les espaceurs internes sont par exemple réalisés en SiBCN, ou en SiOCN ou en SiOCH. Les espaceurs internes sont typiquement formés dans un matériau dont la gravure est très sélective par rapport aux autres matériaux utilisés pour la formation du transistor (par exemple du polysilicium et du TiN pour la grille, du S1O2 pour un matériau de passivation/encapsulation...).
Aux figures 14 et 15, on enrobe les parties intermédiaires des nanofils et les espaceurs diélectriques dans des espaceurs 42 et 43, ménagés de part et d’autre de la grille sacrificielle 31. Les espaceurs 42 et 43 sont avantageusement réalisés en diélectrique à faible constante diélectrique. Les espaceurs 42 et 43 sont par exemple réalisés en SiBCN ou en SiOCH. Dès lors on a créé une isolation entre la grille sacrificielle 31 et les extrémités des empilements de nanofils. En variante, on peut également former les espaceurs 42 et 43 avec le même matériau et durant la même phase de procédé que les espaceurs internes.
Aux figures 16 et 17, on a procédé au retrait du matériau de passivation 34, afin d’exposer les extrémités des nanofils 11 à 17. Les espaceurs internes, les espaceurs 42 et 43 et la grille sacrificielle 31 sont conservés.
Aux figures 18 et 19, on a procédé à une étape de retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17. Ce retrait des extrémités est réalisé de façon sélective par rapport aux extrémités des nanofils 12,14 et 16 en Silicium et par rapport aux espaceurs et à la grille sacrificielle 31. Les extrémités des nanofils 12, 14 et 16 en Silicium sont alors relaxées. A ce stade, les parties intermédiaires des nanofils de SiGe 11,13,15 et 17 restent relaxées, les parties intermédiaires des nanofils 12, 14 et 16 en Silicium restent contraintes en tension. Les extrémités des nanofils 12,14 et 16 en Silicium sont relaxées par le retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17.
Aux figures 20 et 21, on procède à la formation d’un dépôt 10 de SiC :P par épitaxie de part et d'autre des espaceurs 42 et 43. Ce dépôt se forme autour des extrémités des nanofils 12,14 et 16. Le dépôt 10 vient ainsi remplir les évidements obtenus lors du retrait sélectif des extrémités des nanofils de SiGe 11, 13,15 et 17. La présence des extrémités des nanofils 12,14 et 16 favorise la croissance du dépôt 10 par épitaxie selon plusieurs directions.
Ce dépôt de SiC à dopage in situ au Phosphore permet d’une part d’inclure des dopants de type N dans la source et le drain du transistor nMOS à former. D’autre part, du fait de son paramètre de maille, la croissance par épitaxie du SiC à partir des extrémités des nanofils 12, 14 et 16 restées exposées va induire une contrainte en tension longitudinale dans ces nanofils 12, 14 et 16. La contrainte longitudinale en tension dans la zone médiane des nanofils 12, 14 et 16 (correspondant à la zone de canal du transistor nMOS à former) est alors accrue. Une contrainte en compression longitudinale apparaît dans la zone médiane des nanofils de SiGe 11, 13,15 et 17.
Aux figures 22 et 23, on a réalisé une encapsulation des extrémités des nanofils 12,14 et 16 et du dépôt de 10 dans un matériau de passivation 34.
Aux figures 24 et 25, on procède au retrait de la grille sacrificielle 31, pour ménager une gorge 312 et ainsi un accès aux parties médianes des nanofils 11 à 17. Le retrait de la grille sacrificielle 31 est par exemple réalisé par une gravure sélective par rapport au matériau des espaceurs 42 et 43.
On a ensuite procédé à une gravure sélective de la partie médiane des nanofils 11, 13, 15 et 17, en conservant la partie médiane des nanofils 12, 14 et 16. La partie médiane des nanofils 12, 14 et 16 (correspond aux zones de canal du transistor à grille enrobante en cours de formation) conserve sa contrainte longitudinale en tension. Du fait de la formation d’évidements en remplacement des parties médianes des nanofils 11, 13, 15 et 17, on forme ainsi un accès à toutes les faces des parties médianes des nanofils 12, 14 et 16. Les espaceurs internes 118 et 119, et les espaceurs 42 et 43 permettent de protéger les parties intermédiaires des nanofils 12, 14 et 16 durant cette gravure sélective du SiGe des parties médianes des nanofils 11, 13, 15 et 17. À la figure 26, on procède à la formation d’un isolant de grille 44 autour des parties médianes des nanofils 12, 14 et 16. L’isolant de grille de chaque nanofil 12, 14 et 16 peut par exemple comprendre une couche d’oxyde interfaciale en contact avec le nanofil, surmontée d’une couche diélectrique enrobant cette couche interfaciale. La couche diélectrique peut par exemple être réalisée en HfOz.
Aux figures 27 et 28, on procède à la formation d’une grille enrobante 41 par remplissage des évidements entourant les parties médianes des nanofils 12, 14 et 16 et les isolants de grille 44. La grille enrobante 41 peut par exemple être réalisée de façon connue en soi par un dépôt d’un métal de grille ou par un dépôt de polysilicium ou TiN fortement dopé.
Dans les exemples décrits, on a retiré les parties intermédiaires des nanofils de SiGe par une implantation ionique suivie d'une gravure. On peut également envisager de retirer les parties intermédiaires de nanofils sacrificiels par une gravure selon les plans cristallins de ces nanofils. Par exemple, on peut réaliser une gravure chimique ayant une vitesse de gravure rapide suivant des plans cristallins peu denses, et une vitesse de gravure faible suivant les plans cristallins plus denses. On peut par exemple réaliser une gravure de SiGe suivant des plans cristallins avec de l'acide chlorhydrique. L’exemple décrit inclut une superposition de couches de silicium et de silicium germanium en vue de créer des zones de canal contraintes longitudinalement en tension. On peut cependant également envisager d’autres types de matériaux semi-conducteurs dans cette superposition, dès lors qu’un des matériaux est adapté pour la formation du canal d’un transistor, que sa superposition avec l’autre matériau induit des précontraintes en tension dans la zone de canal pour un nMOS (ou en compression pour un pMOS), et que les deux matériaux puissent être gravés sélectivement l’un par rapport à l’autre. On peut par exemple envisager de réaliser une superposition de nanofils de matériaux de type lll-V, par exemple du InAs et de l’InGaAs. La superposition des nanofils peut inclure des nanofils en au moins trois matériaux semi-conducteurs différents.
Selon une autre variante, on peut obtenir une contrainte en tension dans la zone de canal de transistors nMOS, à partir de nanofils dont la zone intermédiaire est initialement non contrainte. A l’étape illustrée à la figure 1, on dispose alors d’une couche supérieure 100 d’un substrat de type semi-conducteur massif (Bulk en langue anglaise) ou SOI (pour Silicium sur isolant). La couche de semi-conducteur 101 formée sur la couche 100 est ici une couche de SiGe comportant une contrainte en compression biaxiale. À l’étape illustrée à la figure 2, on a procédé dans cette variante à la formation d’une superposition de couches 102 à 107 sur la couche de SiGe 101. On a ainsi formé une alternance de couches de SiGe 101, 103, 105 et 107, et de couches de silicium 102, 104 et 106. Les couches 102 à 107 sont typiquement formées par des étapes séquentielles de dépôt par épitaxie. De façon connue en soi, du fait des différences de paramètres de maille entre les couches de silicium 102, 104 et 106, et les couches de SiGe 101,103, 105 et 107, les couches en Si 102, 104 et 106 sont relaxées. L’épaisseur des couches 101, 103, 105 et 107 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 7 nm. L’épaisseur des couches 102, 104 et 106 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 9 nm. A l’étape illustrée à la figure 3, on a formé dans cette variante un masque 2 sur la superposition des couches 101 à 107, par exemple par photolithographie. À la figure 4, on a procédé à la gravure des couches 101 à 107, de façon à former des superpositions ou empilements de nanofils adjacents. Chaque superposition ou empilement de nanofils comporte une superposition de nanofils 11 à 17. Les nanofils 11 à 17 s’étendent selon une direction longitudinale, et présentent ainsi une longueur au moins deux fois supérieure à leur largeur ou leur hauteur. Les nanofils 11, 13, 15 et 17 sont ici en SiGe, par exemple
Si(i-x)Gex avec 0,2<x<0,6. On peut par exemple prendre la valeur x=0,3. Les nanofils 12, 14 et 16 sont ici en silicium. Le masque 2 a été retiré des empilements. La largeur de chaque empilement est par exemple comprise entre 10 et 50 nanomètres. Les empilements de nanofils comportent ici 7 nanofils superposés. Un nombre différent de nanofils superposés peut bien entendu être utilisé. La hauteur des empilements de nanofils est par exemple comprise entre 30 et 100 nanomètres. A ce stade, les nanofils de SiGe 11, 13, 15 et 17 sont contraints en compression et les nanofils de Silicium 12, 14 et 16 sont relaxés. À la figure 5, on a formé une grille sacrificielle 31 pour chacun des empilements de nanofils, comme pour la variante décrite précédemment. À la figure 6, on a formé des espaceurs sacrificiels 32 et 33, de part et d’autre de chacune des grilles sacrificielles 31, comme pour la variante décrite précédemment. À la figure 7, on a réalisé une encapsulation des extrémités des nanofils dans un matériau d’encapsulation 34, comme pour la variante décrite précédemment. Au stade illustré à la figure 8, les nanofils 11 à 17 sont conservés dans leur intégralité, sous le matériau de passivation 34, sous les espaceurs sacrificiels 32 et 33, et sous la grille sacrificielle 31, comme dans la variante décrite précédemment. Du fait de la continuité de ces nanofils entre leurs extrémités, sur tout l’empilement, en conserve les contraintes de compression induites dans les nanofils de SiGe 11, 13, 15 et 17 et conserve la relaxation dans les nanofils de Silicium 12, 14 et 16. À la figure 9, on procède à une étape de retrait des espaceurs sacrificiels 32 et 33, comme pour la variante décrite précédemment. Comme mieux illustré à la figure 10, une partie médiane intermédiaire des empilements de nanofils est ainsi exposée, de part et d’autre des grilles sacrificielles 31. À la figure 11, les parties exposées des nanofils à l’aplomb des gorges 321 et 331 font ici l’objet d’une implantation ionique de silicium, en vue de rendre amorphe le SiGe exposé, ou au moins de le rendre riche en défauts, comme pour la variante décrite précédemment. Chaque nanofil 11 à 17 est alors dissocié entre -une première extrémité logée sous le matériau de passivation 34non impactée par l’étape d’implantation ionique ; -une partie intermédiaire exposée dans la gorge 321, correspondant à la référence 112 pour le nanofil de SiGe 11, correspondant à la référence 162 pour le nanofil de silicium 16 ; -une partie intermédiaire de canal logée sous la grille sacrificielle 31, non impactée par l’étape d’implantation ionique, correspondant à la référence 113 pour le nanofil de SiGe 11, correspondant à la référence 163 pour le nanofil de silicium 16 ; -une partie intermédiaire exposée dans la gorge 331 correspondant à la référence 114 pour le nanofil de SiGe 11, correspondant à la référence 164 pour le nanofil de silicium 16 ; -une deuxième extrémité logée sous le matériau de passivation 34 non impactée par l’étape d’implantation ionique, correspondant à la référence 115 pour les nanofil de SiGe 11, correspondant à la référence 165 pour le nanofil de silicium 16.
Les zones du SiGe ayant fait l’objet d’une implantation ionique deviennent alors particulièrement sensibles à une gravure ultérieure, qui sera sélective, comme détaillé auparavant. L’implantation ionique peut être réalisée avec les paramètres détaillés pour la variante décrite précédemment. A la figure 12, on réalise le retrait des parties intermédiaires des nanofils de SiGe 11, 13, 15 et 17, comme dans la variante décrite précédemment. Les parties intermédiaires retirées des nanofils de SiGe 11,13,15 et 17 laissent place à des évidements. Le nanofil 11 comporte ainsi des évidements 116 et 117 de part et d’autre de sa partie médiane 113. Le nanofil 16 comporte ainsi des évidements au-dessus et en dessous de ses parties intermédiaires 162 et 164.
Les parties intermédiaires des nanofils de Silicium 12, 14 et 16 peuvent faire l’objet d’un dopage après le retrait des parties intermédiaires des nanofils de SiGe 11, 13, 15 et 17, comme proposé pour la variante décrite précédemment. A la figure 13, on remplit au moins partiellement les évidements ménagés auparavant avec un matériau diélectrique, pour former les espaceurs internes 118 et 119, comme pour la variante décrite précédemment. Chaque partie intermédiaire d’un nanofil de Silicium 12, 14 ou 16 est ainsi disposée entre deux espaceurs internes selon une direction normale au substrat 100.
Aux figures 14 et 15, on enrobe les parties intermédiaires des nanofils et les espaceurs diélectriques dans des espaceurs 42 et 43, ménagés de part et d’autre de la grille sacrificielle 31, comme dans la variante décrite précédemment.
Aux figures 16 et 17, on a procédé au retrait du matériau de passivation 34, afin d’exposer les extrémités des nanofils 11 à 17, les espaceurs internes, les espaceurs 42 et 43 et la grille sacrificielle 31 étant conservés comme dans la variante décrite précédemment.
Aux figures 18 et 19, on a procédé à une étape de retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17, comme dans la variante décrite précédemment. Les extrémités des nanofils 12, 14 et 16 en Silicium sont alors relaxées. A ce stade, les parties intermédiaires des nanofils de SiGe 11,13,15 et 17 restent relaxées, les parties intermédiaires des nanofils 12, 14 et 16 en Silicium restent contraintes en tension. Les extrémités des nanofils 12,14 et 16 en Silicium sont relaxées par le retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17.
Aux figures 20 et 21, on procède à la formation d’un dépôt 10 de SiC :P par épitaxie de part et d'autre des espaceurs 42 et 43, comme dans la variante détaillée précédemment, le dépôt 10 venant ainsi remplir les évidements obtenus lors du retrait sélectif des extrémités des nanofils de SiGe 11, 13, 15 et 17.
Ce dépôt de SiC à dopage in situ au Phosphore permet d’une part d’inclure des dopants de type N dans la source et le drain du transistor nMOS à former. D’autre part, du fait de son paramètre de maille, la croissance par épitaxie du SiC à partir des extrémités des nanofils 12, 14 et 16 restées exposées va induire une contrainte en tension longitudinale dans ces nanofils 12, 14 et 16. Une contrainte longitudinale en tension dans la zone médiane des nanofils 12, 14 et 16 (correspondant à la zone de canal du transistor nMOS à former) apparaît. La contrainte en compression longitudinale diminue dans la zone médiane des nanofils de SiGe 11, 13, 15 et 17.
Aux figures 22 et 23, on a réalisé une encapsulation des extrémités des nanofils 12,14 et 16 et du dépôt de 10 dans un matériau de passivation 34.
Aux figures 24 et 25, on procède au retrait de la grille sacrificielle 31, pour ménager une gorge 312 et ainsi un accès aux parties médianes des nanofils 11 à 17. Le retrait de la grille sacrificielle 31 est par exemple réalisé par une gravure sélective par rapport au matériau des espaceurs 42 et 43.
On a ensuite procédé à une gravure sélective de la partie médiane des nanofils 11, 13, 15 et 17, en conservant la partie médiane des nanofils 12, 14 et 16, comme dans la variante décrite précédemment, la partie médiane des nanofils 12, 14 et 16 conservant sa contrainte longitudinale en tension. À la figure 26, on procède à la formation d’un isolant de grille 44 autour des parties médianes des nanofils 12, 14 et 16, comme dans la variante décrite précédemment.
Aux figures 27 et 28, on procède à la formation d’une grille enrobante 41 par remplissage des évidements entourant les parties médianes des nanofils 12, 14 et 16 et les isolants de grille 44, comme dans la variante décrite précédemment. L’invention a essentiellement été décrite auparavant dans son application à un transistor nMOS. Selon une variante, on peut obtenir une contrainte en compression dans la zone de canal de transistors pMOS. A l’étape illustrée à la figure 1, on dispose alors d’une couche supérieure 100 d’un substrat de type semi-conducteur massif (Bulk en langue anglaise) ou SOI (pour Silicium sur isolant). La couche de semi-conducteur 101 formée sur la couche 100 est ici une couche de SiGe comportant une contrainte en compression biaxiale. À l’étape illustrée à la figure 2, on a procédé dans cette variante à la formation d’une superposition de couches 102 à 107 sur la couche de SiGe 101, comme pour les variantes décrites précédemment. A l’étape illustrée à la figure 3, on a formé dans cette variante un masque 2 sur la superposition des couches 101 à 107, par exemple par photolithographie. À la figure 4, on a procédé à la gravure des couches 101 à 107, de façon à former des superpositions ou empilements de nanofils adjacents, comme pour les variantes décrites précédemment. A ce stade, les nanofils de SiGe 11, 13, 15 et 17 sont contraints en compression et les nanofils de Silicium 12, 14 et 16 sont relaxés. À la figure 5, on a formé une grille sacrificielle 31 pour chacun des empilements de nanofils, comme pour la variante décrite précédemment. À la figure 6, on a formé des espaceurs sacrificiels 32 et 33, de part et d’autre de chacune des grilles sacrificielles 31, comme pour la variante décrite précédemment. À la figure 7, on a réalisé une encapsulation des extrémités des nanofils dans un matériau d’encapsulation 34, comme pour la variante décrite précédemment. Au stade illustré à la figure 8, les nanofils 11 à 17 sont conservés dans leur intégralité, sous le matériau de passivation 34, sous les espaceurs sacrificiels 32 et 33, et sous la grille sacrificielle 31, comme dans la variante décrite précédemment. Du fait de la continuité de ces nanofils entre leurs extrémités, sur tout l’empilement, en conserve les contraintes de compression induites dans les nanofils de SiGe 11, 13, 15 et 17 et conserve la relaxation dans les nanofils de Silicium 12, 14 et 16. À la figure 9, on procède à une étape de retrait des espaceurs sacrificiels 32 et 33, comme pour les variantes décrites précédemment. Comme mieux illustré à la figure 10, une partie médiane intermédiaire des empilements de nanofils est ainsi exposée, de part et d’autre des grilles sacrificielles 31. À la figure 11, les parties exposées des nanofils à l’aplomb des gorges 321 et 331 font ici l’objet d’une implantation ionique de silicium, en vue de rendre amorphe le SiGe exposé, ou au moins de le rendre riche en défauts, comme pour les variantes décrites précédemment. Chaque nanofil 11 à 17 est alors dissocié entre : -une première extrémité logée sous le matériau de passivation 34non impactée par l’étape d’implantation ionique ; -une partie intermédiaire exposée dans la gorge 321, correspondant à la référence 112 pour le nanofil de SiGe 11, correspondant à la référence 162 pour le nanofil de silicium 16 ; -une partie intermédiaire de canal logée sous la grille sacrificielle 31, non impactée par l’étape d’implantation ionique, correspondant à la référence 113 pour le nanofil de SiGe 11, correspondant à la référence 163 pour le nanofil de silicium 16 ; -une partie intermédiaire exposée dans la gorge 331 correspondant à la référence 114 pour le nanofil de SiGe 11, correspondant à la référence 164 pour le nanofil de silicium 16 ; -une deuxième extrémité logée sous le matériau de passivation 34 non impactée par l’étape d’implantation ionique, correspondant à la référence 115 pour les nanofil de SiGe 11, correspondant à la référence 165 pour le nanofil de silicium 16.
Les zones du SiGe ayant fait l’objet d’une implantation ionique deviennent alors particulièrement sensibles à une gravure ultérieure, qui sera sélective, comme détaillé auparavant. L’implantation ionique peut être réalisée avec les paramètres détaillés pour les variantes décrites précédemment. A la figure 12, on réalise le retrait des parties intermédiaires des nanofils de SiGe 11, 13, 15 et 17, comme dans la variante décrite précédemment. Les parties intermédiaires retirées des nanofils de SiGe 11,13,15 et 17 laissent place à des évidements. Le nanofil 11 comporte ainsi des évidements 116 et 117 de part et d’autre de sa partie médiane 113. Le nanofil 16 comporte ainsi des évidements au-dessus et en dessous de ses parties intermédiaires 162 et 164.
Les parties intermédiaires des nanofils de Silicium 12, 14 et 16 peuvent faire l’objet d’un dopage après le retrait des parties intermédiaires des nanofils de SiGe 11,13,15 et 17, comme proposé pour les variantes décrites précédemment. A la figure 13, on remplit au moins partiellement les évidements ménagés auparavant avec un matériau diélectrique, pour former les espaceurs internes 118 et 119, comme pour la variante décrite précédemment. Chaque partie intermédiaire d’un nanofil de Silicium 12, 14 ou 16 est ainsi disposée entre deux espaceurs internes selon une direction normale au substrat 100.
Aux figures 14 et 15, on enrobe les parties intermédiaires des nanofils et les espaceurs diélectriques dans des espaceurs 42 et 43, ménagés de part et d’autre de la grille sacrificielle 31, comme dans les variantes décrites précédemment.
Aux figures 16 et 17, on a procédé au retrait du matériau de passivation 34, afin d’exposer les extrémités des nanofils 11 à 17, les espaceurs internes, les espaceurs 42 et 43 et la grille sacrificielle 31 étant conservés comme dans les variantes décrites précédemment.
Aux figures 18 et 19, on a procédé à une étape de retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17, comme dans les variantes décrites précédemment. Les extrémités des nanofils 12, 14 et 16 en Silicium sont alors relaxées. A ce stade, les parties intermédiaires des nanofils de SiGe 11,13,15 et 17 restent relaxées, les parties intermédiaires des nanofils 12, 14 et 16 en Silicium restent contraintes en tension. Les extrémités des nanofils 12,14 et 16 en Silicium sont relaxées par le retrait des extrémités des nanofils de SiGe 11, 13, 15 et 17.
Aux figures 20 et 21, on procède à la formation d’un dépôt 10 de SiGe par épitaxie de part et d'autre des espaceurs 42 et 43. Ce dépôt se forme autour des extrémités des nanofils 12,14 et 16. Le dépôt 10 vient ainsi remplir les évidements obtenus lors du retrait sélectif des extrémités des nanofils de SiGe 11, 13, 15 et 17. La présence des extrémités des nanofils 12,14 et 16 favorise la croissance du dépôt 10 par épitaxie selon plusieurs directions.
Ce dépôt de SiGe in situ par épitaxie à partir des extrémités des nanofils 12, 14 et 16 restées exposées permet, du fait de son paramètre de maille, d’induire une contrainte en compression longitudinale dans ces dépôts. Cela induit une contrainte longitudinale en compression dans la zone médiane des nanofils 12, 14 et 16 (correspondant à la zone de canal du transistor pMOS à former) apparaît. La contrainte en compression longitudinale augmente dans la zone médiane des nanofils de SiGe 11, 13, 15 et 17.
Aux figures 22 et 23, on a réalisé une encapsulation des extrémités des nanofils 12,14 et 16 et du dépôt de 10 dans un matériau de passivation 34.
Aux figures 24 et 25, on procède au retrait de la grille sacrificielle 31, pour ménager une gorge 312 et ainsi un accès aux parties médianes des nanofils 11 à 17. Le retrait de la grille sacrificielle 31 est par exemple réalisé par une gravure sélective par rapport au matériau des espaceurs 42 et 43.
On a ensuite procédé à une gravure sélective de la partie médiane des nanofils 11, 13, 15 et 17, en conservant la partie médiane des nanofils 12, 14 et 16. La partie médiane des nanofils 12, 14 et 16 voit sa contrainte longitudinale en compression augmenter. À la figure 26, on procède à la formation d’un isolant de grille 44 autour des parties médianes des nanofils 12, 14 et 16, comme dans les variantes décrites précédemment.
Aux figures 27 et 28, on procède à la formation d’une grille enrobante 41 par remplissage des évidements entourant les parties médianes des nanofils 12, 14 et 16 et les isolants de grille 44, comme dans les variantes décrites précédemment.
Dans les exemples décrits auparavant, les nanofils présentent une section transversale sensiblement carrée. D'autres sections transversales peuvent bien entendu être envisagées, par exemple ovoïdes, trapézoïdales ou rectangulaires. Des nanofils en forme de nanofeuilles peuvent par exemple être utilisés, et ainsi présenter une section transversale dans laquelle la largeur est au moins égale à 2 fois la hauteur.
Dans les exemples décrits auparavant, la superposition inclut sept nanofils. On peut également prévoir une superposition de tout nombre de nanofils approprié, au moins égal à 2.

Claims (14)

  1. REVENDICATIONS
    1. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41 ), caractérisé en ce qu'il comprend les étapes de : -fournir un substrat surmonté d'une superposition de premier à troisième nanofils (11-17) présentant chacun une partie médiane et des première et deuxième extrémités de part et d'autre de la partie médiane selon un axe longitudinal, chacun de ces nanofils étant formé en matériau semi-conducteur, ledit deuxième nanofil étant disposé entre les premier et troisième nanofils et étant formé dans un matériau semi-conducteur différent de celui du premier nanofil et différent de celui du troisième nanofil, de sorte que le premier ou le deuxième nanofil est soumis à une contrainte mécanique selon son axe longitudinal, la partie médiane des premier à troisième nanofils étant recouverte par une grille sacrificielle (31), de l’isolant électrique enrobant une partie intermédiaire du deuxième nanofil entre sa partie médiane et sa première extrémité et entre sa partie médiane et sa deuxième extrémité, ledit isolant électrique séparant la première extrémité de la partie médiane des premier et troisième nanofils, et séparant la deuxième extrémité de la partie médiane des premier et troisième nanofils ; -retrait des premières et deuxièmes extrémités des premier et troisième nanofils (11,13) de façon sélective par rapport aux première et deuxième extrémités du deuxième nanofil, de façon à conserver un deuxième nanofil continu entre sa partie médiane et ses première et deuxième extrémités ; -dépôt d’un matériau semi-conducteur (10) différent de celui des premier à troisième nanofils, par croissance par épitaxie à partir et autour des premières et deuxièmes extrémités du deuxième nanofil, de façon à modifier la contrainte mécanique dans la partie médiane du deuxième nanofil ; puis -retirer ladite grille sacrificielle (31) et retirer la partie médiane des premier et troisième nanofils (11, 13); -former une électrode de grille (44) enrobant la partie médiane dudit deuxième nanofil (12).
  2. 2. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 1, dans lequel lesdiîs premier à troisième nanofils fournis incluent du silicium, les premier et troisième nanofils incluant une proportion de germanium supérieure à celle du deuxième nanofil.
  3. 3. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 2, dans lequel les premier et troisième nanofils fournis sont en Si<i-x)Gex avec 0,2<x<0,6.
  4. 4. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon la revendication 2 ou 3, dans lequel ledit matériau semi-conducteur déposé est du SIC dopé in situ avec du Phosphore.
  5. 5. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 2 ou 3, dans lequel ledit matériau semi-conducteur déposé est du SiGe dopé in situ avec du Bore.
  6. 6. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon la revendication 5, dans lequel ledit matériau semi-conducteur déposé présente une concentration en Germanium supérieure à celle des premier et troisième nanofils.
  7. 7. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon l’une quelconque des revendications précédentes, dans lequel ledit deuxième nanofil du substrat fourni est relaxé.
  8. 8. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications 1 à 6, dans lequel ledit deuxième nanofil du substrat fourni est contraint en tension selon son axe longitudinal.
  9. 9. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, comprenant des étapes préalables de : -retrait de parties intermédiaire de premier et troisième nanofils initialement continus (11, 13), entre leur première extrémité et leur partie médiane d’une part, et entre leur deuxième extrémité et leur partie médiane d'autre part ; -dépôt dudit isolant.
  10. 10. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41) selon la revendication 9, dans lequel ladite étape de retrait des parties intermédiaires des premier et troisième nanofils comprend une implantation ionique dans ces parties intermédiaires puis une étape de gravure sélective de ces parties.
  11. 11. Procédé de fabrication d’un transistor à effet de champ à grille enrobante (41 ) selon la revendication 9, dans lequel ladite étape de retrait des parties intermédiaires des premier et troisième nanofils (11,13) comprend une gravure desdites parties intermédiaires des premier et troisième nanofils selon leurs plans cristallins.
  12. 12/Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l’une quelconque des revendications précédentes, comprenant en outre une étape de dopage du deuxième nanofil (12) dans une partie intermédiaire entre sa première extrémité et sa partie médiane et dans une partie intermédiaire entre sa deuxième extrémité et sa partie médiane, postérieurement à l’étape de fourniture du substrat et antérieurement à l'étape de retrait de la grille sacrificielle (31).
  13. 13. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel lesdits premier à troisième nanofils fournis présentent une épaisseur au plus égale à 15 nm.
  14. 14. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel ledit isolant électrique pour le substrat fourni présente une épaisseur comprise entre 3 et 15 nm entre la première extrémité et la partie médiane des premier et troisième nanofils.
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