JP2006332243A - 半導体装置及びその製造方法 - Google Patents

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    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure

Abstract

【課題】 低いＧｅ組成においても高い移動度向上及び寄生抵抗低減効果が得られ、且つセルフヒーティング効果を抑制する。
【解決手段】 ＭＩＳトランジスタを有する半導体装置であって、支持基板１１上の一部に形成され、且つＭＩＳトランジスタのゲート幅方向に長く、ゲート長方向に短く形成された埋め込み絶縁膜１２と、埋め込み絶縁膜１２上に形成され、１軸方向に格子歪みを有する第１の半導体層１４と、埋め込み絶縁膜１２及び第１の半導体層１４のゲート長方向の両側面を埋め込むように形成された第２の半導体層１５と、第１の半導体層１４上にゲート絶縁膜１６を介して形成されたゲート電極１７と、第２の半導体層１５に形成されたソース・ドレイン領域２１とを備えた。
【選択図】 図１

Description

本発明は、絶縁膜上の半導体層にＭＩＳトランジスタを形成した半導体装置に係わり、特に歪み半導体を用いた半導体装置及びその製造方法に関する。
ＳＯＩ（Silicon On Insulator）基板上に形成したＭＯＳＦＥＴは、接合容量が低減することから、高速ＬＳＩや低消費電力ＬＳＩなどに適した素子である。また、ＳｉＧｅ層上にエピタキシャル成長したＳｉ層は、格子定数の違いにより応力を受けた結晶構造となる。この歪みＳｉ層上に形成したＭＯＳＦＥＴは、バンド構造が変調による移動度が向上し、高速ＬＳＩに適した素子である。
これらＳＯＩ基板と歪みＳｉ層を組み合わせた歪みＳＯＩ−ＭＯＳＦＥＴは、高速・低消費電力ＬＳＩに更に適した素子である（例えば、非特許文献１参照）。この素子は、Ｓｉからなる支持基板上の埋め込み絶縁膜上に格子緩和したＳｉＧｅ層を形成し、ＳｉＧｅ層上に歪みＳｉ層を形成し、歪みＳｉ層上にゲート電極を形成すると共に歪みＳｉ層にソース・ドレインを形成することによって構成される。歪みＳｉ層はＳｉＧｅ層にエピタキシャル成長しており、基板面と平行に２軸の引っ張り応力を受けている。
しかしながら、この種の歪みＳＯＩ−ＭＩＳＦＥＴにあっては、次のような問題があった。即ち、ＳｉＧｅ層のＧｅ組成を十分高くしないと、歪みＳｉ層における正孔移動度の向上が得られず、高いＧｅ組成はＳｉＧｅ層及び歪みＳｉ層の結晶性の質を維持することが困難である。ＳＯＩ膜厚を薄膜化するほど短チャネル効果抑制の点では有効であるが、寄生抵抗が増加するという不具合が生じる。
また、素子の微細化に伴い、デバイス抵抗に占めるチャネル抵抗が減少して、寄生抵抗の影響が大きくなる。薄膜ＳＯＩの場合、寄生抵抗が高いため、微細素子における素子性能を十分発揮できないという不具合があった。さらに、歪みＳＯＩ素子はセルフヒーティング効果が大きいため、ＬＳＩ動作中の熱履歴による性能ばらつきが増大するという問題があった。
また、ＳＯＩ素子には基板浮遊効果に関わる特有の素子動作があり、特にキンク現象、ヒストリー効果、パスゲートリーク電流などの現象は、回路設計の変更が必要となり、従来のバルクＳｉでの回路設計からの変更が必要となる。また、ドレイン耐圧が低下するという不具合も生じる。
Toshinori Numata, Toshifumi Irisawa, Tsutomu Tezuka, Junji Koga, Norio Hirashita, Koji Usuda, Eiji Toyoda, Yosiji Miyamura, Akihito Tanabe, Naoharu Sugiyama, and Shin-ichi Takagi、"Performance enhancement of partially- and fully-depleted strained-SOI MOSFETs and characterization of strained-Si device parameters" IEDM Tech. Dig., pp.177-180, December 2004
このように、従来の歪みＳＯＩ−ＭＯＳＦＥＴにおいては、歪みＳｉ層における正孔移動度を向上させるためにＳｉＧｅ層のＧｅ組成を高くすると、ＳｉＧｅ層及び歪みＳｉ層の結晶性の質が低下する問題がある。さらに、短チャネル効果抑制のためにＳＯＩ膜厚を薄膜化すると、寄生抵抗が増加する問題がある。また、セルフヒーティング効果が大きいために性能ばらつきが増大するという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、低いＧｅ組成においても高い移動度向上及び寄生抵抗低減効果が得られ、且つセルフヒーティング効果を抑制できる半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、ＭＩＳトランジスタを有する半導体装置であって、支持基板上の一部に形成され、且つ前記ＭＩＳトランジスタのゲート幅方向に長く、ゲート長方向に短く形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成され、１軸方向に格子歪みを有する第１の半導体層と、前記埋め込み絶縁膜及び第１の半導体層のゲート長方向の両側面を埋め込むように形成された第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２の半導体層に形成されたソース・ドレイン領域と、を具備したことを特徴とする。
また、本発明の別の一態様は、ＭＩＳトランジスタを有する半導体装置であって、支持基板上の一部に形成され、且つ前記ＭＩＳトランジスタのゲート幅方向に長く、ゲート長方向に短く形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された第１の半導体層であって、格子歪みが緩和されたＳｉＧｅ層上に、ゲート幅方向に引っ張り歪みを有しゲート長方向に格子歪みが緩和された歪みＳｉ層が形成された第１導電型の第１の半導体層と、前記埋め込み絶縁膜及び第１の半導体層のゲート長方向の両側面を埋め込むように形成された第２の半導体層と、前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第２の半導体層に形成された第２導電型のソース・ドレイン領域と、を具備したことを特徴とする。
また、本発明の別の一態様は、上記構成の半導体装置の製造方法において、支持基板上に埋め込み絶縁膜を形成し、該絶縁膜の上に第１の半導体層を形成する工程と、前記第１の半導体層上の一部にゲート絶縁膜を介して、ゲート幅方向に長くゲート長方向に短いゲート電極を形成する工程と、前記ゲート電極をマスクに用い、前記第１の半導体層及び埋め込み絶縁膜を選択的にエッチングする工程と、前記第１の半導体層及び埋め込み絶縁膜を除去した部分に、ソース・ドレイン領域を形成するための第２の半導体層を形成する工程と、を含むことを特徴とする。
本発明によれば、ＭＩＳトランジスタのチャネルを構成する半導体層に１軸方向の格子歪みを与えることにより、より低いＧｅ組成においても高い移動度向上効果が得られる。また、ソース・ドレイン領域下の埋め込み絶縁膜を除去することにより、ソース・ドレイン領域を厚くすることができ、これにより寄生抵抗低減効果が得られる。さらに、埋め込み絶縁膜の一部が除去され、チャネルを構成する第１の半導体層が第２の半導体層を介して支持基板に接続されることになるため、セルフヒーティング効果を抑制することができる。
発明の実施形態を説明する前に、歪みＳＯＩ−ＭＯＳＦＥＴの基本構造について説明する。
図６に示すように、Ｓｉからなる支持基板１１上の埋め込み絶縁膜１２上に、ＳｉＧｅ層１３と歪みＳｉ層１４が形成されている。歪みＳｉ層１４上にゲート酸化膜１５及びゲート電極１６が形成され、Ｓｉ層１４及びＳｉＧｅ層１３にソース・ドレイン領域２１が形成されて、ＭＯＳＦＥＴが構成されている。
歪みＳｉ層１４は、ＳｉＧｅ層１３にエピタキシャル成長しており、基板面と平行に２軸の引っ張り応力を受けている。この歪みＳｉ層１４により移動度向上効果が得られる。しかしながら、この種の歪みＳＯＩ−ＭＯＳＦＥＴにおいて本発明者らが種々の検討を行った結果、次のような問題があることが判明した。
図７（ａ）（ｂ）は、各Ｇｅ組成のＳｉＧｅ層上の歪みＳｉにおける、電子及び正孔の無歪みＳｉに対する移動度向上率の実効電界依存性の測定結果を示す。電子移動度に関しては、図７（ａ）に示すように、Ｇｅ組成に拘わらず向上効果が得られ、特にＧｅ組成が１５〜４０％で大きな効果が得られる。一方、正孔移動度は、図７（ｂ）に示すように、Ｇｅ組成を十分高くしないと向上効果が得られないことが分かった。しかし、高いＧｅ組成はＳｉＧｅ層及び歪みＳｉ層の結晶性の質を維持することが困難である。そして、高いＧｅ組成では、電子の移動度向上率は劣化している。
また、ＳＯＩ素子をゲート長１００ｎｍ以下で実現するためにはＳＯＩ膜厚を薄膜化することが、短チャネル効果抑制点で有効とされているが、薄膜化すると寄生抵抗が増加するという不具合が生じる。
前記図６中に、歪みＳＯＩ素子の主要抵抗成分を示す。素子の微細化に伴い、デバイス抵抗Ｒtotalに占めるチャネル抵抗Ｒchが減少して、寄生抵抗Ｒsdの影響が大きくなる。薄膜ＳＯＩの場合、寄生抵抗Ｒsdが高いため、微細素子における素子性能を十分発揮できないという不具合があった。エレベーテッド・ソース・ドレインにしてもその膜厚は十分でなく、さらにＳｉＧｅ層上に形成されたＮｉジャーマノシリサイドは、Ｓｉ上に形成されるＮｉシリサイドに比べ抵抗が高いため、更に素子性能の向上を阻害する要因となる。
また、歪みＳＯＩ素子はセルフヒーティング効果が大きいため、ＬＳＩ動作中の熱履歴による性能ばらつきが増大するという問題があった。セルフヒーティング効果とは、ＳＯＩ構造の場合、埋め込み酸化膜の熱抵抗がＳｉより約１００倍高いため、電流が流れることによって発生したジュール熱を放熱しにくく、電流が低下するという不具合である。
図８（ａ）は、歪みＳＯＩ−ＭＯＳＦＥＴのＤＣ測定によるＩｄ−Ｖｄ特性とセルフヒーティング効果を除いたＩｄ−Ｖｄ特性の測定結果である。図８（ｂ）は、無歪みＳＯＩ−ＭＯＳＦＥＴのＤＣ測定によるＩｄ−Ｖｄ特性とセルフヒーティング効果を除いたＩｄ−Ｖｄ特性の測定結果である。
無歪みＳＯＩの場合、図８（ｂ）に示すように、セルフヒーティング効果を除くことにより、およそ１１％の特性向上が得られる。これに対し歪みＳＯＩでは、図８（ａ）に示すように、更に高い１８％の特性向上が得られた。これは、ＳｉＧｅの熱抵抗がＳｉのそれより高いため、セルフヒーティング効果が増大するためである。このように歪みＳＯＩでは、熱履歴による特性変動が更に増大するという不具合が生じた。
また、ＳＯＩ素子には基板浮遊効果に関わる特有の素子動作があり、特にキンク現象、ヒストリー効果、パスゲートリーク電流などの現象は、回路設計の変更が必要となり、従来のバルクＳｉでの回路設計からの変更が必要となる。また、ドレイン耐圧が低下するという不具合も生じる。
本実施形態では、これらの問題を、埋め込み絶縁膜の選択残し及び１軸の格子歪みを有する歪み半導体層の使用によって解決する。以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる歪みＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。
Ｓｉからなる支持基板１１上の一部にＳｉ酸化膜からなる埋め込み絶縁膜１２が形成されている。この埋め込み絶縁膜１２は、図２に示すように、一方向（ゲート幅方向）に長く、これと直交する方向（ゲート長方向）に短く形成されている。埋め込み絶縁膜１２上には、Ｇｅ組成５〜１００％のＳｉＧｅ層１３と歪みＳｉ層（第１の半導体層）１４が順に積層されている。ＳｉＧｅ層１３は格子歪みが緩和され、歪みＳｉ層１４はゲート幅方向のみに１軸方向の引っ張り歪みを有している。埋め込み絶縁膜１２，ＳｉＧｅ層１３，及び歪みＳｉ層１４のゲート長方向の両側部には、Ｓｉ層（第２の半導体層）１５が形成されている。
歪みＳｉ層１４はｎ型であり、歪みＳｉ層１４上にはゲート酸化膜（ゲート絶縁膜）１６を介してポリＳｉからなるゲート電極１７が形成され、ゲート電極１７の側部には側壁絶縁膜１８が形成されている。また、Ｓｉ層１５にはｐ型のソース・ドレイン領域２１が形成され、ソース・ドレイン領域２１の底部にはソース・ドレイン領域とは逆導電型のｎ型の空乏化抑制層２２が形成されている。
図３は、本実施形態に係わる歪みＳＯＩに−ＭＯＳＦＥＴの製造工程を示す断面図である。
まず、図３（ａ）に示すように、Ｓｉからなる支持基板１１上に埋め込み絶縁膜１２を形成し、その上にＧｅ組成５〜１００％のＳｉＧｅ層１３及びＳｉ層（第１の半導体層）１４を形成したＳＯＩ基板を用意する。このＳＯＩ基板は、格子緩和したＳｉＧｅ層１３上にＳｉ層１４が形成され、Ｓｉ層１４は２軸の圧縮歪みを有している。
次いで、図２（ｂ）に示すように、歪みＳｉ層１４上にゲート酸化膜（ゲート絶縁膜）１６を介してゲート電極１７を形成する。具体的には、歪みＳｉ層１４上に酸化膜及びポリＳｉ膜を形成した後に、これらを周知のリソグラフィ及びＲＩＥにより、前記図２に示すようなゲート電極パターンに加工する。続いて、ゲート電極１７の側部に側壁絶縁膜１８を形成する。具体的には、全面に酸化膜や窒化膜などの絶縁膜を堆積した後に、ＲＩＥで全面エッチングすることにより、絶縁膜をゲート側壁のみに残す。
なお、ゲート電極１７とゲート側壁絶縁膜１８の表面は、次のＳｉ，ＳｉＧｅとＳｉ酸化膜のエッチングとの高い選択比を有する材料、例えばＳｉ窒化膜などで覆われていることが望ましい。
次いで、図２（ｃ）に示すように、ゲート電極１７及び側壁絶縁膜１８をマスクに用い、歪みＳｉ層１４，ＳｉＧｅ層１３，及び埋め込み絶縁膜１２をＲＩＥによりエッチングし、支持基板１１の表面を露出させる。このとき、歪みＳｉ層１４は加工端面から緩和が発生し、１軸の歪みのみが保持される。即ち、歪みＳｉ層１４を前記図２に示すように加工することにより、ゲート長方向は短いために格子歪みが緩和するが、ゲート長方向は長いために格子歪みが残る。
次いで、図２（ｄ）に示すように、支持基板１１からＳｉをエピタキシャル成長することにより、埋め込み絶縁膜１２，ＳｉＧｅ層１３，及び歪みＳｉ層１４の側面に、第２の半導体層としてのＳｉ層１５を形成する。
これ以降は、ゲート電極１７及び側壁絶縁膜１８をマスクに用い、イオン注入法などによりＳｉ層１５に不純物をドーピングし、ｐ型のソース・ドレイン領域２１を形成することにより、前記図１に示す構造のＭＩＳＦＥＴが得られる。なお、ソース・ドレイン領域２１と接する領域の空乏層が広がりすぎないように、ソース・ドレイン領域２１の不純物（ｐ型）と逆の不純物（ｎ型）を高濃度添加した空乏化抑制層２２を形成しても良い。
このようにして得られた歪みＳＯＩ−ＭＩＳＦＥＴは、歪みＳｉ層１４のゲート幅方向の歪みは保持され、ゲート長方向は歪み緩和するため、ゲート幅方向の１軸の引っ張り歪みを有することになる。このため、２軸の引っ張り歪みでは移動度向上が十分でなかったｐＭＯＳＦＥＴにおいても性能向上を得ることが可能である。
また、チャネル領域は歪みＳＯＩ構造を形成するため、短チャネル効果を抑制する。そして、ソース・ドレイン領域２１の下では埋め込み絶縁膜１２が除去されているため、ソース・ドレイン領域２１を厚膜にすることができる。このため、寄生抵抗を低減でき、素子の性能を最大限に発揮することができる。さらに、チャネル領域が支持基板１１とＳｉで接することが可能なため、セルフヒーティング効果が発生せず、ＬＳＩ動作における様々な熱環境下においても安定した素子特性を示す。
また、第２の半導体層としてのＳｉ層１５を、高濃度に不純物が添加されたＳｉでエピタキシャル成長して形成すると、イオン注入によるソース・ドレインより高濃度に不純物を添加することが可能となる。さらにこの場合、ソース・ドレイン領域を低抵抗に形成することができ、寄生抵抗をより低減することが可能となる。
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる歪みＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ソース・ドレイン領域のチャネル側に、エクステンション領域を形成したことにある。即ち、第１のゲート側壁絶縁膜１８の更に側部に第２の側壁絶縁膜３１が形成され、これらの側壁絶縁膜１８，３１の下部にｐ+ 型のエクステンション領域３２が形成されている。そして、ソース・ドレイン領域２１は第２の側壁絶縁膜３１をマスクにイオン注入などにより形成されている。
先に説明した第１の実施形態では、ゲート側壁絶縁膜１８を用いてソース・ドレイン領域２１を形成した。そのため、チャネル領域の歪みＳｉ層１４及びＳｉＧｅ層１３は、ソース・ドレイン領域２１と埋め込み絶縁膜１２とに囲まれた基板浮遊の状態となり、ＳＯＩ特有の現象を享受することとなる。これに対し本実施形態では、ソース・ドレイン領域２１ではなく空乏化抑制層２２を介して、チャネル領域を支持基板１１と接することができるため、ＳＯＩ特有の現象を除くことが可能となる。
製造方法は、第１の実施形態で説明した前記図２（ｄ）に示す工程の後、いわゆるエクステンション領域３２を極浅く形成する。続いて、新たなゲート側壁絶縁膜３１を形成し、これをマスクにソース・ドレイン領域２１を形成する。また、ソース・ドレイン領域２１に接する半導体層の空乏層の広がりを抑制する空乏化抑制層２２を設けることにより、チャネルと支持基板１１との接触が空乏層によって切られることがなくなる。
このようにして得られた歪みＳＯＩ−ＩＳＦＥＴは、第１の実施形態で述べた効果に加え、チャネル領域と支持基板とが電気的に接続されるため、電位を固定することが可能となり、基板浮遊効果に関わる特性は抑制される。そして、薄膜ＳＯＩ構造による短チャネル効果抑制といった効果を得る。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態ではｐＭＯＳＦＥＴについて説明したが、本発明はｎＭＯＳＦＥＴに適用することもでき、更にｐＭＯＳとｎＭＯＳを同一基板上に形成した相補型のＭＯＳＦＥＴに適用することが可能である。
また、ゲート側壁絶縁膜は製造工程において剥離することもあるため、最終的な実施形態においてゲート側壁絶縁膜がある必要はなく、本発明は、ＳＯＩと支持基板とが、空乏層を介さずに電気的につながっていることが特徴である。
また、第２の半導体層を形成するための支持基板からのＳｉのエピタキシャル成長を、歪みＳｉ層とゲート絶縁膜界面よりも高く成長して、エレベーテッド・ソース・ドレイン構造としてもよい。さらに、埋め込み絶縁膜は必ずしもＳｉ酸化膜に限るものではなく、他の絶縁膜を用いることも可能である。
また、使用する基板が歪みＳｉＧｅ層からなるＳＧＯＩ基板を用いた場合でも、本発明の構造により１軸にのみ歪みを残したＳｉＧｅ−ＭＩＳＦＥＴを形成することが可能である。また、使用する基板がＳｉＧｅ層のない歪みＳｉ層が直接埋め込み絶縁膜上に形成されたＳＯＩ基板を用いても同様の効果が得られる。図５は、埋め込み絶縁膜１２上に単層の歪みを有する第１の半導体層５１が形成された半導体素子の断面図である。本発明では、ゲート幅方向に格子歪みが保持され、ソース・ドレイン領域に接するゲート長方向の格子歪みが緩和された半導体層を用いることに特徴があり、第１の半導体層の材料及び構成は適宜変更できる。
また、実施形態ではゲート絶縁膜として酸化膜を用いたが、酸化膜以外の絶縁膜を用いることも可能である。即ち、本発明はＭＯＳＦＥＴに限らずＭＩＳＦＥＴに適用することができる。さらに、埋め込み絶縁膜及び第１の半導体層を島状に加工する工程としては、ゲート及びゲート側壁絶縁膜を直接マスクとして、Ｓｉ層，ＳｉＧｅ層，及びＳｉ酸化膜などをエッチングすることに限らず、例えばゲート上にマスクを形成し、このマスクを用いてエッチングしても同じ効果が得られる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わる歪みＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図。 図１の歪みＳＯＩ−ＭＯＳＦＥＴの埋め込み絶縁膜及び第１の半導体層のパターンを示す平面図。 第１の実施形態に係わるＳＯＩ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わる歪みＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図。 本発明の変形例に係わる歪みＳＯＩ−ＭＯＳＦＥＴの概略構成を示す断面図。 代表的な歪みＳＯＩ−ＭＯＳＦＥＴの例を示す断面図 各Ｇｅ組成のＳｉＧｅ層上の歪みＳｉにおける、電子及び正孔の無歪みＳｉに対する移動度向上率の実効電界依存性の測定結果を示す図。 歪みＳＯＩ−ＭＯＳＦＥＴと無歪みＳＯＩ−ＭＯＳＦＥＴのＤＣ測定によるＩｄ−Ｖｄ特性とセルフヒーティング効果を除いたＩｄ−Ｖｄ特性の測定結果を示す図。
符号の説明
１１…支持基板
１２…埋め込み絶縁膜
１３…ＳｉＧｅ層
１４…歪みＳｉ層（第１の半導体層）
１５…Ｓｉ層（第２の半導体層）
１６…ゲート酸化膜（ゲート絶縁膜）
１７…ゲート電極
１８…第１の側壁絶縁膜
２１…ソース・ドレイン領域
２２…空乏化抑制層
３１…第２の側壁絶縁膜
３２…エクステンション領域
５１…第２の半導体層

Claims (14)

  1. ＭＩＳトランジスタを有する半導体装置であって、
    支持基板上の一部に形成され、且つ前記ＭＩＳトランジスタのゲート幅方向に長く、ゲート長方向に短く形成された埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に形成され、１軸方向に格子歪みを有する第１の半導体層と、
    前記埋め込み絶縁膜及び第１の半導体層のゲート長方向の両側面を埋め込むように形成された第２の半導体層と、
    前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
    前記第２の半導体層に形成されたソース・ドレイン領域と、
    を具備したことを特徴とする半導体装置。
  2. 前記第１の半導体層は、格子歪みを有する歪みＳｉ層であることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の半導体層は、格子歪みを有する歪みＳｉＧｅ層であることを特徴とする請求項１記載の半導体装置。
  4. 前記第１の半導体層は、格子緩和したＳｉＧｅ層上に格子歪みを有する歪みＳｉ層が形成されたものであることを特徴とする請求項１記載の半導体装置。
  5. 前記第２の半導体層の底部に、前記ソース・ドレイン領域とは逆導電型の空乏化抑制層が形成されていることを特徴とする請求項第１〜４の何れかに記載の半導体装置。
  6. 前記ソース・ドレイン領域の前記第１の半導体層側には、前記第１の半導体層よりも接合深さの浅いエクステンション領域が形成されていることを特徴とする請求項１〜６の何れかに記載の半導体装置。
  7. 前記ゲート電極のゲート長方向の側部に側壁絶縁膜が形成され、該側壁絶縁膜の下に前記エクステンション領域が形成されていることを特徴とする請求項６記載の半導体装置。
  8. 前記第２の半導体層は、高濃度不純物添加した半導体を堆積して形成されたものであることを特徴とする請求項１〜７の何れかに記載の半導体装置。
  9. 前記第１の半導体層及び埋め込み絶縁膜のゲート幅方向の長さＷとゲート長方向の長さＬとの関係は、Ｗ≧２Ｌであることを特徴とする請求項１〜８の何れかに記載の半導体装置。
  10. 前記第２の半導体層はＳｉ層であることを特徴とする請求項１〜９の何れかに記載の半導体装置。
  11. ＭＩＳトランジスタを有する半導体装置であって、
    支持基板上の一部に形成され、且つ前記ＭＩＳトランジスタのゲート幅方向に長く、ゲート長方向に短く形成された埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に形成された第１の半導体層であって、格子歪みが緩和されたＳｉＧｅ層上に、ゲート幅方向に引っ張り歪みを有しゲート長方向に格子歪みが緩和された歪みＳｉ層が形成された第１導電型の第１の半導体層と、
    前記埋め込み絶縁膜及び第１の半導体層のゲート長方向の両側面を埋め込むように形成された第２の半導体層と、
    前記第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
    前記第２の半導体層に形成された第２導電型のソース・ドレイン領域と、
    を具備したことを特徴とする半導体装置。
  12. 支持基板上に埋め込み絶縁膜を形成し、該絶縁膜の上に第１の半導体層を形成する工程と、
    前記第１の半導体層上の一部にゲート絶縁膜を介して、ゲート幅方向に長くゲート長方向に短いゲート電極を形成する工程と、
    前記ゲート電極をマスクに用い、前記第１の半導体層及び埋め込み絶縁膜を選択的にエッチングする工程と、
    前記第１の半導体層及び埋め込み絶縁膜を除去した部分に、ソース・ドレイン領域を形成するための第２の半導体層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 前記第２の半導体層は、前記支持基板からのエピタキシャル成長によって形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１の半導体層は２軸の格子歪みを有する状態で形成され、前記エッチングによりゲート長方向の格子歪みが緩和され、ゲート幅方向の格子歪みが保持されることを特徴とする請求項１２記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329379A (ja) * 2006-06-09 2007-12-20 Sony Corp 半導体装置およびその製造方法
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1833094B1 (en) * 2006-03-06 2011-02-02 STMicroelectronics (Crolles 2) SAS Formation of shallow SiGe conduction channel
CN101924138B (zh) * 2010-06-25 2013-02-06 中国科学院上海微系统与信息技术研究所 防止浮体及自加热效应的mos器件结构及其制备方法
CN102376551B (zh) 2010-08-19 2015-12-16 中国科学院微电子研究所 半导体器件结构的制造方法及其结构
CN102931092A (zh) * 2012-10-26 2013-02-13 哈尔滨工程大学 一种自对准soi fd mosfet形成方法
KR102017625B1 (ko) 2013-05-10 2019-10-22 삼성전자주식회사 반도체 장치 및 그 제조방법
CN108037131B (zh) * 2017-12-21 2020-10-16 上海华力微电子有限公司 一种对插塞缺陷进行检测的方法
CN109378320B (zh) * 2018-12-05 2021-01-26 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7096193B1 (en) * 1999-05-21 2006-08-22 Servicemagic, Inc. Facilitating commerce among consumers and service providers by matching ready-to-act consumers and pre-qualified service providers
US7167855B1 (en) * 1999-10-15 2007-01-23 Richard Koenig Internet-based matching service for expert consultants and customers with matching of qualifications and times of availability
US6978246B1 (en) * 2000-04-24 2005-12-20 International Business Machines Corporation System and method for matching entities utilizing an electronic calendaring system
US7216093B1 (en) * 2000-08-28 2007-05-08 International Business Machines Corporation Method of, apparatus for, and computer program product for trading goods
WO2002033759A1 (fr) * 2000-10-19 2002-04-25 Matsushita Electric Industrial Co., Ltd. Transistor a effet de champ de canal p
US6636590B1 (en) * 2000-10-30 2003-10-21 Ingenio, Inc. Apparatus and method for specifying and obtaining services through voice commands
JP4441109B2 (ja) 2000-12-08 2010-03-31 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003179157A (ja) 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US7039596B1 (en) * 2002-01-18 2006-05-02 America Online, Inc. Calendar overlays
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
FR2838237B1 (fr) * 2002-04-03 2005-02-25 St Microelectronics Sa Procede de fabrication d'un transistor a effet de champ a grille isolee a canal contraint et circuit integre comprenant un tel transistor
JP3873012B2 (ja) * 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
JP4228276B2 (ja) 2003-01-29 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2005079215A (ja) 2003-08-29 2005-03-24 Fujitsu Ltd 半導体装置の製造方法
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US6943087B1 (en) * 2003-12-17 2005-09-13 Advanced Micro Devices, Inc. Semiconductor on insulator MOSFET having strained silicon channel
US7306997B2 (en) * 2004-11-10 2007-12-11 Advanced Micro Devices, Inc. Strained fully depleted silicon on insulator semiconductor device and manufacturing method therefor
US7338834B2 (en) * 2006-03-17 2008-03-04 Acorn Technologies, Inc. Strained silicon with elastic edge relaxation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329379A (ja) * 2006-06-09 2007-12-20 Sony Corp 半導体装置およびその製造方法
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル

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