JP2006012995A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 SOI基板を用いた半導体装置であって、第1の絶縁膜11上に形成された第1の半導体層12と、第1の半導体層12の主面上の一部に第2の絶縁膜13を介して形成された、第1の半導体層12とは面方位が異なる第2の半導体層14と、第1の半導体層12の主面に形成された第1導電型のMISFETと、第2の半導体層14の主面に形成された第2導電型のMISFETとを備えた。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係わる半導体装置の概略構成を示す断面図である。
図5は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図6は、本発明の第3の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図7は、本発明の第4の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図9は、本発明の第5の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図11は、本発明の第6の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図12は、本発明の第7の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図13は、本発明の第8の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図14は、本発明の第9の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図15は、本発明の第10の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、基板上に形成する半導体素子を、ゲート絶縁膜として酸化膜を用いたMOSFETを例に説明したが、ゲート絶縁膜として酸化膜以外の絶縁膜を用いることも可能である。つまり、半導体素子は必ずしもMOS型に限るもではなく、MIS型であっても良い。
11…Si酸化膜(第1の絶縁膜)
12…Si層(第1の半導体層)
13…Si酸化膜(第2の絶縁膜)
14…Si層(第2の半導体層)
15…Si酸化膜
16…Si又はダイヤモンド層
21,31…ゲート酸化膜(ゲート絶縁膜)
22,32…ゲート電極
23,33…ゲート側壁絶縁膜
25,35…pウェル
27,37…nウェル
41,43…側壁絶縁膜
45,46…配線
54…Ge層(第2の半導体層)
55…格子緩和SiGe層
56…歪みSi層(第2の半導体層)
Claims (12)
- 第1の絶縁膜上に形成された第1の半導体層と、
第1の半導体層の主面上の一部に第2の絶縁膜を介して形成された、第1の半導体層とは面方位が異なる第2の半導体層と、
第1の半導体層の主面に形成された第1導電型のMISFETと、
第2の半導体層の主面に形成された第2導電型のMISFETと、
を具備してなることを特徴とする半導体装置。 - 第1及び第2の半導体層はSiであり、第1及び第2の絶縁膜はSi酸化膜であることを特徴とする請求項1記載の半導体装置。
- 第1の半導体層の主面の面方位は(100)であり、第2の半導体層の主面の面方位は(110)であり、第1の半導体層に形成されるMISFETはnチャネルMOSFETであり、第2の半導体層に形成されるMISFETはpチャネルMOSFETであることを特徴とする請求項2記載の半導体装置。
- 第2の半導体層のチャネル領域に格子歪みを持たせたことを特徴とする請求項1〜3の何れかに記載の半導体装置。
- 第1の絶縁膜上に形成された第1の半導体層と、
第1の半導体層の主面上の一部に第2の絶縁膜を介して形成された、第1の半導体層とは構成材料が異なる第2の半導体層と、
第1の半導体層の主面に形成された第1導電型のMISFETと、
第2の半導体層の主面に形成された第2導電型のMISFETと、
を具備してなることを特徴とする半導体装置。 - 第1の半導体層はSiであり、第2の半導体層はGe又はSiGeであることを特徴とする請求項5記載の半導体装置。
- 第1の半導体層の主面の面方位は(100)であり、第2の半導体層の主面の面方位は(111)であり、第1の半導体層に形成されるMISFETはnチャネルMOSFETであり、第2の半導体層に形成されるMISFETはpチャネルMOSFETであることを特徴とする請求項6記載の半導体装置。
- 第1の半導体層と第2の半導体層は、主面の面方位が異なることを特徴とする請求項5〜7の何れかに記載の半導体装置。
- 第2の半導体層の側面に側壁絶縁膜が形成され、この側壁絶縁膜が前記第1導電型のMISFETと前記第2導電型のMISFETとを電気的に分離するための素子分離用絶縁膜として用いられることを特徴とする請求項1〜8の何れかに記載の半導体装置。
- 第2の半導体層の側面に形成された側壁絶縁膜は、前記MISFETのゲート絶縁膜の形成時に形成された部分と、該MISFETのゲート側壁絶縁膜の形成時に形成された部分とからなり、第1及び第2の半導体層の境界線に直交する方向に対して最小加工線幅よりも幅が狭いことを特徴とする請求項9記載の半導体装置。
- 第1の絶縁膜上に形成された第1の半導体層の主面に、第2の絶縁膜を介して第1の半導体層とは面方位が異なる第2の半導体層を貼り合わせる工程と、
第2の半導体層及び第2の絶縁膜の一部を選択的に除去する工程と、
第2の半導体層及び第2の絶縁膜の除去により露出した第1の半導体層の主面に第1導電型のMISFETを形成する工程と、
第2の半導体層の主面に第2導電型のMISFETを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1の絶縁膜上に形成された第1の半導体層の主面に、第2の絶縁膜を介して第1の半導体層とは材料が異なる第2の半導体層を貼り合わせる工程と、
第2の半導体層及び第2の絶縁膜の一部を選択的に除去する工程と、
第2の半導体層及び第2の絶縁膜の除去により露出した第1の半導体層の主面に第1導電型のMISFETを形成する工程と、
第2の半導体層の主面に第2導電型のMISFETを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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2004
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