JP2005327796A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層する。
【解決手段】 単結晶半導体層23a、絶縁層28a、単結晶半導体層23bおよび絶縁層28bを絶縁層22上に順次積層し、単結晶半導体層23a、23bの両側の側面にそれぞれ形成されたゲート絶縁膜26a、26bを介して単結晶半導体層23a、23bの両側の側壁にゲート電極27を形成し、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24a、25aを単結晶半導体層23aに形成するとともに、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24b、25bを単結晶半導体層23bに形成する。
【選択図】 図3
【解決手段】 単結晶半導体層23a、絶縁層28a、単結晶半導体層23bおよび絶縁層28bを絶縁層22上に順次積層し、単結晶半導体層23a、23bの両側の側面にそれぞれ形成されたゲート絶縁膜26a、26bを介して単結晶半導体層23a、23bの両側の側壁にゲート電極27を形成し、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24a、25aを単結晶半導体層23aに形成するとともに、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24b、25bを単結晶半導体層23bに形成する。
【選択図】 図3
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、単結晶半導体層に形成された電界効果型トランジスタの積層構造に適用して好適なものである。
SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
特開平10−261799号公報
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、前記半導体層の表面が露出されるように前記半導体層の側面に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース/ドレイン層とを備えることを特徴とする。
これにより、半導体層の側面側にチャネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、電界効果型トランジスタを積層した場合においても、半導体層の結晶性の劣化を抑制することができる。
これにより、半導体層の側面側にチャネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、電界効果型トランジスタを積層した場合においても、半導体層の結晶性の劣化を抑制することができる。
また、本発明の一態様に係る半導体装置によれば、前記ソース/ドレイン層の側面にそれぞれ接触するように配置されたコンタクト層をさらに備えることを特徴とする。
これにより、ソース/ドレイン層が形成された半導体層の表面側でコンタクトをとる必要がなくなる。このため、ソース/ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
これにより、ソース/ドレイン層が形成された半導体層の表面側でコンタクトをとる必要がなくなる。このため、ソース/ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された単結晶半導体層と、前記単結晶半導体層にそれぞれ形成された電界効果型トランジスタとを備えることを特徴とする。
これにより、単結晶半導体層にそれぞれ形成された電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
これにより、単結晶半導体層にそれぞれ形成された電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタは、前記単結晶半導体層の側壁に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記単結晶半導体層に形成されたソース/ドレイン層とを備えることを特徴とする。
これにより、単結晶半導体層の側面側にチャネル領域を形成することが可能となり、単結晶半導体層の表面側の平坦性を確保しつつ、絶縁膜を介して単結晶半導体層を積層させることができる。このため、単結晶半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能となり、電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、電界効果型トランジスタの高密度集積化を図ることができる。
これにより、単結晶半導体層の側面側にチャネル領域を形成することが可能となり、単結晶半導体層の表面側の平坦性を確保しつつ、絶縁膜を介して単結晶半導体層を積層させることができる。このため、単結晶半導体層の結晶性の劣化を抑制しつつ、電界効果型トランジスタを積層することが可能となり、電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、電界効果型トランジスタの高密度集積化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、前記単結晶半導体層の積層面に対して直交するように配置され、積層された複数の電界効果型トランジスタに対して共有されていることを特徴とする。
これにより、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となり、チップ面におけるゲート電極の占有面積を削減することが可能となるとともに、ゲート電極の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
これにより、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となり、チップ面におけるゲート電極の占有面積を削減することが可能となるとともに、ゲート電極の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記電界効果型トランジスタは、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタを含むことを特徴とする。
これにより、電界効果型トランジスタを3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
これにより、電界効果型トランジスタを3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、最上層の単結晶半導体層の表面上に跨るようにして前記単結晶半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、単結晶半導体層の両側の側壁にチャネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、最上層の単結晶半導体層の表面上に跨るようにゲート電極を配置することにより、単結晶半導体の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を単結晶半導体層に形成することが可能となり、単結晶半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
これにより、単結晶半導体層の両側の側壁にチャネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、最上層の単結晶半導体層の表面上に跨るようにゲート電極を配置することにより、単結晶半導体の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を単結晶半導体層に形成することが可能となり、単結晶半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
また、本発明の一態様に係る半導体装置によれば、上層の単結晶半導体層は、下層の単結晶半導体層に形成されたソース/ドレイン層の表面側が露出されるように構成されていることを特徴とする。
これにより、下層の単結晶半導体層に形成されたソース/ドレイン層とコンタクトをとる際に、上層の単結晶半導体層が邪魔になることを防止することができる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
これにより、下層の単結晶半導体層に形成されたソース/ドレイン層とコンタクトをとる際に、上層の単結晶半導体層が邪魔になることを防止することができる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、前記半導体層の表面側からイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、半導体層の表面にゲート電極を配置することなく、電界効果型トランジスタを構成することが可能となるとともに、半導体層の表面側からイオン注入を行うことにより、電界効果型トランジスタのソース/ドレイン層を形成することができる。このため、製造工程の煩雑化を抑制しつつ、半導体層に形成された電界効果型トランジスタを積層することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側から第1イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側から第2イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程とを備えることを特徴とする。
これにより、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となる。また、単結晶半導体の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を半導体層に形成することが可能となり、単結晶半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層を互いに分離する第1溝を形成する工程と、前記第1ソース/ドレイン層が形成される下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第2溝を形成する工程と、前記第1溝および前記第2溝に絶縁体を埋め込む工程とを備えることを特徴とする。
これにより、下層の単結晶半導体層に形成されたソース/ドレイン層の表面側が上層の単結晶半導体層から露出されるように、STI(Shallow Trench Isolation)構造を形成することが可能となる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことが可能となるとともに、素子分離を安定して行うことを可能となる。
これにより、下層の単結晶半導体層に形成されたソース/ドレイン層の表面側が上層の単結晶半導体層から露出されるように、STI(Shallow Trench Isolation)構造を形成することが可能となる。このため、電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことが可能となるとともに、素子分離を安定して行うことを可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層に形成された第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第1コンタクト層を形成する工程と、上層の半導体層に形成された第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第2コンタクト層を形成する工程とを備えることを特徴とする。
これにより、ソース/ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース/ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層上に絶縁膜を堆積させる工程と、前記半導体層の側面および最上層の半導体層の表面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記開口部内の半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第1イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第2イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層上に絶縁膜を堆積させる工程と、前記半導体層の側面および最上層の半導体層の表面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記半導体層の熱酸化を行うことにより、前記開口部内の半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第1イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第2イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース/ドレイン層を半導体層に形成することが可能となる。このため、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となり、電界効果型トランジスタの3次元集積化を図ることを可能としつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された半導体層の側面を露出させる第1開口部を形成する工程と、下層の半導体層の表面を露出させる第2開口部を形成する工程と、前記第1および第2開口部を介して前記半導体層の熱酸化を行うことにより、前記第1開口部内の前記半導体層の側壁および前記第2開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、前記第2開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第1開口部内に埋め込まれたゲート電極を形成するとともに、前記第2開口部内に埋め込まれ、下層の半導体層に接触する第1コンタクト層を形成する工程と、前記半導体層の表面側から第1イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、前記半導体層の表面側から第2イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程と、上層の半導体層に形成された第2ソース/ドレイン層を露出させる工程と、前記第2ソース/ドレイン層に接触する第2コンタクト層を形成する工程とを備えることを特徴とする。
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、ゲート電極と下層の半導体層に接触する第1コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、電界効果型トランジスタの3次元集積化を図ることが可能となるとともに、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図である。
図1において、支持基板1上には絶縁層2が形成され、絶縁層2上には単結晶半導体層3が形成されている。なお、支持基板1としては、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いることができ、絶縁層2としては、例えば、SiO2、SIONまたはSi3N4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層3が絶縁層2上に形成された半導体基板としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、単結晶半導体層3の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図である。
図1において、支持基板1上には絶縁層2が形成され、絶縁層2上には単結晶半導体層3が形成されている。なお、支持基板1としては、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層3の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いることができ、絶縁層2としては、例えば、SiO2、SIONまたはSi3N4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層3が絶縁層2上に形成された半導体基板としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、単結晶半導体層3の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
そして、単結晶半導体層3の側面にはゲート絶縁膜6が形成されている。そして、ゲート絶縁膜6の表面には、単結晶半導体層3の表面が露出されるように単結晶半導体層3の側面に配置されたゲート電極7が形成されている。また、単結晶半導体層3には、ゲート電極7の両側にそれぞれ配置されたソース/ドレイン層4、5が形成されている。そして、ソース/ドレイン層4、5上には、ソース/ドレイン層4、5とそれぞれコンタクトをとるためのコンタクト層8、9がそれぞれ形成されている。
これにより、単結晶半導体層3の側面側にチャネル領域を形成することが可能となり、ゲート電極7を単結晶半導体層3の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層3に形成した場合においても、単結晶半導体層3の表面側の平坦性を確保することが可能となり、単結晶半導体層3を積層した場合においても、単結晶半導体層3の結晶性の劣化を抑制することができる。
図2は、本発明の第2実施形態に係る半導体装置の概略構成を示す斜視図である。
図2において、支持基板11上には絶縁層12が形成され、絶縁層12上には単結晶半導体層13が形成されている。そして、単結晶半導体層13の側面にはゲート絶縁膜16が形成されている。そして、ゲート絶縁膜16の表面には、単結晶半導体層13の表面が露出されるように単結晶半導体層13の側面に配置されたゲート電極17が形成されている。また、単結晶半導体層13には、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14、15が形成されている。そして、絶縁層12上には、ソース/ドレイン層14、15の側壁にそれぞれ接触するように配置されたコンタクト層18、19が形成されている。
図2において、支持基板11上には絶縁層12が形成され、絶縁層12上には単結晶半導体層13が形成されている。そして、単結晶半導体層13の側面にはゲート絶縁膜16が形成されている。そして、ゲート絶縁膜16の表面には、単結晶半導体層13の表面が露出されるように単結晶半導体層13の側面に配置されたゲート電極17が形成されている。また、単結晶半導体層13には、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14、15が形成されている。そして、絶縁層12上には、ソース/ドレイン層14、15の側壁にそれぞれ接触するように配置されたコンタクト層18、19が形成されている。
これにより、ソース/ドレイン層14、15の表面側でコンタクトをとる必要がなくなり、ソース/ドレイン層14、15の表面側の面積を縮小することが可能となる。このため、電界効果型トランジスタを微細化することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す斜視図である。
図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す斜視図である。
図3において、支持基板21上には絶縁層22が形成されている。そして、単結晶半導体層23a、絶縁層28a、単結晶半導体層23bおよび絶縁層28bが絶縁層22上に順次積層されている。そして、単結晶半導体層23aの両側の側面にはゲート絶縁膜26aが形成されるとともに、単結晶半導体層23bの両側の側面にはゲート絶縁膜26bが形成されている。そして、ゲート絶縁膜26a、26bの表面には、単結晶半導体層23bの表面上に跨るようにして単結晶半導体層23a、23bの両側の側壁に延伸されるとともに、単結晶半導体層23a、23bの積層面に対して直交するように配置されたゲート電極27が形成されている。また、単結晶半導体層23aには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24a、25aが形成されている。また、単結晶半導体層23bには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24b、25bが形成されている。
これにより、単結晶半導体層23a、23bの側面側にチャネル領域を形成することが可能となり、単結晶半導体層23a、23bの表面側にゲート電極27を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層23a、23bにそれぞれ形成した場合においても、単結晶半導体層23a、23bの表面側の平坦性を確保することが可能となり、単結晶半導体層23a、23bを積層した場合においても、単結晶半導体層23a、23bの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
また、単結晶半導体層23a、23bの積層面と直交するようにゲート電極27を配置することにより、チップ面内におけるゲート電極27の占有面積を削減することが可能となるとともに、ゲート電極27の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
また、最上層の単結晶半導体層23bの表面上に跨るようにゲート電極27を配置することにより、単結晶半導体層23bの表面側からイオン注入を行った場合においても、ゲート電極27をマスクとして単結晶半導体層23a、23bにソース/ドレイン層24a、25aおよびソース/ドレイン層24b、25bをそれぞれ形成することが可能となる。このため、単結晶半導体層23a、23bの側壁に配置されたゲート電極27に対して自己整合的にソース/ドレイン層24a、25aおよびソース/ドレイン層24b、25bをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
図4(a)〜図13(a)は、本発明の第4実施形態に係る半導体装置の製造方法を示す平面図、図4(b)〜図13(b)は、図4(a)〜図13(a)のA1−A1´〜A10−A10´線でそれぞれ切断した断面図、図4(c)〜図13(c)は、図4(a)〜図13(a)のB1−B1´〜B10−B10´線でそれぞれ切断した断面図である。なお、この第4実施形態では、図3の構成の製造方法を例にとって説明する。
図4において、絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35が半導体基板31上に順次積層されている。なお、半導体基板31および単結晶半導体層33、35としては、例えば、Siを用いることができる。また、半導体基板31上に順次積層された絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35を形成する場合、注入エネルギーの異なる高濃度の酸素イオンを半導体基板31に導入し、酸素イオンが導入された領域の熱酸化を行うことにより、絶縁層32、34を半導体基板31上に形成することができる。
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層35、絶縁層34、単結晶半導体層33および絶縁層32をパターニングすることにより、半導体基板31を露出させる溝36を所定の方向に沿って形成するとともに、半導体基板31を露出させる溝38を溝36と直交する方向に沿って形成する。
なお、溝36、38の形成時に半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。
なお、溝36、38の形成時に半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層35および絶縁層34をパターニングすることにより、溝36と重なるように配置された溝36よりも幅の広い溝37を形成し、単結晶半導体層33の両端部の近傍の表面を露出させる。なお、溝36、38の配置位置は、半導体層33の素子分離領域に対応させることができ、溝37、38の配置位置は、半導体層35の素子分離領域に対応させることができる。
次に、図6に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、単結晶半導体層33、35の側壁および溝36、38内の半導体基板31の表面に酸化膜39を形成する。そして、CVDなどの方法により、酸化膜39が形成された溝36〜38内が埋め込まれるようにして、単結晶半導体層35上に絶縁層を堆積する。そして、CMP(化学的機械的研磨)などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層35の表面を露出させ、埋め込み絶縁層40を溝36〜38内に形成する。なお、埋め込み絶縁層40としては、例えば、SiO2またはSi3N4などを用いることができる。
次に、図7に示すように、CVDなどの方法により、単結晶半導体層35上に絶縁層41を堆積する。なお、絶縁層41としては、例えば、SiO2などを用いることができる。
次に、図8に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、単結晶半導体層33、35の側面を露出させる開口部42を形成する。なお、開口部42は、溝38が形成された素子分離領域内に配置することができる。
次に、図8に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、単結晶半導体層33、35の側面を露出させる開口部42を形成する。なお、開口部42は、溝38が形成された素子分離領域内に配置することができる。
ここで、結晶半導体層33、35の側面を露出させる開口部42を形成する場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。なお、結晶半導体層33、35の側面を露出させる開口部42を形成する場合、半導体基板31を必ずしも露出させる必要はなく、絶縁層32の表面でエッチングを止めるようにしてもよいし、絶縁層32をオーバーエッチングして絶縁層32に凹部を形成するようにしてもよい。
次に、図9に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、単結晶半導体層35、33の側壁にゲート絶縁膜43a、43bをそれぞれ形成するとともに、開口部42内の半導体基板31の表面にゲート絶縁膜43cを形成する。なお、熱酸化にて単結晶半導体層35、33の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層35、33の側壁にゲート絶縁膜43a、43bを形成するようにしてもよい。
そして、CVDなどの方法により、開口部42内が埋め込まれるようにして、導電層を絶縁層41上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層35の表面上に跨るようにして、開口部42内に埋め込まれたゲート電極44を形成する。
これにより、ゲート電極44を開口部42内に埋め込むことで、半導体基板31上にゲート電極44を立てて配置することが可能となるとともに、単結晶半導体層33、35にそれぞれ形成される電界効果型トランジスタに対してゲート電極44を共用することが可能となる。このため、チップ面におけるゲート電極44の占有面積を削減することが可能となるとともに、ゲート電極44の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
これにより、ゲート電極44を開口部42内に埋め込むことで、半導体基板31上にゲート電極44を立てて配置することが可能となるとともに、単結晶半導体層33、35にそれぞれ形成される電界効果型トランジスタに対してゲート電極44を共用することが可能となる。このため、チップ面におけるゲート電極44の占有面積を削減することが可能となるとともに、ゲート電極44の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
なお、ゲート電極44の材質としては、多結晶シリコンの他、WやTiNなどの金属膜を用いるようにしてもよい。
次に、図10に示すように、単結晶半導体層35の表面側から不純物のイオン注入P1を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層45a、45bを単結晶半導体層33に形成する。なお、ソース/ドレイン層45a、45bを単結晶半導体層33に形成する場合、不純物の飛程距離が単結晶半導体層33の深さに対応するようにイオン注入P1のエネルギーを選択することができる。
次に、図10に示すように、単結晶半導体層35の表面側から不純物のイオン注入P1を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層45a、45bを単結晶半導体層33に形成する。なお、ソース/ドレイン層45a、45bを単結晶半導体層33に形成する場合、不純物の飛程距離が単結晶半導体層33の深さに対応するようにイオン注入P1のエネルギーを選択することができる。
ここで、最上層の単結晶半導体層35の表面上に跨るようにゲート電極44を配置することにより、単結晶半導体層35の表面側からイオン注入を行った場合においても、ゲート電極44をマスクとして単結晶半導体層33にソース/ドレイン層45a、45bを形成することが可能となり、単結晶半導体層33の側壁に配置されたゲート電極44に対して自己整合的にソース/ドレイン層45a、45bを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを単結晶半導体層33に再現性よく作製することができる。
次に、図11に示すように、単結晶半導体層35の表面側から不純物のイオン注入P2を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層46a、46bを単結晶半導体層35に形成する。なお、ソース/ドレイン層46a、46bを単結晶半導体層35に形成する場合、不純物の飛程距離が単結晶半導体層35の深さに対応するようにイオン注入P2のエネルギーを選択することができる。
ここで、最上層の単結晶半導体層35の表面上に跨るようにゲート電極44を配置することにより、単結晶半導体層35の表面側からイオン注入を行った場合においても、ゲート電極44をマスクとして単結晶半導体層35にソース/ドレイン層46a、46bを形成することが可能となり、単結晶半導体層35の側壁に配置されたゲート電極44に対して自己整合的にソース/ドレイン層46a、46bを形成することが可能となる。
また、単結晶半導体層33、35の両側の側壁にゲート電極44を設けることで、単結晶半導体層33、35の両側の側壁にチャネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
なお、ソース/ドレイン層45a、45bおよびソース/ドレイン層46a、46bの導電型は互いに異なるようにしてもよい。これにより、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタとを同一基板上で互いに積層させることが可能となる。このため、電界効果型トランジスタを3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、ソース/ドレイン層45a、45bの表面を露出させる開口部50を形成する。そして、CVDなどの方法により、開口部50内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層47を絶縁層41上に形成する。
ここで、溝36より溝37の幅を広くすることにより、下層の単結晶半導体層33に形成されたソース/ドレイン層45a、45bの両端部の近傍を上層の単結晶半導体層35から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、ソース/ドレイン層45a、45bとコンタクトをとることが可能となる。
次に、図13に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41をパターニングすることにより、ソース/ドレイン層46a、46bの表面を露出させる開口部51を形成する。そして、CVDなどの方法により、開口部51内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層46a、46bとコンタクトをとるためのコンタクト層48を絶縁層41上に形成する。
次に、図13に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41をパターニングすることにより、ソース/ドレイン層46a、46bの表面を露出させる開口部51を形成する。そして、CVDなどの方法により、開口部51内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層46a、46bとコンタクトをとるためのコンタクト層48を絶縁層41上に形成する。
図14(a)は、本発明の第5実施形態に係る半導体装置の製造方法を示す平面図、図14(b)は、図14(a)のA11−A11´線で切断した断面図、図14(c)は、図14(a)のB11−B11´線で切断した断面図である。
なお、上述した第4実施形態では、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層47をソース/ドレイン層45a、45b上に配置する方法について説明したが、この第5実施形態では、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層49をソース/ドレイン層45a、45b上およびソース/ドレイン層45a、45bの側壁に配置するようにしたものである。
なお、上述した第4実施形態では、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層47をソース/ドレイン層45a、45b上に配置する方法について説明したが、この第5実施形態では、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層49をソース/ドレイン層45a、45b上およびソース/ドレイン層45a、45bの側壁に配置するようにしたものである。
図14において、図11のソース/ドレイン層46a、46bを単結晶半導体層35に形成した後、フォトリソグラフィー技術およびエッチング技術を用いて、埋め込み絶縁層40および酸化膜39をパターニングすることにより、ソース/ドレイン層45a、45bの表面および側壁を露出させる開口部52を形成する。そしてCVDなどの方法により、開口部52内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層45a、45bの側壁にてコンタクトをとるためのコンタクト層49を絶縁層41上に形成する。
これにより、ソース/ドレイン層45a、45bの表面側でコンタクトをとる必要がなくなり、ソース/ドレイン層45a、45bの表面側の面積を縮小することが可能となる。このため、電界効果型トランジスタを微細化することが可能となり、電界効果型トランジスタの小型化および低価格化を図ることができる。
なお、上述した実施形態では、電界効果型トランジスタが形成された単結晶半導体層を2層分だけ積層する方法について説明したが、電界効果型トランジスタが形成された単結晶半導体層を3層以上積層するようにしてもよい。
なお、上述した実施形態では、電界効果型トランジスタが形成された単結晶半導体層を2層分だけ積層する方法について説明したが、電界効果型トランジスタが形成された単結晶半導体層を3層以上積層するようにしてもよい。
また、上述した実施形態では、ゲート電極44をマスクとしてソース/ドレイン層45a、45b、46a、46bを形成する方法について説明したが、ソース/ドレイン層45a、45b、46a、46bを形成する際に、ゲート電極44を形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に形成する場合、ゲート電極44を形成する前に、単結晶半導体層35の表面および単結晶半導体層33、35の側面のチャネル領域となる部分を露出させる開口部を絶縁層41に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層41をマスクとしてイオン注入を行うことにより、ソース/ドレイン層45a、45b、46a、46bをそれぞれ形成するようにしてもよい。そして、ソース/ドレイン層45a、45b、46a、46bがそれぞれ形成された後、絶縁層41に形成された開口部にゲート電極44を埋め込むことにより、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に配置することができる。
さらに、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に形成する場合、ゲート電極44を形成する前に、単結晶半導体層35の表面および単結晶半導体層33、35の側面のチャネル領域となる部分を露出させる開口部を絶縁層41に形成し、チャネル領域となる部分を露出させる開口部が形成された絶縁層41をマスクとしてイオン注入を行うことにより、ソース/ドレイン層45a、45b、46a、46bをそれぞれ形成するようにしてもよい。そして、ソース/ドレイン層45a、45b、46a、46bがそれぞれ形成された後、絶縁層41に形成された開口部にゲート電極44を埋め込むことにより、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に配置することができる。
また、上述した実施形態では、ゲート電極44を形成した後、ゲート電極44をマスクとして、ソース/ドレイン層45a、45b、46a、46bを形成し、その後にコンタクト層47、48を形成する方法について説明したが、ゲート電極44とコンタクト層47とを一括して形成するようにしてもよい。
1、11、21、31 半導体基板、2、12、22、28a、28b、32、34、41 絶縁層、3、13、23a、23b、33、35 単結晶半導体層、4、5、14、15、24a、25a、24b、25b、45a、45b、46a、46b ソース/ドレイン層、6、16、26a、26b、43a〜43c ゲート絶縁膜、7、17、27、44 ゲート電極、8、9、18、19、47、48、49 コンタクト層、36、37、38 溝、39 酸化膜、40 埋め込み絶縁層、42、50、51、52 開口部
Claims (14)
- 絶縁体上に形成された半導体層と、
前記半導体層の表面が露出されるように前記半導体層の側面に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース/ドレイン層とを備えることを特徴とする半導体装置。 - 前記ソース/ドレイン層の側面にそれぞれ接触するように配置されたコンタクト層をさらに備えることを特徴とする請求項1記載の半導体装置。
- 絶縁層を介して積層された単結晶半導体層と、
前記単結晶半導体層にそれぞれ形成された電界効果型トランジスタとを備えることを特徴とする半導体装置。 - 前記電界効果型トランジスタは、
前記単結晶半導体層の側壁に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記単結晶半導体層に形成されたソース/ドレイン層とを備えることを特徴とする請求項3記載の半導体装置。 - 前記ゲート電極は、前記単結晶半導体層の積層面に対して直交するように配置され、積層された複数の電界効果型トランジスタに対して共有されていることを特徴とする請求項4記載の半導体装置。
- 前記電界効果型トランジスタは、Pチャネル電界効果型トランジスタおよびNチャネル電界効果型トランジスタを含むことを特徴とする請求項5記載の半導体装置。
- 前記ゲート電極は、最上層の単結晶半導体層の表面上に跨るようにして前記単結晶半導体層の両側の側壁に延伸されていることを特徴とする請求項4から6のいずれか1項記載の半導体装置。
- 上層の単結晶半導体層は、下層の単結晶半導体層に形成されたソース/ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項3から7のいずれか1項記載の半導体装置。
- 絶縁体上に形成された半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程と、
前記半導体層の表面側からイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置されたソース/ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁層を介して積層された半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側から第1イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側から第2イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 下層の半導体層を互いに分離する第1溝を形成する工程と、
前記第1ソース/ドレイン層が形成される下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第2溝を形成する工程と、
前記第1溝および前記第2溝に絶縁体を埋め込む工程とを備えることを特徴とする請求項10記載の半導体装置の製造方法。 - 下層の半導体層に形成された第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第1コンタクト層を形成する工程と、
上層の半導体層に形成された第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第2コンタクト層を形成する工程とを備えることを特徴とする請求項11記載の半導体装置の製造方法。 - 絶縁層を介して積層された半導体層上に絶縁膜を堆積させる工程と、
前記半導体層の側面および最上層の半導体層の表面のチャネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記半導体層の熱酸化を行うことにより、前記開口部内の半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第1イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側から第2イオン注入を行うことにより、前記チャネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁層を介して積層された半導体層の側面を露出させる第1開口部を形成する工程と、
下層の半導体層の表面を露出させる第2開口部を形成する工程と、
前記第1および第2開口部を介して前記半導体層の熱酸化を行うことにより、前記第1開口部内の前記半導体層の側壁および前記第2開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記第2開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第1開口部内に埋め込まれたゲート電極を形成するとともに、前記第2開口部内に埋め込まれ、下層の半導体層に接触する第1コンタクト層を形成する工程と、
前記半導体層の表面側から第1イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を下層の半導体層に形成する工程と、
前記半導体層の表面側から第2イオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を上層の半導体層に形成する工程と、
上層の半導体層に形成された第2ソース/ドレイン層を露出させる工程と、
前記第2ソース/ドレイン層に接触する第2コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
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JP2004142346A JP2005327796A (ja) | 2004-05-12 | 2004-05-12 | 半導体装置および半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-05-12 JP JP2004142346A patent/JP2005327796A/ja not_active Withdrawn
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US7898016B2 (en) | 2006-11-30 | 2011-03-01 | Seiko Epson Corporation | CMOS semiconductor non-volatile memory device |
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