JP2007234628A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１半導体層１２及び第２半導体層１３とにより構成されたＳＯＩ構造１０を備えている。そして、第１半導体層１２は、第１活性領域１５が形成されると共に、平坦化膜１６を介して支持基板１７に貼り付けられている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関するものである。

ＳＯＩ（Silicon On Insulator）構造とは、半導体層であるシリコン層が、シリコン酸化膜等の絶縁層を介して任意の支持基板に積層された構造をいう。ＳＯＩ構造にトランジスタ等の素子を形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。また、各素子間の分離性が良いという特徴を有している。例えば、特許文献１には、シリコン酸化膜を形成したシリコンや石英等のハンドルウェハに単結晶シリコンを張り合わせた後に、それを薄膜化してＳＯＩ構造を形成することが開示されている。

ところが、前記ＳＯＩ構造は、半導体層が絶縁層に積層されているために、トランジスタの電流パスとなるチャネル領域の電位が、絶縁層側からの電界等によって影響を受けるという問題がある。

これに対処する方法として、半導体層と絶縁層との間に電極を設けることにより、絶縁層側からの電界等の影響を緩和することが考えられる。一方、チャネル領域の電位が、絶縁層側からの電界等により影響を受けるという問題を積極的に利用して、上記電極によってトランジスタの特性を変化させることもできる。さらに、トランジスタの動作速度や駆動能力の向上を図るために、いわゆるダブルゲート型のＭＯＳトランジスタを、ＳＯＩ構造に形成することが種々提案されている。上記ダブルゲート型のＭＯＳトランジスタは、半導体層であるシリコン層の両面側の対称位置に一組のゲート電極が配置されると共に、各ゲート電極に共通のチャネル領域、ソース領域及びドレイン領域が上記シリコン層に形成されている。

これらダブルゲート型のＭＯＳトランジスタは、通常、いわゆる貼合せ法によって形成されている。貼合せ法では、半導体基板を支持基板に貼合せた後に、前記半導体基板の裏面側（つまり、支持基板とは反対側）の一部を除去することにより、支持基板側に薄膜の半導体層を形成する。その後、薄膜半導体層に高温プロセスを適用して薄膜トランジスタを形成する。
特開平５−２１１１２８号公報 特開平４−３０７９７２号公報

しかしながら、この手法では、支持基板上の薄膜半導体層に高温プロセスを施す必要があるために、支持基板が高温に耐え得る材質に限定されるという問題がある。例えば、特許文献２に開示されている製造方法では、支持基板に形成した薄膜半導体層に対し、熱酸化及びイオン注入等の高温プロセスを行っているので、ガラス基板等の耐熱性が低い基板は支持基板として適用できない。

さらに、上記特許文献２の製造方法では、半導体基板としてＳＯＩ基板を用いると共に、支持基板を貼り合わせた後にＳＯＩ基板の裏面側（支持基板とは反対側）から選択的にシリコン層と、ＳＯＩ基板の絶縁層である酸化膜とを除去している。その後、支持基板側に残されたシリコン層に活性領域を形成して、薄膜トランジスタを製造するようにしている。

この手法では、支持基板に形成した薄膜トランジスタの裏面側（つまり、上記絶縁層等が除去された側）を保護するために、新たに絶縁層（パッシベーション層）を形成する必要がある。ところが、薄膜トランジスタ裏面の活性領域と新たな絶縁層と界面には、構造欠陥が形成されることが避けられず、局在準位が増大してしまうという問題がある。

さらに、活性領域が形成されるシリコン層に絶縁層を新たに形成する場合には、その形成された絶縁層の平坦性に限界があるため、ＣＭＰ研磨等による上記シリコン層の厚みの制御が難しいという問題もある。

本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、絶縁層と半導体層との界面における局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにすることにある。

上記の目的を達成するために、この発明では、半導体装置がＳＯＩ基板を構成する第１絶縁層と、その両側の第１及び第２半導体層とを含むようにした。

具体的に、本発明に係る半導体装置は、第１絶縁層と、該第１絶縁層を挟むように配置された第１半導体層及び第２半導体層とにより構成されたＳＯＩ構造を備え、前記第１半導体層は、第１活性領域が形成されると共に、平坦化膜を介して支持基板に貼り付けられている。

前記第１半導体層の前記支持基板側には、第１ゲート電極が、第１ゲート絶縁膜を介して前記第１活性領域に対向配置されていてもよい。

前記第２半導体層は、第２ゲート電極を構成し、前記第２ゲート電極の少なくとも一部は、前記第１ゲート電極に対向して配置されていることが好ましい。

前記第２半導体層には、第２活性領域が形成され、前記第２半導体層の前記支持基板と反対側には、第２ゲート電極が、前記第１ゲート電極に対向して配置されていてもよい。

前記第１絶縁層と同じ深さに配置されている第２絶縁層と、該第２絶縁層に積層された第３半導体層とにより構成されたＳＯＩ構造を有し、前記第３半導体層は、導電性を有する配線層を構成していてもよい。

前記第１半導体層、第２半導体層及び第１絶縁層の各側端面の少なくとも一部は、互いに揃うことにより連続する１つの表面を構成していることが好ましい。

また、本発明に係る半導体装置の製造方法は、第１絶縁層と、該第１絶縁層を挟むように配置された第１基板部及び第２基板部とにより構成されたＳＯＩ基板から半導体装置を製造する方法であって、前記第１基板部の所定領域の周りから該第１基板部の一部を除去することにより、前記所定領域を第１半導体層として形成する第１半導体層形成工程と、前記第１半導体層に第１活性領域を形成する第１活性領域形成工程と、前記第１半導体層を覆う平坦化膜を形成する平坦化膜形成工程と、前記平坦化膜の表面に支持基板を貼り付ける貼付工程と、前記第２基板部における前記支持基板とは反対側の一部を除去することにより、前記第１半導体層に対向する第２半導体層を形成する第２半導体層形成工程とを含む。

前記平坦化膜形成工程の前に、前記第１半導体層の周りから前記第１絶縁層と前記第２基板部の一部とをエッチング除去することにより、前記第１半導体層の周りに溝部を形成するエッチング工程を含み、前記第２半導体層形成工程では、前記溝部内の平坦化膜を露出させることが好ましい。

前記第１半導体層を覆う第１ゲート絶縁膜を形成すると共に、前記第１ゲート絶縁膜の表面に第１ゲート電極を形成する第１ゲート電極形成工程と、前記第１ゲート電極をマスクとして前記第２基板部の一部に第１不純物元素をイオン注入するイオン注入工程と、前記第２半導体層の全体に第２不純物元素をイオン注入することにより、前記第１ゲート電極に少なくとも一部が対向する第２ゲート電極を前記第２半導体層に形成する第２ゲート電極形成工程とを含んでてもよい。

第２半導体層を覆う第２ゲート絶縁膜の表面に第２ゲート電極を形成する第２ゲート電極形成工程と、前記第２半導体層に第２活性領域を形成する第２活性領域形成工程とを含んでもよい。

前記エッチング工程では、前記第１半導体層の外側に残された第１絶縁層の一部を第２絶縁層として形成し、前記第２半導体層形成工程では、前記第２基板部の一部により、前記第２絶縁層に重なる第３半導体層を形成し、前記第３半導体層に第３不純物元素をイオン注入することにより、前記第３半導体層を配線層として形成する配線層形成工程を含んでもよい。

前記第２半導体層形成工程の前に、前記第２基板部に剥離用物質をイオン注入して剥離層を形成する工程と、前記剥離層に沿って前記第２基板部の一部を分離する工程とを行うことが好ましい。

−作用−
次に、本発明の作用について説明する。

本発明に係る半導体装置は、第１半導体層及び第２半導体層が第１絶縁層を挟むＳＯＩ構造をそのまま有しており、第１活性領域が形成された前記第１半導体層が、平坦化膜を介して支持基板に貼り付けられている。また、第１半導体層の支持基板側には、第１ゲート電極が、第１ゲート絶縁膜を介して第１活性領域に対向配置される。

ここで、支持基板の貼付前は、第１半導体層及び第２半導体層に対して高温プロセスを行うことが可能であるが、支持基板の貼付後は、その支持基板の耐熱温度に制限されて高温プロセスを行うことができず、高詳細なパターン形成や不純物元素のイオン注入等を行うことが困難になる。そこで、高詳細なパターンや活性領域を形成した後に支持基板を貼り付けるようにすれば、支持基板の材質として比較的耐熱性が低いガラス等を適用することが可能となる。

さらに、本発明に係る半導体装置は、活性領域と積層状態にある第１絶縁層が当初からＳＯＩ構造を構成している絶縁層そのものであって、新たに形成したものではないため、その第１絶縁層と活性領域との界面には構造欠陥が形成されず、局在準位の発生が抑制される。加えて、ＳＯＩ構造を構成している第１絶縁層は、高い平坦性を有しているため、例えばＣＭＰ研磨等による第１半導体層の厚みを容易に制御される。

また、第２半導体層が第２ゲート電極を構成し、その第２ゲート電極を前記第１ゲート電極に対向配置させる場合、及び第２活性領域が形成された第２半導体層の支持基板と反対側において、第２ゲート電極を第１ゲート電極に対向配置させる場合には、第２ゲート電極により、活性領域への不要な電界の侵入を防ぐことが可能となる。

本発明に係る半導体装置は、第１基板部及び第２基板部と、その間に挟まれた第１絶縁層とからなるＳＯＩ基板から製造され、第１半導体層形成工程と、第１活性領域形成工程と、平坦化膜形成工程と、貼付工程と、第２半導体層形成工程とを行う。

第１半導体層形成工程では、第１基板部の所定領域の周りから第１基板部の一部を除去することにより、前記所定領域を第１半導体層として形成する。第１活性領域形成工程では、例えばイオン注入等により第１半導体層に第１活性領域を形成する。平坦化膜形成工程では、第１半導体層を覆う平坦化膜を形成する。貼付工程では、平坦化膜の表面に支持基板を貼り付ける。第２半導体層形成工程では、第２基板部における支持基板とは反対側の一部を除去することにより、第１半導体層に対向する第２半導体層を形成する。

ここで、平坦化膜形成工程の前に、エッチング工程を行い、第１半導体層の周りから第１絶縁層と第２基板部の一部とをエッチング除去することにより、第１半導体層の周りに溝部を形成する。その後、第２半導体層形成工程において、溝部内の平坦化膜を露出させる。そうすることにより、第１半導体層及び第２半導体層を、精密な加工が可能である支持基板へ貼り付ける前の段階で、素子分離を行うことが可能となる。

さらに、第１ゲート電極形成工程において、第１半導体層を覆う第１ゲート絶縁膜を形成すると共に、その第１ゲート絶縁膜の表面に第１ゲート電極を形成する。その後、イオン注入工程において、第１ゲート電極をマスクとして第２基板部の一部に第１不純物元素をイオン注入する。その後、第２ゲート電極形成工程において、第２半導体層の全体に第２不純物元素をイオン注入することにより、第１ゲート電極に対向する第２ゲート電極を第２半導体層に形成する。このようにすると、詳細な加工が可能である支持基板の貼付前の工程において、第１ゲート電極がマスクとなって第１不純物元素がイオン注入されなかった領域に第２ゲート電極を精度良くパターン形成できる。言い換えれば、第１ゲート電極に対する第２ゲート電極の配置のアライメント精度が向上する。さらに、アライメントマージンを低減できることから、素子の集積度を高めることが可能となる。

また、前記エッチング工程では、第１半導体層の外側に残された第１絶縁層の一部を第２絶縁層として形成し、前記第２半導体層形成工程では、第２基板部の一部により、第２絶縁層に重なる第３半導体層を形成する。さらに、配線層形成工程を行い、第３半導体層に第３不純物元素をイオン注入することにより、第３半導体層を配線層として形成する。そのことにより、ＳＯＩ基板の第２基板部を有効に利用して配線層を形成できる。

一方、第２ゲート電極形成工程を行うことにより、第２半導体層を覆う第２ゲート絶縁膜の表面に第２ゲート電極を形成し、その後に第２活性領域形成工程を行って、第２半導体層に第２活性領域を形成することにより、局在準位を抑制しつつ、２つの素子を第１絶縁層を介して重なるように形成できる。したがって、素子の集積度の向上が図られる。

また、前記第２半導体層形成工程の前に、第２基板部に剥離用物質をイオン注入して剥離層を形成し、剥離層に沿って第２基板部の一部を分離することにより、容易且つ高精度に第２基板部の一部を除去して薄型化を図ることが可能となる。

本発明によれば、半導体装置がＳＯＩ基板を構成する第１絶縁層と、その両側の第１及び第２半導体層とを含むようにしたので、第１絶縁層と第１及び第２半導体層との界面における局在準位の発生を抑制できると共に、半導体層の厚みを容易且つ高精度に制御することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図１４は、本発明の実施形態１を示している。図１は半導体装置１の一部を省略して示す斜視図である。図２は図１のII−II線断面図であり、図３は図１のIII−III線断面図である。

半導体装置１は、いわゆるダブルゲート型のＭＯＳトランジスタ２を含んでいる。尚、上記各図面では、１つのＭＯＳトランジスタ２を示しているが、実際には、複数のＭＯＳトランジスタが形成されている。

半導体装置１は、第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１半導体層１２及び第２半導体層１３とにより構成されたＳＯＩ（Silicon On Insulator）構造１０を備えている。上記ＳＯＩ構造１０は、半導体基板であるシリコン基板の内部にシリコン酸化膜からなる第１絶縁層１１が埋め込み酸化膜として形成されたものである。

そして、第１半導体層１２は、第１活性領域１５が形成されると共に、絶縁膜である平坦化膜１６を介して支持基板１７に貼り付けられている。支持基板１７にはガラス基板が適用されている。そのことにより、半導体装置１は液晶表示装置に適用され、当該液晶表示装置の表示画素を駆動制御するように構成されている。

上記第１半導体層１２は、単結晶シリコン層であって、図２に示すように、第１絶縁層１１の支持基板１７側に積層されている。一方、第２半導体層１３は、同様に単結晶シリコン層であって、第１絶縁層１１の支持基板１７とは反対側に積層されている。

第１半導体層１２の支持基板１７側には、第１ゲート電極１８が、第１ゲート絶縁膜１９を介して第１活性領域１５に対向配置されている。第１活性領域１５には、第１ゲート電極１８に対向する領域にチャネル領域２０が形成され、第１活性領域におけるチャネル領域の両側にはソース領域２１及びドレイン領域２２が形成されている。

第２半導体層１３は、第２ゲート電極２３を構成し、第２ゲート電極２３の少なくとも一部は、第１ゲート電極１８に対向して配置されている。すなわち、第２ゲート電極２３は、第１ゲート電極１８に対向する第１領域２３ａと、その両側の第２領域２３ｂとにより構成されている。

第１半導体層１２、第１絶縁層１１及び第２半導体層１３の各側面の少なくとも一部は、図１に示すように、互いに揃うことにより連続する１つの表面を構成している。そして、これら第１半導体層１２、第１絶縁層１１及び第２半導体層１３の各側面は、平坦化膜１６によって覆われている。また、図２に示すように、平坦化膜１６の支持基板１７とは反対側の表面は、第２半導体層１３の表面と共に同じ平面を構成しており、保護膜であるパッシベーション層２５によって覆われている。

また、図１に示すように、第１ゲート電極１８及び第２ゲート電極２３の第１領域２３ａは、積層方向において、第１半導体層１２及び第１絶縁層１１と交差するように配設されている。また、第２ゲート電極２３の第２領域２３ｂは、第１半導体層１２及び第１絶縁層１１に沿って形成されている。つまり、第２ゲート電極２３は、積層方向から見て略十字状に形成されている。

さらに、図１及び図３に示すように、第１ゲート電極１８及び第２ゲート電極２３の第１領域２３ａは、平坦化膜１６に形成されたコンタクトホールに充填された導電部２６を介して、互いに電気的に接続されている。

−製造方法−
次に、上記半導体装置の製造方法について説明する。図４〜図１４は本実施形態における各製造工程を示す断面図である。

本実施形態では、図４に示すように、埋め込み酸化膜である第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１基板部８及び第２基板部９とにより構成されたＳＯＩ基板１０から半導体装置１を製造する。そして、本製造方法には、第１半導体層形成工程、第１ゲート電極形成工程、イオン注入工程、第１活性領域形成工程、エッチング工程、平坦化膜形成工程、剥離層形成工程、貼付工程、分離工程、第２半導体層形成工程、及び第２ゲート電極形成工程が含まれる。

まず、第１半導体層形成工程では、図５に示すように、第１基板部８の所定領域の周りから第１基板部８の一部を除去することにより、前記所定領域を第１半導体層１２として形成する。すなわち、第１基板部８は当初から薄膜状に形成されているため、第１半導体層１２を形成する予定の所定領域の周りにおいて、第１基板部８を第１絶縁層１１の表面が露出するまでエッチングして除去する。そのことにより、第１半導体層１２が、素子分離された状態で形成される。また、後に第１ゲート電極１８を形成する領域に、第１絶縁層１１を貫通して第２基板部９側へ延びるコンタクトホール（図示省略）を形成しておく。尚、このようなエッチングを用いた素子分離方式以外に、ＬＯＣＯＳ酸化膜を形成することにより素子分離を行うようにしてもよい。

続いて、第１ゲート電極形成工程では、図５に示すように、第１ゲート絶縁膜１９をＣＶＤ等により形成し、その後に、図６に示すように、第１半導体層１２を覆っている第１ゲート絶縁膜１９の表面に、第１ゲート電極１８をフォトリソグラフィ等により形成する。第１ゲート電極１８は、図５における紙面に垂直な方向に長い直方体状に形成されている。このとき、第１ゲート電極１８を構成する導電性材料が、上記コンタクトホールの内部に充填され、そのことにより、図３に示すような導電部２６が形成される。

次に、イオン注入工程では、図６に示すように、第１ゲート電極１８をマスクとして第２基板部９の一部に第１不純物元素３１をイオン注入する。Ｎ型チャネルのＭＯＳトランジスタ２を形成する場合、第１不純物元素３１には例えばボロン等を適用して、高エネルギーでイオン注入することが望ましい。そうして、図６に示すように、第２基板部９には、第１ゲート電極１８の周りの領域において、中抵抗の半導体層３２を所定の厚みで形成する。

その後、第１活性領域形成工程では、図７に示すように、第１半導体層１２に第１活性領域１５を形成する。すなわち、第１ゲート電極１８をマスクとして、第１半導体層１２にリン等の不純物元素３３をイオン注入する。そのことにより、低抵抗の半導体層であるソース領域２１及びドレイン領域２２を第１半導体層１２に形成する。また、このとき、第１半導体層１２におけるソース領域２１とドレイン領域２２との間には、チャネル領域２０が形成され、これらチャネル領域２０、ソース領域２１及びドレイン領域２２によって、第１活性領域１５が形成される。

次に、エッチング工程では、図８に示すように、次に行う平坦化膜形成工程の前に、第１半導体層１２の周りから第１絶縁層１１と第２基板部９の一部とをエッチング除去することにより、第１半導体層１２の周りに溝部３５を形成しておく。このエッチングは、望ましくはトレンチエッチングにより行い、第１半導体層１２の少なくとも一部の側端面に沿って行う。そのことにより、第１半導体層１２、第１絶縁層１１及び第２半導体層１３の各側面の少なくとも一部は、互いに揃うことにより連続する１つの表面を構成する。

その後、平坦化膜形成工程では、図８に示すように、第１半導体層１２を覆う層間絶縁膜である平坦化膜１６を形成する。平坦化膜１６は、上記溝部３５及び第１ゲート電極１８を覆うように堆積させた絶縁膜の表面をＣＭＰ研磨等により平坦化することにより形成する。尚、このとき、イオン注入した不純物を加熱して活性化させるようにしてもよい。

続いて、剥離層形成工程では、図９に示すように、第２基板部９に剥離用物質３６をイオン注入して剥離層３７を形成する。剥離層３７は、上記溝部３５の底面よりも深い位置に形成される。剥離用物質３６には、例えば水素を適用する。

次に、貼付工程では、図１０に示すように、平坦化膜１６の表面に支持基板１７を貼り付ける。支持基板１７には例えばガラス基板等の透明基板を適用する。

その後、分離工程では、熱処理を施すことによって、図１１に示すように、剥離層３７に沿って第２基板部９の一部９ａを分離して除去する。

次に、第２半導体層形成工程では、分離後の第２基板部９における支持基板１７とは反対側の一部を、溝部３５内の平坦化膜１６の一部と共に、ＣＭＰ研磨等により除去する。そのことにより、図１２に示すように、溝部３５内の平坦化膜１６を露出させると共に、第１半導体層１２に対向する第２半導体層１３を所望の厚みで形成する。こうして、第１半導体層１２及び第２半導体層１３は、平坦化膜１６によって素子分離されることとなる。続いて、図１３に示すように、第２半導体層１３及び露出している平坦化膜１６を覆うように、パッシベーション層２５を比較的薄く形成する。

その後、第２ゲート電極形成工程では、図１４に示すように、第２半導体層１３の全体に第２不純物元素３８をイオン注入して、第１ゲート電極１８に対向する第２ゲート電極２３をこの第２半導体層１３に形成する。第２不純物元素３８には例えばリン等を適用する。第１ゲート電極１８に対向する第２ゲート電極２３の第１領域２３ａは、この第２不純物元素３８のイオン注入によって、低抵抗の半導体層として形成される。

一方、第２ゲート電極２３の第２領域２３ｂは、上記イオン注入工程で既に注入されている第１不純物元素３１に加えて、第２不純物元素３８が注入されるため、高抵抗の半導体層として形成される。このことにより、第２ゲート電極２３の第２領域２３ｂと、第１半導体層１２のソース領域２１及びドレイン領域２２との間の寄生容量を低減させることができる。

その後、図２に示すように、パッシベーション層２５を厚膜化することにより、半導体装置１を製造する。尚、このとき、窒化物を積層することにより上記厚膜化を行うことが好ましい。

−実施形態１の効果−
したがって、この実施形態１によると、まず、支持基板１７への貼付前に、ＳＯＩ基板１０に対してイオン注入等の高温プロセスを予め行うようにしたので、支持基板１７として耐熱性が比較的低いガラス基板等を適用することができる。さらに、第２基板部９に剥離用物質３６をイオン注入して剥離層３７を形成し、剥離層３７に沿って第２基板部９の一部を分離するようにしたので、容易且つ高精度に第２基板部９の一部を除去して薄型化を図ることができる。

さらに、第１活性領域１５と積層状態にある第１絶縁層１１が当初からＳＯＩ構造１０を構成している絶縁層１１そのものであって、新たに形成したものではないため、その第１絶縁層１１と第１活性領域１５との界面には構造欠陥が少ない。すなわち、第１絶縁層１１と第１活性領域１５との界面における局在準位を、当該ＳＯＩ構造１０がＳＯＩウェハとして製造された段階での局在準位の程度に低減させることができる。

言い換えれば、デバイス部分を支持基板１７側に移した後に支持基板１７に近くなる側の半導体層（第１半導体層１２）と、第１絶縁層１１との界面における局在準位を増加させることなく、デバイス部分を支持基板１７側に移すことができる。

加えて、ＳＯＩ構造１０を構成している第１絶縁層１１は、高い平坦性を有しているため、例えばＣＭＰ研磨等による第１半導体層１２の厚みを容易且つ高精度に制御することができる。これらのことから、半導体装置１の特性を高めることができる。

さらに、第２半導体層１３が第２ゲート電極２３を構成し、その第２ゲート電極２３の第１領域２３ａを第１ゲート電極１８に対向配置させるようにしたので、その第１領域２３ａにより、第１活性領域１５への不要な電界の侵入を防ぐことができる。

さらにまた、平坦化膜形成工程の前に、エッチング工程を行い、第１半導体層１２の周りに溝部３５を形成し、第２半導体層形成工程において、溝部３５内の平坦化膜１６を露出させるようにしたので、第１半導体層１２及び第２半導体層１３を、精密な加工が可能である支持基板１７への貼り付け前の段階で、素子分離を行うことが可能となる。つまり、高精度に素子であるＭＯＳトランジスタ２を形成して、その集積度を高めることができる。

加えて、イオン注入工程において、第１ゲート電極１８がマスクとなって第１不純物元素３１が注入されなかった領域に第２ゲート電極２３の第１領域２３ａを自己整合的に形成するようにしたので、詳細な加工が可能である支持基板の貼付前の工程において、第２ゲート電極２３を第１ゲート電極１８に対向する領域に精度良く形成することができる。その結果、第１ゲート電極１８に対する第２ゲート電極２３の配置のアライメント精度を向上させることができる。また、アライメントマージンを低減できることから、素子の集積度を高めることが可能となる。

また、従来から知られているように、支持基板への貼合せ前に第１ゲート電極を形成すると共に、支持基板への貼合せ後に第２ゲート電極を形成する手法では、支持基板の貼合せの前後において、アライメント精度を高めることに限界があるため、これら第１ゲート電極及び第２ゲート電極同士のアライメント精度が低くなることが避けられない。これに対して、本実施形態では、支持基板１７への貼合せ前に第１ゲート電極１８及び第２ゲート電極２３の双方を形成するようにしたので、互いの配置のアライメント精度を高めることができる。

《発明の実施形態２》
図１５〜図２４は、本発明の実施形態２を示している。図１５は、本実施形態の半導体装置１の要部を示す断面図である。尚、以降の各実施形態では、図１〜図１４と同じ部分については同じ符号を付して、その詳細な説明を省略する。

本実施形態の半導体装置１は、２層の活性領域１５，４１を有している。すなわち、図１５に示すように、第１絶縁層１１の支持基板１７側には第１半導体層１２が形成される一方、第１絶縁層１１の支持基板１７とは反対側には第２半導体層１３が形成され、互いに対向して配置されている。第２半導体層１３は、例えば、積層方向から見て第１半導体層１２と同じ形状に形成されている。そして、第１半導体層１２には、上記実施形態１と同様に第１活性領域１５が形成される一方、第２半導体層１３には、第２活性領域４１が形成されている。

上記実施形態１の第２ゲート電極２３は第２半導体層１３自体によって形成されていたのに対し、本実施形態の第２ゲート電極２３は、第２半導体層１３とは別個独立に設けられている。すなわち、第２半導体層１３の支持基板１７と反対側には、第２ゲート電極２３が、第１ゲート電極１８に対向して配置されている。第２ゲート電極２３は、第２半導体層１３及び第１絶縁層１１を覆う第２ゲート絶縁膜４２の表面に形成されている。

第２半導体層１３の第２活性領域４１には、チャネル領域４３とその両側のソース領域４４及びドレイン領域４５とが形成されている。これらチャネル領域４３、ソース領域４４及びドレイン領域４５は、上記第１活性領域１５のチャネル領域２０、ソース領域２１及びドレイン領域２２にそれぞれ対向して形成されている。そして、第２ゲート電極
２３は、上記チャネル領域４３に対向して配置されている。また、第２ゲート電極２３は、その周りの第２ゲート絶縁膜４２と共にパッシベーション層４６によって覆われている。

−製造方法−
次に、本実施形態の半導体装置１の製造方法について説明する。図１６〜図２４は本実施形態における各製造工程を示す断面図である。

まず、上記実施形態１と同様に、第１半導体層形成工程及び第１ゲート電極形成工程を行った後に、図１６に示すように、第１活性領域形成工程を行う。この工程では、第１半導体層１２に不純物元素３３をイオン注入することにより、低抵抗の半導体層である第１活性領域１５を形成する。不純物元素３３として例えばリンを適用する。

次に、平坦化膜形成工程を行い、図１７に示すように、第１半導体層１２を覆う層間絶縁膜である平坦化膜１６を形成する。平坦化膜１６は、第１ゲート電極１８及び第１ゲート絶縁膜１９を覆うように堆積させた絶縁膜の表面をＣＭＰ研磨等により平坦化することにより形成する。尚、この段階までに、イオン注入した不純物を活性化させておくことが望ましい。

その後、剥離層形成工程を行い、図１８に示すように、第２基板部９に剥離用物質３６をイオン注入して剥離層３７を形成する。剥離用物質３６には、例えば水素を適用する。次に、貼付工程では、図１９に示すように、平坦化膜１６の表面に支持基板１７を貼り付ける。支持基板１７には例えばガラス基板等の透明基板を適用する。その後、分離工程では、熱処理を施すことによって、図２０に示すように、剥離層３７に沿って第２基板部９の一部９ａを分離して除去する。

次に、第２半導体層形成工程を行う。まず、図２１に示すように、分離後の第２基板部９における支持基板１７とは反対側の一部をＣＭＰ研磨等により除去し、所望の厚みに形成する。続いて、図２２に示すように、第１絶縁層１１上に残った第２基板部９をエッチングして、例えば第１半導体層１２と同じ形状にパターニングし、第２半導体層１３を形成する。このとき、第２半導体層１３の周りでは、第１絶縁層１１をエッチングにより露出させる。尚、このようなエッチングによる素子分離ではなく、ＬＯＣＯＳ酸化膜による素子分離を行うようにしてもよい。

その後、第２半導体層１３及び露出している第１絶縁層１１を覆うように、第２ゲート絶縁膜４２を形成する。さらに、図２３に示すように、第２半導体層１３に例えばリン等の不純物元素４７をイオン注入し、第２半導体層１３を高抵抗の半導体層４８に形成する。

次に、第２ゲート電極形成工程を行い、図２４に示すように、第２半導体層１３を覆う第２ゲート絶縁膜４２の表面に第２ゲート電極２３をフォトリソグラフィ等により形成する。このとき、第２ゲート電極２３は、第１ゲート電極１８に対向して配置されるように形成する。

その後、第２活性領域形成工程を行い、図２４に示すように、第２ゲート電極２３をマスクとして不純物元素４８をイオン注入することにより、第２半導体層１３に第２活性領域４１を形成する。不純物元素４８には、例えばボロン等を適用する。こうして、第２半導体層１３における第２ゲート電極２３に対向する領域には、高抵抗の半導体層であるチャネル領域４３が形成される。一方、不純物元素４８が導入された領域には、低抵抗の半導体層であるソース領域４４及びドレイン領域４５が形成される。その後、図１５に示すように、第２ゲート電極２３及び第２ゲート絶縁膜４２を覆うように平坦化膜を形成する。以上により、半導体装置１を製造する。

したがって、本実施形態によると、当初から第１絶縁層１１と共にＳＯＩ構造を構成していた第１半導体層１２及び第２半導体層１３を、半導体装置１の活性領域として利用するようにしたので、第１絶縁層１１と、第１半導体層１２及び第２半導体層１３との間の構造欠陥の発生を抑制して、局在準位を低減することができる。すなわち、局在準位を抑制しつつ、２つのＭＯＳトランジスタ２，３を第１絶縁層１１を介して重なるように形成してその集積度を向上させることができる。

《発明の実施形態３》
図２５〜図３５は、本発明の実施形態３を示している。図１５は、本実施形態の半導体装置１の要部を示す断面図である。

本実施形態の半導体装置１は、第２基板部９の一部により形成された配線層５１を含む配線構造部４を有している。また、第１半導体層１２には第１活性領域１５が形成される一方、第２半導体層１３には活性領域が形成されていない。

半導体装置１は、上記第１絶縁層１１と同じ深さに配置されている第２絶縁層５２と、第２絶縁層５２に積層された第３半導体層５３とにより構成されたＳＯＩ構造５０を有している。このＳＯＩ構造５０は、ＭＯＳトランジスタ２を構成しているＳＯＩ構造１０と同じＳＯＩ基板１０から形成されたものである。すなわち、第１絶縁層１１及び第２絶縁層５２は、ＳＯＩ基板１０の埋め込み酸化膜の一部によって形成されており、第２半導体層１３及び第３半導体層５３は、ＳＯＩ基板１０の第２基板部９の一部によって形成されている。第３半導体層５３は、導電性を有する配線層５１を構成している。

ＭＯＳトランジスタ２は、上記実施形態１と同様の構成を有しており、第１半導体層１２及び第２半導体層１３の周りにおいて、平坦化膜１６によって素子分離されている。平坦化膜１６は、第１ゲート電極１８及び溝部３５を覆う第１平坦化膜１６ａと、第１平坦化膜１６ａ及び支持基板１７の間に積層された第２平坦化膜１６ｂとにより構成されている。第２半導体層１３はパッシベーション層２５によって覆われている。パッシベーション層２５は、第２半導体層１３に積層された第１パッシベーション層２５ａと、第１パッシベーション層２５ａに積層された第２パッシベーション層２５ｂとにより構成されている。

配線構造部４は、上記ＳＯＩ構造５０である第２絶縁層５２及び配線層５１と、平坦化膜１６に形成されると共に上記配線層５１に電気的に接続された第１メタル層５５と、パッシベーション層２５に形成されると共に配線層５１に電気的に接続された第２メタル層６１とを有している。すなわち、第１メタル層５５及び第２メタル層６１は、例えば電極を構成し、互いに配線層５１を介して電気的に接続されている。

−製造方法−
次に、本実施形態の半導体装置１の製造方法について説明する。図２６〜図３５は本実施形態における各製造工程を示す断面図である。

まず、上記実施形態１と同様に、第１半導体層形成工程及び第１ゲート電極形成工程を行う。その後、図２６に示すように、第３半導体層５３（配線層５１）を形成する領域を覆うようにレジスト５６を形成する。次に、第１活性領域形成工程を行い、第１ゲート電極１８をマスクとして、例えばリン等の不純物元素３３をイオン注入する。そのことにより、第１半導体層１２を第１活性領域１５として形成する。

次に、レジスト５６を除去した後に、上記実施形態１と同様にエッチング工程及び平坦化膜形成工程を行う。エッチング工程では、第１半導体層１２の外側に残された第１絶縁層１１の一部を第２絶縁層５２として形成する。すなわち、図２７に示すように、第１半導体層１２の周りに溝部３５を形成して素子分離を行う。溝部３５が形成されることによって、第１絶縁層１１が分断され、第１半導体層１２の溝部３５を介して外側に残された元の第１絶縁層１１が第２絶縁層５２として形成される。

続いて、溝部３５及び第１ゲート電極１８を覆うように、絶縁膜を堆積させた後にＣＭＰ研磨することによって、層間絶縁膜である第１平坦化膜１６ａを形成する。その後、第２絶縁層５２に重なる領域において、第１平坦化膜１６ａ及び第２絶縁層５２を貫通すると共に第２基板部９にまで達するコンタクトホール５７を形成する。その後、導電材料をコンタクトホール５７に充填させると共に、少なくともその開口周りの第１平坦化膜１６ａの表面に堆積させる。そして、堆積させた導電性材料をフォトリソグラフィ等によりパターニングして第１メタル層５５を形成する。こうして、第１メタル層５５を第２基板部９に接続させる。その後、図２８に示すように、第１メタル層５５を覆うように、第２平坦化膜１６ｂを第１平坦化膜１６ａの表面に形成する。

次に、上記実施形態１と同様に、剥離層形成工程、貼付工程及び分離工程を行う。すなわち、図２９に示すように、剥離層形成工程では、第２基板部９に対し、平坦化膜１６を介して水素等の剥離用物質をイオン注入する。そのことにより、第２基板部９の所定深さに剥離層３７を形成する。続いて、貼付工程では、図３０に示すように、平坦化膜１６（第２平坦化膜１６ｂ）の表面にガラス基板等の支持基板１７を貼り付ける。続いて、分離工程では、熱処理を施すことにより、図３１に示すように、第２基板部９の一部を剥離層３７に沿って分離除去する。

その後、第２半導体層形成工程では、第２基板部９の一部により、第２絶縁層５２に重なる第３半導体層５３を形成する。すなわち、分離後の第２基板部９における支持基板１７とは反対側の一部を、溝部３５内の平坦化膜１６の一部と共に、ＣＭＰ研磨等により除去する。そのことにより、図３２に示すように、溝部３５内の第１平坦化膜１６ａを露出させると共に、第１半導体層１２に対向する第２半導体層１３と、第２絶縁層５２に積層される第３半導体層５３とを所望の厚みで形成する。こうして、第１半導体層１２及び第２半導体層１３と、第３半導体層とは、平坦化膜１６によって素子分離されることとなる。

続いて、配線層形成工程を行う。まず、図３３に示すように、第２半導体層１３、第３半導体層５３及び露出している第１平坦化膜１６ａを覆うように、第１パッシベーション層２５ａを比較的薄く形成する。その後、第２半導体層１３を覆うように、第１パッシベーション層２５ａの表面にレジスト５８を形成する。その後、このレジスト５８をマスクとして、第３半導体層５３に第３不純物元素５９をイオン注入することにより、第３半導体層５３を配線層５１として形成する。第３不純物元素５９には、例えばリン等を適用する。こうして、第１メタル層５５は配線層５１に接続されることとなる。次に、図３４に示すように、レジスト５８を除去した後に、第１平坦化膜１６ａを厚膜化し、その表面をＣＭＰ研磨等により平坦化する。

次に、図３５に示すように、配線層５１に重なる領域において、第１パッシベーション層２５ａを貫通すると共に配線層５１にまで達するコンタクトホール６０を形成する。その後、導電材料をコンタクトホール６０に充填させると共に、少なくともその開口周りの第１パッシベーション層２５ａの表面に堆積させる。そして、堆積させた導電性材料をフォトリソグラフィ等によりパターニングして第２メタル層６１を形成する。こうして、第２メタル層６１を配線層５１に接続させる。その後、図２５に示すように、第２メタル層６１を覆うように、第２パッシベーション層２５ｂを第１パッシベーション層２５ａの表面に形成する。以上により、半導体装置１を製造する。

したがって、本実施形態によると、上記実施形態１と同様に、当初からＳＯＩ構造１０を構成していた第１絶縁層１１と、その両側に積層されている第１半導体層１２及び第２半導体層１３とをそのまま利用するようにしたので、第１絶縁層１１と第１活性領域１５及び第２半導体層１３とのそれぞれの間の局在準位の発生を抑制することができる。

さらに、ＳＯＩ基板１０の第２基板部９及び第１絶縁層１１（つまり、ＳＯＩ構造５０の第３半導体層５３及び第２絶縁層５２）を有効に利用して、配線層５１を形成することができる。

《その他の実施形態》
上記各実施形態では、半導体装置１の製造前の当初からＳＯＩ構造を構成していた第１絶縁層１１、第１半導体層１２及び第２半導体層１３をそのまま含むようにして、当該半導体装置１を形成するようにしたが、その半導体装置１には、ＭＯＳトランジスタに限らず、活性領域を含む他の能動素子やデバイス部が含まれて入れていればよい。

以上説明したように、本発明は、半導体装置及びその製造方法について有用であり、特に、絶縁層と半導体層との界面における局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御する場合に適している。

実施形態１の半導体装置の要部を平坦化膜を省略した状態で示す斜視図である。 図１のII−II線断面図である。 図１のIII−III線断面図である。 ＳＯＩ基板を示す断面図である。 第１半導体層が形成された状態を示す断面図である。 第１ゲート電極及び中抵抗の半導体層が形成された状態を示す断面図である。 第１活性領域が形成された状態を示す断面図である。 溝部が形成された状態を示す断面図である。 平坦化膜及び剥離層が形成された状態を示す断面図である。 支持基板が貼り付けられた状態を示す断面図である。 第２基板部の一部が分離された状態を示す断面図である。 第２半導体層が形成された状態を示す断面図である。 パッシベーション膜が形成された状態を示す断面図である。 第２ゲート電極が形成された状態を示す断面図である。 実施形態２の半導体装置の要部を示す断面図である。 第１ゲート電極及び第１活性領域が形成された状態を示す断面図である。 平坦化膜が形成された状態を示す断面図である。 剥離層が形成された状態を示す断面図である。 支持基板が貼り付けられた状態を示す断面図である。 第２基板部の一部が分離された状態を示す断面図である。 第２基板部が所定の厚みに薄膜化された状態を示す断面図である。 第２半導体層が形成された状態を示す断面図である。 高抵抗の半導体層が形成された状態を示す断面図である。 第２ゲート電極及び第２活性領域が形成された状態を示す断面図である。 実施形態３の半導体装置の要部を示す断面図である。 レジスト及び第１活性領域が形成された状態を示す断面図である。 第１平坦化膜及び第１メタル層が形成された状態を示す断面図である。 第２平坦化膜が形成された状態を示す断面図である。 剥離層が形成された状態を示す断面図である。 支持基板が貼り付けられた状態を示す断面図である。 第２基板部の一部が分離された状態を示す断面図である。 第２半導体層及び第３半導体層が形成された状態を示す断面図である。 レジスト及び配線層が形成された状態を示す断面図である。 パッシベーション膜が形成された状態を示す断面図である。 第２メタル層が形成された状態を示す断面図である。

符号の説明

１ 半導体装置
８ 第１基板部
９ 第２基板部
１０ ＳＯＩ基板（ＳＯＩ構造）
１１ 第１絶縁層
１２ 第１半導体層
１３ 第２半導体層
１５ 第１活性領域
１６ 平坦化膜
１６ａ 第１平坦化膜
１６ｂ 第２平坦化膜
１７ 支持基板
１８ 第１ゲート電極
１９ 第１ゲート絶縁膜
２３ 第２ゲート電極
２３ａ 第１領域
２３ｂ 第２領域
３１ 第１不純物元素
３５ 溝部
３６ 剥離用物質
３７ 剥離層
３８ 第２不純物元素
４１ 第２活性領域
４２ 第２ゲート絶縁膜
５０ ＳＯＩ構造
５１ 配線層
５２ 第２絶縁層
５３ 第３半導体層
５９ 第３不純物元素

Claims (12)

1. 第１絶縁層と、該第１絶縁層を挟むように配置された第１半導体層及び第２半導体層とにより構成されたＳＯＩ構造を備え、
   前記第１半導体層は、第１活性領域が形成されると共に、平坦化膜を介して支持基板に貼り付けられている
   ことを特徴とする半導体装置。
2. 請求項１において、
   前記第１半導体層の前記支持基板側には、第１ゲート電極が、第１ゲート絶縁膜を介して前記第１活性領域に対向配置されている
   ことを特徴とする半導体装置。
3. 請求項２において、
   前記第２半導体層部は、第２ゲート電極を構成し、
   前記第２ゲート電極の少なくとも一部は、前記第１ゲート電極に対向して配置されている
   ことを特徴とする半導体装置。
4. 請求項２において、
   前記第２半導体層には、第２活性領域が形成され、
   前記第２半導体層の前記支持基板と反対側には、第２ゲート電極が、前記第１ゲート電極に対向して配置されている
   ことを特徴とする半導体装置。
5. 請求項２において、
   前記第１絶縁層と同じ深さに配置されている第２絶縁層と、該第２絶縁層に積層された第３半導体層とにより構成されたＳＯＩ構造を有し、
   前記第３半導体層は、導電性を有する配線層を構成している
   ことを特徴とする半導体装置。
6. 請求項２において、
   前記第１半導体層、第２半導体層及び第１絶縁層の各側端面の少なくとも一部は、互いに揃うことにより連続する１つの表面を構成している
   ことを特徴とする半導体装置。
7. 第１絶縁層と、該第１絶縁層を挟むように配置された第１基板部及び第２基板部とにより構成されたＳＯＩ基板から半導体装置を製造する方法であって、
   前記第１基板部の所定領域の周りから該第１基板部の一部を除去することにより、前記所定領域を第１半導体層として形成する第１半導体層形成工程と、
   前記第１半導体層に第１活性領域を形成する第１活性領域形成工程と、
   前記第１半導体層を覆う平坦化膜を形成する平坦化膜形成工程と、
   前記平坦化膜の表面に支持基板を貼り付ける貼付工程と、
   前記第２基板部における前記支持基板とは反対側の一部を除去することにより、前記第１半導体層に対向する第２半導体層を形成する第２半導体層形成工程とを含む
   ことを特徴とする半導体装置の製造方法。
8. 請求項７において、
   前記平坦化膜形成工程の前に、前記第１半導体層の周りから前記第１絶縁層と前記第２基板部の一部とをエッチング除去することにより、前記第１半導体層の周りに溝部を形成するエッチング工程を含み、
   前記第２半導体層形成工程では、前記溝部内の平坦化膜を露出させる
   ことを特徴とする半導体装置の製造方法。
9. 請求項８において、
   前記第１半導体層を覆う第１ゲート絶縁膜を形成すると共に、前記第１ゲート絶縁膜の表面に第１ゲート電極を形成する第１ゲート電極形成工程と、
   前記第１ゲート電極をマスクとして前記第２基板部の一部に第１不純物元素をイオン注入するイオン注入工程と、
   前記第２半導体層の全体に第２不純物元素をイオン注入することにより、前記第１ゲート電極に少なくとも一部が対向する第２ゲート電極を前記第２半導体層に形成する第２ゲート電極形成工程とを含む
   ことを特徴とする半導体装置の製造方法。
10. 請求項７において、
    第２半導体層を覆う第２ゲート絶縁膜の表面に第２ゲート電極を形成する第２ゲート電極形成工程と、
    前記第２半導体層に第２活性領域を形成する第２活性領域形成工程とを含む
    ことを特徴とする半導体装置の製造方法。
11. 請求項８において、
    前記エッチング工程では、前記第１半導体層の外側に残された第１絶縁層の一部を第２絶縁層として形成し、
    前記第２半導体層形成工程では、前記第２基板部の一部により、前記第２絶縁層に重なる第３半導体層を形成し、
    前記第３半導体層に第３不純物元素をイオン注入することにより、前記第３半導体層を配線層として形成する配線層形成工程を含む
    ことを特徴とする半導体装置の製造方法。
12. 請求項７において、
    前記第２半導体層形成工程の前に、前記第２基板部に剥離用物質をイオン注入して剥離層を形成する工程と、前記剥離層に沿って前記第２基板部の一部を分離する工程とを行う
    ことを特徴とする半導体装置の製造方法。

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