CN111725136A - 半导体装置的制造方法及半导体装置 - Google Patents

半导体装置的制造方法及半导体装置 Download PDF

Info

Publication number
CN111725136A
CN111725136A CN201910554459.9A CN201910554459A CN111725136A CN 111725136 A CN111725136 A CN 111725136A CN 201910554459 A CN201910554459 A CN 201910554459A CN 111725136 A CN111725136 A CN 111725136A
Authority
CN
China
Prior art keywords
substrate
layer
peeling layer
semiconductor device
peripheral portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910554459.9A
Other languages
English (en)
Other versions
CN111725136B (zh
Inventor
松尾美惠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN111725136A publication Critical patent/CN111725136A/zh
Application granted granted Critical
Publication of CN111725136B publication Critical patent/CN111725136B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Laser Beam Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体装置的制造方法及半导体装置。根据一实施方式，在第1衬底的除外周部以外的区域形成第1剥离层，在第1剥离层的上方形成第1半导体电路，在第2衬底上形成第2半导体电路，在第2衬底的外周部以特定的宽度形成第2剥离层，将第1衬底的形成有第1半导体电路的侧的面与第2衬底的形成有第2半导体电路的侧的面接合，对第1剥离层与第2剥离层施加拉伸应力而使第1剥离层与第2剥离层分裂，形成具备第1半导体电路及第2半导体电路的第2衬底。

Description

半导体装置的制造方法及半导体装置
[相关申请的引用]
本申请以2019年3月18日提出申请的现有日本专利申请第2019-050387号的优先权的利益为基础，且谋求该利益，将其内容整体通过引用而包含在本文中。
技术领域
此处说明的多种形式的实施方式整体而言涉及一种半导体装置的制造方法及半导体装置。
背景技术
已知一种通过在两个衬底上分别形成半导体电路且将两个衬底接合而形成具备两个半导体电路的半导体装置的方法。该情况下，例如进行以下处理：事先在一衬底的半导体电路下层的整面设置剥离层，且在衬底接合后在剥离层的部位将一衬底去除。
发明内容
本发明的实施方式提供一种可抑制接合前的衬底剥离的半导体装置的制造方法及半导体装置。
实施方式的半导体装置的制造方法是在第1衬底的除外周部以外的区域形成第1剥离层，在所述第1剥离层的上方形成第1半导体电路，在第2衬底上形成第2半导体电路，在所述第2衬底的外周部以特定的宽度形成第2剥离层，将所述第1衬底的形成有所述第1半导体电路的侧的面与所述第2衬底的形成有所述第2半导体电路的侧的面接合，对所述第1剥离层与所述第2剥离层施加拉伸应力而使所述第1剥离层与所述第2剥离层分裂，形成具备所述第1半导体电路及所述第2半导体电路的所述第2衬底。
根据所述构成，能够提供一种可抑制接合前的衬底剥离的半导体装置的制造方法及半导体装置。
附图说明
图1是表示实施方式的半导体装置的构成例的图。
图2(a)、(b)是表示实施方式的半导体装置的构成例的图。
图3(a)、(b)是表示实施方式的半导体装置的构成例的图。
图4(a)～(c)是表示实施方式的半导体装置的制造处理顺序的一例的流程图。
图5(a)～(c)是表示实施方式的半导体装置的制造处理顺序的一例的流程图。
图6(a)～(d)是表示实施方式的半导体装置的制造处理顺序的一例的流程图。
图7(a)～(d)是表示实施方式的变化例1的剥离层的形成处理顺序的一例的流程图。
图8是表示实施方式的变化例2的配置在衬底上的剥离层的图。
图9(a)～(c)是表示实施方式的变化例3的剥离层的形成处理顺序的一例的流程图。
图10(a)～(c)是表示实施方式的变化例4的剥离层的变化的图。
具体实施方式
以下，一边参考附图，一边对多个实施方式进行说明。在附图中，相同的符号表示相同或类似的部分。
此外，本发明并非由下述实施方式限定。另外，下述实施方式的构成要素中，包含业者可容易假定的要素或实质上相同的要素。
(半导体装置的构成例)图1是表示实施方式的半导体装置300的构成例的图。如图1所示，半导体装置300具备衬底110、半导体电路131、231及外部端子350。
衬底110例如可为硅衬底等半导体衬底，也可为陶瓷衬底或玻璃衬底等。衬底110经研削而薄化，另外，经切割而单片化成为芯片状。
在衬底110的一面上，配置着在膜中包含半导体电路131的多层膜130。在多层膜130上，配置着在膜中包含半导体电路231的多层膜230。在多层膜230上，也可配置硅等薄层。
如下所述，多层膜130、230的界面成为将多层膜130、230彼此接合的接合面。多层膜130、230的至少最表面例如由SiO2、SiON、SiCN等绝缘层构成。
半导体电路131、231例如是如三维NAND(Not AND，与非)闪存之类的闪存、DRAM(Dynamic Random Access Memory，动态随机存取存储器)的电容器以及其它存储器。半导体电路131、231可为影像传感器等光电二极管等，也可为包含CMOS(Complementary MetalOxide Semiconductor，互补金氧半导体)晶体管等的逻辑电路等。另外，半导体电路131、231可为彼此同种的电路，也可为彼此不同的电路。
在半导体电路131、231的表层配置着多个外部端子350。多个外部端子350中的若干个连接于多层膜130中的半导体电路131的配线。多个外部端子350中的另外若干个连接于多层膜230中的半导体电路231的配线。
半导体装置300例如搭载在印刷衬底等其它衬底上。由此，半导体电路131、231可经由至少外部端子350而相互电连接。半导体电路131、231分别具有在彼此的接合面露出的端子(未图示)，这些端子彼此也可通过接合而相互电连接。将半导体电路131、231彼此直接连接的端子例如由铜(Cu)、金(Au)、铂(Pt)等构成。
这种半导体装置300例如可通过将图2及图3所示的两个衬底110、210接合而制造。
图2是表示实施方式的半导体装置100的构成例的图。图2(a)是半导体装置100的剖视图，(b)是半导体装置100的俯视图。但是，图2(b)中省略了多层膜130。
如图2所示，半导体装置100具备衬底110、剥离层120、及多层膜130。
剥离层120以特定的宽度配置在衬底110的外周部110c。剥离层120是因拉伸应力而相对较容易分裂的脆弱的层等。剥离层120的衬底110的端部(边缘)110e侧的一端配置在距衬底110的端部110e例如为2.0mm以上的距离d的衬底110的内侧。剥离层120的衬底110的中央部(中心部)侧的另一端、也就是剥离层120的内周的直径为距离W1。
多层膜130具有配置在衬底110的比距离W1更靠内侧的元件区域130d的半导体电路131。多层膜130具有包含半导体电路131的多个积层构造，如上所述，至少最上层成为绝缘层。也有在绝缘层的表面具有由金属构成的端子的情况。
图3是表示实施方式的半导体装置200的构成例的图。图3(a)是半导体装置200的剖视图，(b)是半导体装置200的俯视图。但是，图3(b)中省略了多层膜230。
如图3所示，半导体装置200具备衬底210、剥离层220及多层膜230。
衬底210例如可为硅衬底等半导体衬底，也可为陶瓷衬底或玻璃衬底等。衬底210的直径例如与衬底110的直径大致相等。
剥离层220配置在衬底210的距表面特定深度、且除外周部210c以外的区域。剥离层220是因拉伸应力而相对较容易分裂的脆弱的层等。剥离层220的最外周的直径为距离W2。衬底210的外周部210c的宽度比所述衬底110的外周部110c的宽度窄。剥离层220的直径即距离W2大于所述剥离层120内周的直径即距离W1。
如上所述，剥离层220位于衬底210的距表面特定深度处。在剥离层220的上层，配置着作为衬底210的一部分的硅等薄层210t。
多层膜230具有配置在衬底210的比距离W2更靠内侧的元件区域230d的半导体电路231。多层膜230具有包含半导体电路231的多个积层构造，且如上所述至少最上层成为绝缘层。也有在绝缘层的表面具有由金属构成的端子的情况。半导体装置200的元件区域230d是与所述半导体装置100的元件区域130d大致相等的大小。
(半导体装置的制造处理的例)
接下来，使用图4～图6对实施方式的半导体装置100、200、300的制造处理的例子进行说明。
图4是表示实施方式的半导体装置100的制造处理顺序的一例的流程图。
如图4(a)所示，准备衬底110。
如图4(b)所示，在衬底110上形成多层膜130。多层膜130中的半导体电路131可使用通常的半导体电路的制造方法来形成。
如图4(c)所示，在衬底110的外周部110c形成剥离层120。剥离层120例如通过由抛光进行的研磨或氟系蚀刻液的浸蚀等使多层膜130的表面粗糙而形成。此时，表面粗糙度优选50nm以上。
通过以上所述，实施方式的半导体装置100的制造处理结束。
图5是表示实施方式的半导体装置200的制造处理顺序的一例的流程图。
如图5(a)所示，准备衬底210。
如图5(b)所示，例如以抗蚀膜210p等覆盖衬底210的外周部210c，并将例如氢离子、氧离子、氩离子、氦离子等离子植入(注入)至外周部210c内侧的衬底210的特定深度。
或者，将使焦点对准衬底210的特定深度后的激光照射至外周部210c内侧的衬底210。在激光照射的情况下，也可无抗蚀膜210p。也可以不使激光透过的方式，由反射率高的金属层等覆盖外周部210c。激光例如可设为紫外线。也可将激光光束脉冲化而照射。此时的脉冲宽度例如可设为皮秒、纳秒、或飞秒等。
通过离子植入或激光照射将特定深度的衬底210改质，成为脆弱的改质层220r。之后，将衬底210退火使改质层220r稳定化而形成剥离层220。通过由退火处理实现稳定化而可抑制剥离层220例如在半导体电路231的形成中途等分裂。
如图5(c)所示，在内部形成有剥离层200的衬底210的薄层210t上，形成多层膜230。多层膜230中的半导体电路231可使用通常的半导体电路的制造方法而形成。
通过以上所述，实施方式的半导体装置200的制造处理结束。
图6是表示实施方式的半导体装置300的制造处理顺序的一例的流程图。
如图6(a)所示，使如上所述形成的多层膜130、230相对向而配置衬底110、210。多层膜130、230最表层的绝缘层例如通过等离子体处理等而活性化。
如图6(b)所示，使活性化的绝缘层彼此接触，藉由绝缘层将衬底110、210接合。当绝缘层具有金属端子等时，端子彼此也接合。此时的接合方法是Cu-Cu接合、Au-Au接合、Pt-Pt接合等金属接合。也就是说，在绝缘层具有金属端子等的情况下，成为绝缘层间的接合与端子间的接合的混合接合。
在经接合后的衬底110、210，将多层膜130、230的元件区域130d、230d配置在彼此相对向的位置。也就是说，半导体电路131、231彼此相对向。
在经接合后的衬底110、210，剥离层120与衬底210的多层膜230的表面接合。如上所述，剥离层120具有表面粗糙，与多层膜230的接合面积相较平坦的面有所减少。因此，剥离层120与多层膜230的接合强度比其它区域弱。另外，剥离层120、220的至少一部分具有在俯视下相互重叠的部分OL。
如图6(c)所示，对剥离层120、220施加拉伸应力。拉伸应力例如可通过将衬底110、210中的至少一个从另一个拉离而施加。此时，也可在衬底110、210间插入刀片。或者，也可对衬底110、210间进行喷水等流体吹送或气刀等气体吹送。
由此，接合强度弱的剥离层120例如从衬底110的端部110e侧分裂而产生分裂槽CLV。分裂槽CLV沿着剥离层120朝衬底110的内侧不断延伸。如果到达剥离层120、220相互重叠的部分OL，那么分裂槽CLV朝衬底210侧延伸，到达剥离层220。到达剥离层220的分裂槽CLV沿着剥离层220朝衬底210的内侧延伸。然后，最终衬底110、210整面的剥离层120、220分裂，使衬底110、210分离。
此外，当剥离层120分裂时，也可在剥离层120的内部、剥离层120与多层膜130的界面、以及剥离层120与多层膜230的界面的任一部分分裂。当剥离层220分裂时，也可在剥离层220的内部、剥离层130与衬底210的界面、以及剥离层220与薄层210t的界面的任一部分分裂。
如图6(d)所示，如上所述分离的衬底110在包含半导体电路131的多层膜130上，配置从衬底210分离、且包含半导体电路231的多层膜230，且在多层膜230上配置薄层210t。也就是说，衬底110具有半导体电路131、231这两者。此外，在外周部110c的多层膜130上，也可存在分裂的剥离层120的一部分或全部。另外，在薄层210t上，也可存在分裂的剥离层220的一部分或全部。
此后，将衬底110的表面洗净、平坦化之后，形成通孔340及外部端子350而成为半导体装置300。此外，通过洗净处理及平坦化处理，至少剥离层120、220从衬底110上消失。
另外，薄层210t及多层膜230从如上所述分离的衬底210的外周部210c的内侧区域脱落。也就是说，从衬底210上失去半导体电路231。此外，在外周部210c的内侧区域的衬底210上，也可存在分裂的剥离层220的一部分或全部。另外，在外周部210c的多层膜230上，也可存在分裂的剥离层120的一部分或全部。
此后，将衬底210经洗净处理及平坦化处理等之后，作为再生衬底而再利用。
通过以上所述，实施方式的半导体装置300的制造处理结束。
(比较例)在比较例的半导体装置的制造处理中，使用在整面形成的剥离层上形成有多层膜的衬底、与不具有剥离层而形成有多层膜的衬底。然而，如果在衬底的整面形成剥离层，那么例如即使在衬底接合前，也有在半导体电路的形成中途等剥离层分裂、多层膜与衬底分离之情况。
实施方式的半导体装置200具备配置在除外周部210c以外的区域的剥离层220。由此，例如在包含半导体电路231的半导体电路231的形成中途，可抑制多层膜230与衬底210分离。由此，半导体装置200的制造处理的良率提升。
实施方式的半导体装置100具备以特定的宽度配置在外周部110c的剥离层120。由此，在将多层膜130、230彼此接合之后，可使衬底210更确实地分离。由此，半导体装置300的制造处理的良率提升。
实施方式的半导体装置300是将衬底110、220分离而制造。由此，例如可无需研削去除而将衬底220分离，因此能够进行衬底200的再利用。由此，可使半导体装置300的制造处理低成本化。
(变化例1)接下来，使用图7，对实施方式的变化例1的对衬底110形成剥离层121的形成处理进行说明。变化例1是在多层膜130表面具有端子140的情况的例子。
图7是表示实施方式的变化例1的剥离层121的形成处理顺序的一例的流程图。
如图7(a)所示，在衬底110的多层膜110的表层部分形成多个槽130tr。
如图7(b)所示，在多层膜110上，经由未图示的势垒金属而形成铜、金、铂等金属层140m，且由金属层140m填充槽130tr。金属层140m例如可通过镀覆处理等形成。
如图7(c)所示，在衬底110的除外周部110c以外的金属层140m上形成抗蚀图案110p，且通过湿式蚀刻将外周部110c的金属层140m去除。
如图7(d)所示，利用CMP(Chemical Mechanical Polishing，化学机械研磨)等将残留在外周部110c内侧的金属层140m去除，形成仅槽130tr内被填充的端子140。在外周部110c，形成具有多个槽130tr的剥离层121。
在剥离层121，也可由多个槽130tr而使与衬底210的多层膜230的接合面积减少，且接合强度减弱。
(变化例2)接下来，使用图8，对配置在实施方式的变化例2的衬底210的剥离层220进行说明。变化例2的剥离层220配置在衬底210上的特定层中，该点与所述实施方式不同。
图8是表示实施方式的变化例2的配置在衬底210的剥离层220的图。如图8所示，在变化例2的衬底210上配置着绝缘层250。在绝缘层250上配置着半导体层260。在半导体层260上配置着多层膜230。
绝缘层250例如为SiO2层等，且如下所述作为在半导体层260形成剥离层220时的保护层而发挥功能。
半导体层260例如为多晶硅层或非晶硅层等。在半导体层260中配置着剥离层220。
在所述实施方式中，将离子植入至衬底210的特定深度，或将对焦后的激光照射至特定深度，在衬底210中形成剥离层220。
然而，如变化例2的构成，也可在由绝缘层250保护的衬底210上方设置用以导入剥离层220的半导体层260，在该半导体层260中形成剥离层220。由此，可保护衬底210，并且可更确实地在目标层上形成剥离层220。
(变化例3)接下来，使用图9，对实施方式的变化例3的对衬底210形成剥离层221的形成处理进行说明。图9是表示实施方式的变化例3的剥离层221的形成处理顺序的一例的流程图。
如图9(a)所示，除衬底210的比外周部210c更靠内侧的区域外，在衬底210的正面背面例如形成硅氧化层等绝缘层240。
如图9(b)所示，将衬底210的比外周部210c更靠内侧的区域进行阳极氧化。具体而言，例如，在氢氟酸的乙醇溶液中，将衬底210作为阳极而施加电流。由此，在衬底210的表层部分形成直径数nm的微细孔，从而形成将衬底210的表层多孔化的多孔层221pr。
如图9(c)所示，去除衬底210背面的绝缘层240，通过退火将多孔层221pr的表面平坦化而形成剥离层221。也可在剥离层221上形成硅氧化层等绝缘性薄层240t。
此外，在变化例3的衬底210上，不具有硅等薄层210t。因此，在形成在衬底110、210的半导体电路的任一个包含CMOS晶体管等如在半导体层的表层具有扩散层的构成的情况下，将该半导体电路形成在衬底110侧。
(变化例4)在变化例4中，使用图10对设置在外周部的剥离层的变化进行说明。图10是表示实施方式的变化例4的剥离层的变化的图。
如图10(a)所示，外周部的剥离层也可设置在衬底110、210这两者。也就是说，除衬底110的剥离层120外，也可在衬底210上，在与衬底110的剥离层120对应的位置配置剥离层222。
与所述实施方式及变化例1同样地，剥离层222也可通过使表面粗糙的处理或形成未填充金属的槽的处理等而形成。
如图10(b)所示，也可代替外周部的剥离层而在衬底110、210间设置空隙123。也就是说，将衬底110的外周部110c的多层膜130的至少一部分去除，形成空隙123。由此，衬底110、210并未在外周部110c、210c接合，从而发挥与实施方式的剥离层120相同的效果。
如图10(b)所示，在衬底210也可设置空隙223。也就是说，除衬底110的外周部110c的空隙123外，在衬底210的外周部210c也可设置空隙223。该情况下，与衬底110的空隙123同样地，在衬底210，也可将外周部210c的多层膜230的至少一部分去除，形成空隙223。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (6)

1.一种半导体装置的制造方法，在第1衬底的除外周部以外的区域形成第1剥离层，在所述第1剥离层的上方形成第1半导体电路，在第2衬底上形成第2半导体电路，在所述第2衬底的外周部以特定的宽度形成第2剥离层，将所述第1衬底的形成有所述第1半导体电路的侧的面与所述第2衬底的形成有所述第2半导体电路的侧的面接合，对所述第1剥离层与所述第2剥离层施加拉伸应力而使所述第1剥离层与所述第2剥离层分裂，形成具备所述第1半导体电路及所述第2半导体电路的所述第2衬底。
2.根据权利要求1所述的半导体装置的制造方法，其中
在所述第1衬底上形成所述第1剥离层的处理包含以下处理的任一处理：将元素离子注入至所述第1衬底的特定深度或配置在所述第1衬底上的层中；对所述第1衬底的所述特定深度或配置在所述第1衬底上的所述层照射对焦后的激光；或对所述第1衬底的所述外周部的内侧区域进行阳极氧化。
3.根据权利要求1或2所述的半导体装置的制造方法，其中
在所述第2衬底上形成所述第2剥离层的处理包含以下处理的任一处理：加大所述第2衬底的所述外周部的表面粗糙度；在所述第2衬底的所述外周部形成槽；或在所述第2衬底的所述外周部形成阶差而使所述外周部低于与所述第1衬底的接合面。
4.根据权利要求1所述的半导体装置的制造方法，其中
在所述第1衬底的所述外周部，形成未与所述第1剥离层连接的第3剥离层。
5.一种半导体装置，具备：
第1衬底；第1剥离层，配置在距所述第1衬底的表面特定深度、且除外周部以外的区域；以及第1半导体电路，配置在所述第1剥离层的上方。
6.根据权利要求5所述的半导体装置，具备：
第2衬底、配置在所述第2衬底上的第2半导体电路以及以特定的宽度配置在所述第2衬底的外周部的第2剥离层。
CN201910554459.9A 2019-03-18 2019-06-25 半导体装置的制造方法及半导体装置 Active CN111725136B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-050387 2019-03-18
JP2019050387A JP7242362B2 (ja) 2019-03-18 2019-03-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN111725136A true CN111725136A (zh) 2020-09-29
CN111725136B CN111725136B (zh) 2023-12-22

Family

ID=72513710

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910554459.9A Active CN111725136B (zh) 2019-03-18 2019-06-25 半导体装置的制造方法及半导体装置

Country Status (4)

Country Link
US (2) US11101167B2 (zh)
JP (1) JP7242362B2 (zh)
CN (1) CN111725136B (zh)
TW (1) TWI717768B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240043781A (ko) * 2021-08-16 2024-04-03 도쿄엘렉트론가부시키가이샤 처리 방법 및 처리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079393A (ja) * 2003-09-01 2005-03-24 Sumitomo Mitsubishi Silicon Corp スマートカット法におけるイオン注入方法およびスマートカット法によるｓｏｉウェーハ
JP2007234628A (ja) * 2006-02-27 2007-09-13 Sharp Corp 半導体装置及びその製造方法
US20080280424A1 (en) * 2007-05-11 2008-11-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US20130093063A1 (en) * 2011-10-14 2013-04-18 Samsung Corning Precision Materials Co., Ltd. Bonded substrate and method of manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
JP2002289818A (ja) 2002-01-15 2002-10-04 Canon Inc 半導体基板の作製方法
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
JP5591859B2 (ja) * 2012-03-23 2014-09-17 株式会社東芝 基板の分離方法及び分離装置
US8962449B1 (en) 2013-07-30 2015-02-24 Micron Technology, Inc. Methods for processing semiconductor devices
TWI685026B (zh) 2013-08-06 2020-02-11 日商半導體能源研究所股份有限公司 剝離方法
DE102015111490A1 (de) * 2015-07-15 2017-01-19 Schott Ag Verfahren und Vorrichtung zum lasergestützten Abtrennen eines Teilstücks von einem flächigen Glaselement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079393A (ja) * 2003-09-01 2005-03-24 Sumitomo Mitsubishi Silicon Corp スマートカット法におけるイオン注入方法およびスマートカット法によるｓｏｉウェーハ
JP2007234628A (ja) * 2006-02-27 2007-09-13 Sharp Corp 半導体装置及びその製造方法
US20080280424A1 (en) * 2007-05-11 2008-11-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US20130093063A1 (en) * 2011-10-14 2013-04-18 Samsung Corning Precision Materials Co., Ltd. Bonded substrate and method of manufacturing the same

Also Published As

Publication number Publication date
US11101167B2 (en) 2021-08-24
TW202036750A (zh) 2020-10-01
US20210343584A1 (en) 2021-11-04
US11862510B2 (en) 2024-01-02
JP2020155493A (ja) 2020-09-24
TWI717768B (zh) 2021-02-01
JP7242362B2 (ja) 2023-03-20
CN111725136B (zh) 2023-12-22
US20200303241A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
KR100741864B1 (ko) 반도체장치의 제조방법
JP5366517B2 (ja) 半導体装置の作製方法
CN117397019A (zh) 直接结合方法和结构
CN106664795B (zh) 结构体及其制造方法
JP6519759B2 (ja) 素子チップの製造方法
JP5917618B2 (ja) 半導体装置の作製方法
CN111725136B (zh) 半导体装置的制造方法及半导体装置
JP2006186331A (ja) 半導体装置の作製方法
US10128149B2 (en) Semiconductor device and method for manufacturing same
TWI795109B (zh) 半導體裝置、半導體裝置之製造方法及基板之再利用方法
US20110147886A1 (en) Semiconductor device with fuse and method for fabricating the same
CN115763347A (zh) 制造半导体器件结构的方法
US20230301080A1 (en) Semiconductor device and method of manufacturing the same
KR100998950B1 (ko) 퓨즈를 구비한 반도체 소자 및 그 제조 방법
JP2005217320A (ja) 配線形成方法、半導体装置の製造方法並びに半導体実装装置の製造方法
JP2006216747A (ja) 貫通電極の製造方法および構造
JP2005150279A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant